JPH057781Y2 - - Google Patents
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- JPH057781Y2 JPH057781Y2 JP1987042833U JP4283387U JPH057781Y2 JP H057781 Y2 JPH057781 Y2 JP H057781Y2 JP 1987042833 U JP1987042833 U JP 1987042833U JP 4283387 U JP4283387 U JP 4283387U JP H057781 Y2 JPH057781 Y2 JP H057781Y2
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- JP
- Japan
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- counter
- tclk
- voltage
- discharge
- input signal
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- 238000006243 chemical reaction Methods 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000004364 calculation method Methods 0.000 claims description 10
- 238000007599 discharging Methods 0.000 claims description 4
- 238000013139 quantization Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、入力信号を積分してその後既知の値
に戻す量によつてアナログ・デイジタル変換をす
る装置（ADC：analog digital converter）に係
り、特に二つのランプ信号を用いた場合の高精度
化に関する。
に戻す量によつてアナログ・デイジタル変換をす
る装置（ADC：analog digital converter）に係
り、特に二つのランプ信号を用いた場合の高精度
化に関する。
（従来の技術）
第３図は、例えば本出願人の提案にかかる実開
昭58−88448号公報などで公知のマルチスロープ
型ADCの構成ブロツク図である。図において、
スイツチSW１が所定の時間とじられて入力信号
をコンデンサＣに積分して、入力電圧Vinをノー
マルモードノイズに影響されずに入力する。次に
スイツイSW２をとじてコンデンサＣの電圧が所
定のしきい値Vthになるまで電流Ｉ１で放電す
る。このスイツチSW２に閉じられた時間（T1）
に対応するパルス数（n1）を係数する。続いて、
スイツチSW３をとじてコンデンサＣの電圧が零
になるまで電流Ｉ２で放電する。このスイツチ
SW３の閉じられた時間（T2）に対応しするパル
ス数（n2）を係数する。なお、Ｉ１＝α・Ｉ２
で、αは例えば10とする。
昭58−88448号公報などで公知のマルチスロープ
型ADCの構成ブロツク図である。図において、
スイツチSW１が所定の時間とじられて入力信号
をコンデンサＣに積分して、入力電圧Vinをノー
マルモードノイズに影響されずに入力する。次に
スイツイSW２をとじてコンデンサＣの電圧が所
定のしきい値Vthになるまで電流Ｉ１で放電す
る。このスイツチSW２に閉じられた時間（T1）
に対応するパルス数（n1）を係数する。続いて、
スイツチSW３をとじてコンデンサＣの電圧が零
になるまで電流Ｉ２で放電する。このスイツチ
SW３の閉じられた時間（T2）に対応しするパル
ス数（n2）を係数する。なお、Ｉ１＝α・Ｉ２
で、αは例えば10とする。
第４図は、コンデンサＣに蓄えられた電圧Va
の波形図である。最初入力信号Vinによつて電圧
が変動し、その後しきい値電圧Vthまでは電流Ｉ
１で急速に放電し、その後電流Ｉ２で緩慢に放電
して正確な電圧値を求める。
の波形図である。最初入力信号Vinによつて電圧
が変動し、その後しきい値電圧Vthまでは電流Ｉ
１で急速に放電し、その後電流Ｉ２で緩慢に放電
して正確な電圧値を求める。
このようにして、コンデンサＣに蓄えられた電
圧Vinを短時間で高精度に測定する。この場合、
次の関係式が成立している。
圧Vinを短時間で高精度に測定する。この場合、
次の関係式が成立している。
Vin∝α・n1＋n2 (1)
（考案が解決しようとする問題点）
しかし従来装置では、次の問題点がある。
電流Ｉ１の放電時間をクロツクサイクル
（Tc）の整数倍にする必要があるので、スイツ
チSW２，SW３の制御回路の構成が複雑にな
る。
（Tc）の整数倍にする必要があるので、スイツ
チSW２，SW３の制御回路の構成が複雑にな
る。
電流Ｉ１の放電時間を定めるため、コンパレ
ータＵ３としきい値電圧発生回路が必要にな
る。
ータＵ３としきい値電圧発生回路が必要にな
る。
本考案はこのような問題点を解決したもので、
低分解能のＡ／Ｄ変換器を用いて高精度の積分型
アナログ・デイジタル変換装置を提供することを
目的とする。
低分解能のＡ／Ｄ変換器を用いて高精度の積分型
アナログ・デイジタル変換装置を提供することを
目的とする。
（問題点を解決するための手段）
このような目的を達成する本考案は、入力信号
を抵抗（R1）を介してコンデンサ（C1）に所定
の時間（T1）積分する入力信号部、この積分さ
れた信号（VA）を第１の定放電電流（I1）で放
電する第１の定放電回路、当該第１の定放電回路
により低下した積分信号を前記第１の定放電電流
を所定の比（α-1）で小さくした第２の放電電流
（I2）で放電する第２の定放電回路、この第１の
放電時間（T3）及び第２の放電時間（T4）を所
定のクロツク周期（Tclk）のクロツク信号に従
つて計数するカウンタ５０、このカウンタの計数
値に基づいて前記入力信号の電圧を定める演算部
６０とを備えたアナログ・デイジタル変換装置に
おいて、次の構成としたものである。
を抵抗（R1）を介してコンデンサ（C1）に所定
の時間（T1）積分する入力信号部、この積分さ
れた信号（VA）を第１の定放電電流（I1）で放
電する第１の定放電回路、当該第１の定放電回路
により低下した積分信号を前記第１の定放電電流
を所定の比（α-1）で小さくした第２の放電電流
（I2）で放電する第２の定放電回路、この第１の
放電時間（T3）及び第２の放電時間（T4）を所
定のクロツク周期（Tclk）のクロツク信号に従
つて計数するカウンタ５０、このカウンタの計数
値に基づいて前記入力信号の電圧を定める演算部
６０とを備えたアナログ・デイジタル変換装置に
おいて、次の構成としたものである。
即ち、前記入力信号部で積分した電圧を低精度
でアナログ・デイジタル変換する低精度Ａ／Ｄ変
換部１０と、前記第１の放電時間を、この低精度
Ａ／Ｄ変換部で変換された電圧（Vconv）に基づ
いて前記カウンタの計数値（n1）として次式の値 n1＝β・Vconv・C1／（I1・Tclk） （但しβは量子化誤差を考慮した係数）とする
カウンタ制御手段２０と、このカウンタ制御手段
で定めた時間（n1・Tclk）だけ前記第１の定放
電電流で放電して、その後第２の放電電流で零電
圧まで放電させるスイツチ制御手段３０とを具備
している。
でアナログ・デイジタル変換する低精度Ａ／Ｄ変
換部１０と、前記第１の放電時間を、この低精度
Ａ／Ｄ変換部で変換された電圧（Vconv）に基づ
いて前記カウンタの計数値（n1）として次式の値 n1＝β・Vconv・C1／（I1・Tclk） （但しβは量子化誤差を考慮した係数）とする
カウンタ制御手段２０と、このカウンタ制御手段
で定めた時間（n1・Tclk）だけ前記第１の定放
電電流で放電して、その後第２の放電電流で零電
圧まで放電させるスイツチ制御手段３０とを具備
している。
そして、前記演算部はこの第２の放電時間
（T4）に対応する前記カウンタの係数値（n2）を
用いて前記入力信号の電圧（Vin）を次式、 Vin＝｛α・n1＋n2｝・R1・C1／（T1・fclk） （但しfclkはクロツク周波数で、クロツク周期
Tclkの逆数になつている）により演算すること
を特徴としている。
（T4）に対応する前記カウンタの係数値（n2）を
用いて前記入力信号の電圧（Vin）を次式、 Vin＝｛α・n1＋n2｝・R1・C1／（T1・fclk） （但しfclkはクロツク周波数で、クロツク周期
Tclkの逆数になつている）により演算すること
を特徴としている。
（作用）
本考案において、低精度Ａ／Ｄ変換部は入力信
号の電圧を大まかに識別する。カウンタ制御手段
は低精度Ａ／Ｄ変換部の変換結果をもとに第１の
放電電流による放電時間を定める係数値n1を演算
する。スイツチ制御手段は最初入力信号部に信号
を入力し、次にカウンタ制御手段で定められた時
間だけ第１の定放電回路による放電をし、最後に
第２の定放電回路による放電を行う。この第２の
定放電回路の放電時間はカウンタにより計時され
ているので、演算部では所定の式により入力信号
の電圧を正確に演算する。
号の電圧を大まかに識別する。カウンタ制御手段
は低精度Ａ／Ｄ変換部の変換結果をもとに第１の
放電電流による放電時間を定める係数値n1を演算
する。スイツチ制御手段は最初入力信号部に信号
を入力し、次にカウンタ制御手段で定められた時
間だけ第１の定放電回路による放電をし、最後に
第２の定放電回路による放電を行う。この第２の
定放電回路の放電時間はカウンタにより計時され
ているので、演算部では所定の式により入力信号
の電圧を正確に演算する。
（実施例）
以下図面を用いて、本考案を説明する。
第１図は、本考案の一実施例を示す構成ブロツ
ク図である。尚第１図において、前記第３図と同
一作用をするものには同一符号をつけ説明を省略
する。
ク図である。尚第１図において、前記第３図と同
一作用をするものには同一符号をつけ説明を省略
する。
図において、Vinは測定用の入力電圧である。
Ｕ１は積分器用のオペアンプで、抵抗Ｒ１を介
して入力電圧Vinに比例した電流でコンデンサＣ
１に充電する。定電流源Ｉ１，Ｉ２はコンデンサ
Ｃ１に蓄えられた電流を放電するもので、次のし
きが成立している。
して入力電圧Vinに比例した電流でコンデンサＣ
１に充電する。定電流源Ｉ１，Ｉ２はコンデンサ
Ｃ１に蓄えられた電流を放電するもので、次のし
きが成立している。
I1＝α・I2 (2)
SW１は充電コントロールスイツチ、SW２及
びSW３は放電コントロールスイツイ、SW４は
コンデンサＣ１のリセツトスイツチで図面では省
略してある。
びSW３は放電コントロールスイツイ、SW４は
コンデンサＣ１のリセツトスイツチで図面では省
略してある。
Ｕ２は零電位と積分器Ｕ１の出力を比較するコ
ンパレータである。
ンパレータである。
１０は積分器Ｕ１の出力電圧を低精度でアナロ
グ・デイジタル変換するＡ／Ｄ変換器で、この精
度は例えば４〜８ビツトとする。２０は低精度
Ａ／Ｄ変換部１０の結果をもとに第１の電流によ
る放電時間を演算するカウンタ制御手段で、併せ
てこの放電がされる直前でカウンタリセツト信号
を発生する。３０はカウンタ制御手段２０の指令
を入力してSW１〜４を制御するスイツチ制御手
段で、カウンタ制御手段２０で定めた時間だけ
SW２をオンにして第１の電流による放電をし、
その後SW３をオンにして第２の電流による放電
をする。４０は所定のクロツク周期（Tclk）の
パルス信号を出力するクロツク回路、５０はクロ
ツク回路４０の信号を入力してコンパレータＵ２
がオンになつている時間を測定するカウンタ回路
である。６０はカウンタ制御手段２０の設定時間
及びカウンタ回路５０の計数値を入力して高精度
のアナログ・デイジタル変換結果を求めるＡ／Ｄ
変換演算回路である。なお、Ａ／Ｄ変換演算回路
６０はマイクロプロセツサ（MPU）を用いると
よく、低精度Ａ／Ｄ変換部１０及びカウンタ回路
４０を内蔵したものを選択すると安価である。
グ・デイジタル変換するＡ／Ｄ変換器で、この精
度は例えば４〜８ビツトとする。２０は低精度
Ａ／Ｄ変換部１０の結果をもとに第１の電流によ
る放電時間を演算するカウンタ制御手段で、併せ
てこの放電がされる直前でカウンタリセツト信号
を発生する。３０はカウンタ制御手段２０の指令
を入力してSW１〜４を制御するスイツチ制御手
段で、カウンタ制御手段２０で定めた時間だけ
SW２をオンにして第１の電流による放電をし、
その後SW３をオンにして第２の電流による放電
をする。４０は所定のクロツク周期（Tclk）の
パルス信号を出力するクロツク回路、５０はクロ
ツク回路４０の信号を入力してコンパレータＵ２
がオンになつている時間を測定するカウンタ回路
である。６０はカウンタ制御手段２０の設定時間
及びカウンタ回路５０の計数値を入力して高精度
のアナログ・デイジタル変換結果を求めるＡ／Ｄ
変換演算回路である。なお、Ａ／Ｄ変換演算回路
６０はマイクロプロセツサ（MPU）を用いると
よく、低精度Ａ／Ｄ変換部１０及びカウンタ回路
４０を内蔵したものを選択すると安価である。
このように構成された装置の動作を次に説明す
る。第２図は、第１図の装置の動作を説明する波
形図である。以下、第２図に準拠して場合を分け
て説明する。
る。第２図は、第１図の装置の動作を説明する波
形図である。以下、第２図に準拠して場合を分け
て説明する。
入力信号の積分時
スイツチ制御手段３０はSW１を操作して入力
電圧Vinを所定の時間Ｔ１積分する。このＴ１は
例えば20msecとし、例えばタイマ回路を用いて
測定する。
電圧Vinを所定の時間Ｔ１積分する。このＴ１は
例えば20msecとし、例えばタイマ回路を用いて
測定する。
低精度Ａ／Ｄ変換時
スイツイ制御手段３０はSW１をオフし、低精
度Ａ／Ｄ変換部１０は積分器Ｕ１の出力電圧V0
の電圧の大雑把な値Vconvを求める。低精度Ａ／
Ｄ変換部１０は通常逐次比較式なので、変換時間
が例えば10μsecと短くて済む。
度Ａ／Ｄ変換部１０は積分器Ｕ１の出力電圧V0
の電圧の大雑把な値Vconvを求める。低精度Ａ／
Ｄ変換部１０は通常逐次比較式なので、変換時間
が例えば10μsecと短くて済む。
カウンタ制御手段２０は第１の電流による放電
時間をクロツク数（n1）として次式で求める。
時間をクロツク数（n1）として次式で求める。
n1＝V0・C1／（I1・Tclk） (3)
実際には、積分器Ｕ１の電圧V0でなく低精度
Ａ／Ｄ変換部１０の電圧Vconvを演算に使用して
いるので、真値は電圧Vconvに対して１ビツトの
範囲内（図中VconvmaxとVconvminで示す領
域）にある。そこで、この量子化誤差を考慮した
次式を用いて算出している。
Ａ／Ｄ変換部１０の電圧Vconvを演算に使用して
いるので、真値は電圧Vconvに対して１ビツトの
範囲内（図中VconvmaxとVconvminで示す領
域）にある。そこで、この量子化誤差を考慮した
次式を用いて算出している。
n1＝β・Vconv・C1／（I1・Tclk） (4)
ここでは、βは例えば0.8〜0.9とする。
第１の電流の放電時
(4)式で定めたクロツク数ｎ１に対応する時間Ｔ
１（＝n1・Tclk）スイツチ制御手段３０はSW２
をオンする。なお、カウンタ回路５０の内容は直
前でリセツトされる。また、この放電後、リセツ
トするようにしてもよい。
１（＝n1・Tclk）スイツチ制御手段３０はSW２
をオンする。なお、カウンタ回路５０の内容は直
前でリセツトされる。また、この放電後、リセツ
トするようにしてもよい。
第２の電流の放電時
スイツチ制御手段３０は、SW２をオフして
SW３をオンする。すると、第２の電流（I2）で
積分器Ｕ１から放電して、コンパレータＵ２が零
電位を検出するまで、カウンタ回路５０は係数を
続ける。この加算された係数値をｎ２とすれば、
カウンタ回路５０の読みは（n1＋n2）となつて
いる。
SW３をオンする。すると、第２の電流（I2）で
積分器Ｕ１から放電して、コンパレータＵ２が零
電位を検出するまで、カウンタ回路５０は係数を
続ける。この加算された係数値をｎ２とすれば、
カウンタ回路５０の読みは（n1＋n2）となつて
いる。
演算時
上記の処理で求めた値から、次式で高精度のア
ナログ・デイジタル変換値を求めている。
ナログ・デイジタル変換値を求めている。
Vin＝｛（α）・n1＋n2＋δ｝
・R1・I2／（T1・clk） (5)
ここで、Ｔ１は積分器Ｕ１の入力電圧Vinを積
分する時間、clkはクロツク回路４０のクロツク
周波数である。δは量子化に伴なう誤差で、クロ
ツク周波数clkで定まる。
分する時間、clkはクロツク回路４０のクロツク
周波数である。δは量子化に伴なう誤差で、クロ
ツク周波数clkで定まる。
αは回路定数で定めることができる。
（考案の効果）
以上説明したように本考案によれば、低精度
Ａ／Ｄ変換部により入力信号の電圧を大まかに識
部し、(3)式若しくは(4)式を実質的に用いたカウン
タ制御手段で電流I1の放電時間をクロツクサイク
ルの整数倍にしているので、スイツチ制御回路の
構成が簡単になるという特有の効果がある。ま
た、従来のコンパレータとしきい値電圧発生回路
で行つていた電流I1の放電時間を定める機能を低
精度Ａ／Ｄ変換部とカウンタ制御手段で行つてい
るので、特に低精度Ａ／Ｄ変換部とカウンタを内
蔵したマイクロプロセツサを用いる場合には、高
精度で比較的変換時間の早いアナログ・デイジタ
ル変換装置を低廉な製造コストで実現できるとい
う効果がある。
Ａ／Ｄ変換部により入力信号の電圧を大まかに識
部し、(3)式若しくは(4)式を実質的に用いたカウン
タ制御手段で電流I1の放電時間をクロツクサイク
ルの整数倍にしているので、スイツチ制御回路の
構成が簡単になるという特有の効果がある。ま
た、従来のコンパレータとしきい値電圧発生回路
で行つていた電流I1の放電時間を定める機能を低
精度Ａ／Ｄ変換部とカウンタ制御手段で行つてい
るので、特に低精度Ａ／Ｄ変換部とカウンタを内
蔵したマイクロプロセツサを用いる場合には、高
精度で比較的変換時間の早いアナログ・デイジタ
ル変換装置を低廉な製造コストで実現できるとい
う効果がある。
第１図は、本考案の一実施例を示す構成ブロツ
ク図、第２図は、第１図の装置の動作を説明する
波形図である。第３図は、従来公知のマルチスロ
ープ型ADCの構成ブロツク図、第４図は、コン
デンサＣに蓄えられた電圧Vaの波形図である。 １０……低精度Ａ／Ｄ変換部、２０……カウン
タ制御手段、３０……スイツチ制御手段、４０…
…クロツク回路、５０……カウンタ回路、６０…
…Ａ／Ｄ変換演算回路、Ｉ１，Ｉ２……放電電
流、Vin……入力電圧。
ク図、第２図は、第１図の装置の動作を説明する
波形図である。第３図は、従来公知のマルチスロ
ープ型ADCの構成ブロツク図、第４図は、コン
デンサＣに蓄えられた電圧Vaの波形図である。 １０……低精度Ａ／Ｄ変換部、２０……カウン
タ制御手段、３０……スイツチ制御手段、４０…
…クロツク回路、５０……カウンタ回路、６０…
…Ａ／Ｄ変換演算回路、Ｉ１，Ｉ２……放電電
流、Vin……入力電圧。
Claims (1)
- 【実用新案登録請求の範囲】 入力信号を抵抗（R1）を介してコンデンサ
（C1）に所定の時間（T1）積分する入力信号部、 この積分された信号（VA）を第１の定放電電
流（I1）で放電する第１の定放電回路、 当該第１の定放電回路により低下した積分信号
を前記第１の定放電電流を所定の比（α-1）で小
さくした第２の放電電流（I2）で放電する第２の
定放電回路、 この第１の放電時間（T3）及び第２の放電時
間（T4）を所定のクロツク周期（Tclk）のクロ
ツク信号に従つて計数するカウンタ５０、 このカウンタの計数値に基づいて前記入力信号
の電圧を定める演算部６０、 とを備えたアナログ・デイジタル変換装置におい
て、 前記入力信号部で積分した電圧を低精度でアナ
ログ・デイジタル変換する低精度Ａ／Ｄ変換部１
０と、 前記第１の放電時間を、この低精度Ａ／Ｄ変換
部で変換された電圧（Vconv）に基づいて前記カ
ウンタの計数値（n1）として次式の値 n1＝β・Vconv・C1／（I1・Tclk） （但しβは量子化誤差を考慮した係数） とするカウンタ制御手段２０と、 このカウンタ制御手段で定めた時間（n1・
Tclk）だけ前記第１の定放電電流で放電して、
その後第２の放電電流で零電圧まで放電させるス
イツチ制御手段３０と、 を具備し、前記演算部はこの第２の放電時間
（T4）に対応する前記カウンタの計数値（n2）を
用いて前記入力信号の電圧（Vin）を次式、 Vin＝｛α・n1＋n2｝・R1・C1／（T1・fclk） （但しfclkはクロツク周波数で、クロツク周期
Tclkの逆数になつている） により演算することを特徴とするアナログ・デイ
ジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987042833U JPH057781Y2 (ja) | 1987-03-24 | 1987-03-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987042833U JPH057781Y2 (ja) | 1987-03-24 | 1987-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63149641U JPS63149641U (ja) | 1988-10-03 |
| JPH057781Y2 true JPH057781Y2 (ja) | 1993-02-26 |
Family
ID=30859127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987042833U Expired - Lifetime JPH057781Y2 (ja) | 1987-03-24 | 1987-03-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057781Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5022925B2 (ja) * | 2008-01-23 | 2012-09-12 | オンセミコンダクター・トレーディング・リミテッド | 電池電圧検出回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177024A (ja) * | 1985-02-01 | 1986-08-08 | Hitachi Ltd | Ａ／ｄ変換回路 |
| JPS61177625A (ja) * | 1985-01-31 | 1986-08-09 | Konishiroku Photo Ind Co Ltd | 磁気記録媒体 |
-
1987
- 1987-03-24 JP JP1987042833U patent/JPH057781Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177625A (ja) * | 1985-01-31 | 1986-08-09 | Konishiroku Photo Ind Co Ltd | 磁気記録媒体 |
| JPS61177024A (ja) * | 1985-02-01 | 1986-08-08 | Hitachi Ltd | Ａ／ｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63149641U (ja) | 1988-10-03 |
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