JPS5895423A - アナログ−ディジタル変換回路 - Google Patents
アナログ−ディジタル変換回路Info
- Publication number
- JPS5895423A JPS5895423A JP56193803A JP19380381A JPS5895423A JP S5895423 A JPS5895423 A JP S5895423A JP 56193803 A JP56193803 A JP 56193803A JP 19380381 A JP19380381 A JP 19380381A JP S5895423 A JPS5895423 A JP S5895423A
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- JP
- Japan
- Prior art keywords
- analog
- integrator
- output
- comparator
- converting circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えば − ゛計測ル」
都等に用いられるアナログ−ディジタル（ Ａ−Ｄ ）
変換回路に関する。
都等に用いられるアナログ−ディジタル（ Ａ−Ｄ ）
変換回路に関する。
発明の技術的背景とその間組点
一般に、Ａ−Ｄコンバータ１！：ｉ／ＮＪ成する一合、
Ｄ−Ａコンバータを基にした比較方式の回路が用いられ
ている。このような回路においては、Ａ−Ｄコンバータ
のｆｆ度は、Ｄ−Ａコンバータの精度および′比較器の
オフセラ）１％を圧で決まる。
Ｄ−Ａコンバータを基にした比較方式の回路が用いられ
ている。このような回路においては、Ａ−Ｄコンバータ
のｆｆ度は、Ｄ−Ａコンバータの精度および′比較器の
オフセラ）１％を圧で決まる。
したがって、Ｄ−Ａコンバータおよび比較器の精度を上
げる必要がある。しかし、この回路をモノリシック化す
る場合、Ｄ−Ａコンバータの精度を上げるためにはトリ
ミング等の特殊なゾロセスが必要となり、、量産性が急
くなるとともにコストが高くなる欠点がある。
げる必要がある。しかし、この回路をモノリシック化す
る場合、Ｄ−Ａコンバータの精度を上げるためにはトリ
ミング等の特殊なゾロセスが必要となり、、量産性が急
くなるとともにコストが高くなる欠点がある。
第１図は、上述した欠点を除去できるディアル傾斜形積
分Ａ−Ｄ変換回路で、比載的筒精度な出力が容易に得ら
れる積分器を用いて回路を構成したものである。図にお
いて、１１は積分器、１２はゼロクロスコンパレータ、
１３はバイナリ−カウンタ、ｓｌ１ｓ冨はスイッチ、Ｒ
１，Ｒ．は抵抗、Ｄはダイオード、Ｃはコンデンサ、Ｄ
ｚはツェナーダイオード、ＮＯＴ＋ 、 ＮＯＴ！はイ
ンノ々−タ、Ｂｌ、Ｂ−はドライバ、ＮＡＮＤ 、はナ
ンドｆ −） 、Ｖｌはアナログ入力電圧、Ｖｒｅｆは
基準電圧、ＣＰはクロックツ臂ルス、ＲＰはリセットノ
母ルス、Ｄｏυテはディジタル出力である。
分Ａ−Ｄ変換回路で、比載的筒精度な出力が容易に得ら
れる積分器を用いて回路を構成したものである。図にお
いて、１１は積分器、１２はゼロクロスコンパレータ、
１３はバイナリ−カウンタ、ｓｌ１ｓ冨はスイッチ、Ｒ
１，Ｒ．は抵抗、Ｄはダイオード、Ｃはコンデンサ、Ｄ
ｚはツェナーダイオード、ＮＯＴ＋ 、 ＮＯＴ！はイ
ンノ々−タ、Ｂｌ、Ｂ−はドライバ、ＮＡＮＤ 、はナ
ンドｆ −） 、Ｖｌはアナログ入力電圧、Ｖｒｅｆは
基準電圧、ＣＰはクロックツ臂ルス、ＲＰはリセットノ
母ルス、Ｄｏυテはディジタル出力である。
次に１上記第１図のＡ−Ｄコンバータの動作について説
明する。スイッチＳ１＋８２はバイナリカウンタ１３の
最大桁ｉｎの信号によジオンまたはオフ状態に駆動され
る。このＡ−Ｄコン・ぐ−夕は、まず最初の一定時間に
アナログ入力電圧Ｖ１に積分器１１で積分し、次に定電
流（Ｖｒｅｆ ／ Ｒ１）回路によって放電させる。そ
してこの放電時間が入力電圧Ｖｌに比例するので、この
時間のクロック・譬ルスＣｐ ｔ”計数することにより
ディジタル出力ＤＯＵＴ ｋ得るものである。
明する。スイッチＳ１＋８２はバイナリカウンタ１３の
最大桁ｉｎの信号によジオンまたはオフ状態に駆動され
る。このＡ−Ｄコン・ぐ−夕は、まず最初の一定時間に
アナログ入力電圧Ｖ１に積分器１１で積分し、次に定電
流（Ｖｒｅｆ ／ Ｒ１）回路によって放電させる。そ
してこの放電時間が入力電圧Ｖｌに比例するので、この
時間のクロック・譬ルスＣｐ ｔ”計数することにより
ディジタル出力ＤＯＵＴ ｋ得るものである。
しかし、このような構成では、ゼロクロスコンパレータ
１２の遅れが誤差の原因となるうえ変換速度の高速化が
難しい欠点がある。
１２の遅れが誤差の原因となるうえ変換速度の高速化が
難しい欠点がある。
発明の目的、
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、特殊な技術を必要とせず、高
精度で且つ高速動作が可能なアナログーディノタル変換
回路ｔ−提供することでｂる。
その目的とするところは、特殊な技術を必要とせず、高
精度で且つ高速動作が可能なアナログーディノタル変換
回路ｔ−提供することでｂる。
発明の概要
すなわち、この発明においては、スイッチの切換操作に
よシ接地電位より低いレベルから株分スロープを得る積
分器の出力を、第１．第２のコンパレータに供給し、こ
の出力全組１のコンパレータで接地電位と比較するとと
もに第２のフン・ぐレータでアナログ入力電圧と比軟し
、上記第１．第２のフン／ＩＰレータの出力を発振器を
含むフントロール回路を介してバイナリ−カウンタに供
給し、上記積分器の出力が接地電位となった時クロ、ク
ツ母ルスのカウントを始め、アナログ入力電圧と一致し
た時点で上記カウント動作を停止し、この間のカウント
値をディジタル出力として得るものである。
よシ接地電位より低いレベルから株分スロープを得る積
分器の出力を、第１．第２のコンパレータに供給し、こ
の出力全組１のコンパレータで接地電位と比較するとと
もに第２のフン・ぐレータでアナログ入力電圧と比軟し
、上記第１．第２のフン／ＩＰレータの出力を発振器を
含むフントロール回路を介してバイナリ−カウンタに供
給し、上記積分器の出力が接地電位となった時クロ、ク
ツ母ルスのカウントを始め、アナログ入力電圧と一致し
た時点で上記カウント動作を停止し、この間のカウント
値をディジタル出力として得るものである。
発明の実施例
以下、この発明の一実施例について図面ｔＳ照して説明
する。第２図はその構成？示すもので、＠１−ｖＲと接
地点間に接続された抵抗Ｒで所定の電圧に分圧された電
圧をスイッチＳＷ１および抵抗Ｒｘ ｋ介して積分器１
４０反転入力端（→に供給する。ここで抵抗Ｒは可変抵
抗で、積分出力のスケールに合わせて適宜設定される。
する。第２図はその構成？示すもので、＠１−ｖＲと接
地点間に接続された抵抗Ｒで所定の電圧に分圧された電
圧をスイッチＳＷ１および抵抗Ｒｘ ｋ介して積分器１
４０反転入力端（→に供給する。ここで抵抗Ｒは可変抵
抗で、積分出力のスケールに合わせて適宜設定される。
上記積分器１４の非反転入力端に）はスイッチ彌を介し
て接地、あるいは電源ｅに接続される。
て接地、あるいは電源ｅに接続される。
上記積分器１４の出力端と反転入力端（→との間にはコ
ンデンサ自およびスイッチＳＷ２が並列接続される。そ
して、上記スイッチＳＷ、、ＳＷｓには変換スタート信
号ＳＴＣが供給されてオン−オフ制御され、スイッチＳ
Ｗ１にはこの信号ＳＴＣがインバータＮＯＴ ′ｆｒ：
介して供給される。上記積分器１４の出力信号ＩＮＴｏ
ｔｒｔは、一方の入力端が接地された第１のコンパレー
タ１５に供給されるとともに、一方の入力端に・アナロ
グ入力信号ＡＩＮが供給される第２のコンパレータ１６
に供給される′。上記第１および第２のコンパレータ１
５．１６の出力Ｃｌ０ＵＴＩＣ２０Ｕ丁はそれぞれ１単
安定マルチバイブレータ１７．１８に供給され、発振器
Ｏ８Ｃの出力）９ルスに同期してノアｆ−）ＮＯＲ，、
ＮＯＲ，から成る７リツグ７０ッグ回路１９に供給され
る。上記ノアダートＮ０Ｒ１の入力端には変換命令信号
ＳＴＣが供給され、その出力ＣＥは一端に発振器Ｏ８Ｃ
からクロックパルスが供給されるアンドゲートＡＮＤに
供給される。そして、このアンドｆ−）ＡＮＤの出力す
るアナログ入力に対応したクロックツ臂ルスＣＫをバイ
ナリカウンタ２０で計数してディジタル出力ＤＯＵＴ
ｋ得るように構成されている。
ンデンサ自およびスイッチＳＷ２が並列接続される。そ
して、上記スイッチＳＷ、、ＳＷｓには変換スタート信
号ＳＴＣが供給されてオン−オフ制御され、スイッチＳ
Ｗ１にはこの信号ＳＴＣがインバータＮＯＴ ′ｆｒ：
介して供給される。上記積分器１４の出力信号ＩＮＴｏ
ｔｒｔは、一方の入力端が接地された第１のコンパレー
タ１５に供給されるとともに、一方の入力端に・アナロ
グ入力信号ＡＩＮが供給される第２のコンパレータ１６
に供給される′。上記第１および第２のコンパレータ１
５．１６の出力Ｃｌ０ＵＴＩＣ２０Ｕ丁はそれぞれ１単
安定マルチバイブレータ１７．１８に供給され、発振器
Ｏ８Ｃの出力）９ルスに同期してノアｆ−）ＮＯＲ，、
ＮＯＲ，から成る７リツグ７０ッグ回路１９に供給され
る。上記ノアダートＮ０Ｒ１の入力端には変換命令信号
ＳＴＣが供給され、その出力ＣＥは一端に発振器Ｏ８Ｃ
からクロックパルスが供給されるアンドゲートＡＮＤに
供給される。そして、このアンドｆ−）ＡＮＤの出力す
るアナログ入力に対応したクロックツ臂ルスＣＫをバイ
ナリカウンタ２０で計数してディジタル出力ＤＯＵＴ
ｋ得るように構成されている。
上記のような構成において、第３図のタイミングチャー
トを用いて動作を説明する。変換命令信号ＳＴＣがハイ
レベルになると、スイッチＳＷ１がオフ状態、ＳＷ、が
オン状態、ＳＷｓの接点がｅ側に接続され、積分器１４
の出力信号ＩＮＴＯＵＴは接点電位ＧＮＤよシ低いレベ
ルになる・これと同時にバイナリカウンタ２ｏがリセッ
トされる。次に、変換命令信号８ＴＣがローレベルに戻
ると、スイッチＳＷｌがオン状態、ＳＷＩがオフ状態、
ＳＷｌの可動接点が接地点ＧＮＤ ＠に接続されてプラ
ススロープの積分が行なわれる。そして、上記積分器１
４の出力ＩＮＴＯＵＴのレベルが接地電位ＧＮＤになっ
た時フンツクレータ１５の出力Ｃ１０ｔｌＴが反転され
、この出力Ｃｌ０ＵＴにより単安定マルチバイブレータ
１２から所定の時間ノ母ルスが発生される。上記マルチ
バイブレータ１７から発生されたトリＩノやルスは、フ
リッゾフロップ回路１．９ヲ反転させてバイナリカウン
タ２００力ウント動作を開始させる。次に、積分器１４
の出力ＩＮＴＯＵ丁のレベルがアナログ人力型ＡＩＮの
レベルになった時、コンパレータ１６の出力Ｃ２０ＵＴ
が反転され、この反転出力により単安定マルチバイブレ
ータ１８からトリガパルスが発生されてフリップフロッ
プ回路１９を反転させ、バイナリ−カウンタ２０のカウ
ント動作を停止させる。そして、上記バイナリ−カウン
タ２０のカウント値をディジタル出力として得る。
トを用いて動作を説明する。変換命令信号ＳＴＣがハイ
レベルになると、スイッチＳＷ１がオフ状態、ＳＷ、が
オン状態、ＳＷｓの接点がｅ側に接続され、積分器１４
の出力信号ＩＮＴＯＵＴは接点電位ＧＮＤよシ低いレベ
ルになる・これと同時にバイナリカウンタ２ｏがリセッ
トされる。次に、変換命令信号８ＴＣがローレベルに戻
ると、スイッチＳＷｌがオン状態、ＳＷＩがオフ状態、
ＳＷｌの可動接点が接地点ＧＮＤ ＠に接続されてプラ
ススロープの積分が行なわれる。そして、上記積分器１
４の出力ＩＮＴＯＵＴのレベルが接地電位ＧＮＤになっ
た時フンツクレータ１５の出力Ｃ１０ｔｌＴが反転され
、この出力Ｃｌ０ＵＴにより単安定マルチバイブレータ
１２から所定の時間ノ母ルスが発生される。上記マルチ
バイブレータ１７から発生されたトリＩノやルスは、フ
リッゾフロップ回路１．９ヲ反転させてバイナリカウン
タ２００力ウント動作を開始させる。次に、積分器１４
の出力ＩＮＴＯＵ丁のレベルがアナログ人力型ＡＩＮの
レベルになった時、コンパレータ１６の出力Ｃ２０ＵＴ
が反転され、この反転出力により単安定マルチバイブレ
ータ１８からトリガパルスが発生されてフリップフロッ
プ回路１９を反転させ、バイナリ−カウンタ２０のカウ
ント動作を停止させる。そして、上記バイナリ−カウン
タ２０のカウント値をディジタル出力として得る。
このような構成においては、第１および第２のコンパレ
ータの遅れの差が誤差電圧となる。
ータの遅れの差が誤差電圧となる。
上記第１．第２のコンパレータは同一工程で製造される
ため同一特性であシ、コンパレータによる遅れの差はほ
とんどないため高鞘度化でき、第１図に示した回路にお
ける放電時間が不要となるため高速動作が可能である。
ため同一特性であシ、コンパレータによる遅れの差はほ
とんどないため高鞘度化でき、第１図に示した回路にお
ける放電時間が不要となるため高速動作が可能である。
発明の詳細
な説明したようにこの発明によれば、トリミング等の特
殊な技術を必要としないので量産が容易で低コスト化で
き、高粍度で且つ高速動作が可能なアナログ−ディジタ
ル変換回路が得られる。
殊な技術を必要としないので量産が容易で低コスト化で
き、高粍度で且つ高速動作が可能なアナログ−ディジタ
ル変換回路が得られる。
第１図は従来のディアル傾斜形槙分Ａ−Ｄ変換回路を示
す図、第２図はこの発明の一実施例に係るアナログ−デ
ィジタル変換回路を示す図、第３図は上記第２図の回路
のタイミングチャートである。 １４・・・積分器、１５．１６・・・比較器、２０・・
・パイナリーカ′ウンタ。、Ｏ２０・・・発振器、ＳＴ
Ｃ・・・変換命令信号、ＡＩＮ・・・アナログ入力信号
、ＤＯＵＴ・・・ディジタル出力信号、ＧＮＤ・・・接
地電位。 第１図 ０ＬＩＴ 第２図 ＯＵＴ
す図、第２図はこの発明の一実施例に係るアナログ−デ
ィジタル変換回路を示す図、第３図は上記第２図の回路
のタイミングチャートである。 １４・・・積分器、１５．１６・・・比較器、２０・・
・パイナリーカ′ウンタ。、Ｏ２０・・・発振器、ＳＴ
Ｃ・・・変換命令信号、ＡＩＮ・・・アナログ入力信号
、ＤＯＵＴ・・・ディジタル出力信号、ＧＮＤ・・・接
地電位。 第１図 ０ＬＩＴ 第２図 ＯＵＴ
Claims (1)
- スイッチの切換操作によシ所定の積分スローｆｆ得る積
分器と、上記積分器の出力レベル全接地電位と比較する
第１の比較器と、上記積分器の出力レベルとアナログ入
力とを比較する第２の比軟器と、上記第１．第２の比較
器の出力か供給されるコントロール回路と、上記コント
ロール回路から、出力されるアナログ入力に対応したク
ロックパルス全計数するカウンタとを具備することを特
徴とするアナログ−ディジタル変換回路０
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193803A JPS5895423A (ja) | 1981-12-02 | 1981-12-02 | アナログ−ディジタル変換回路 |
| US06/442,589 US4565992A (en) | 1981-12-02 | 1982-11-18 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193803A JPS5895423A (ja) | 1981-12-02 | 1981-12-02 | アナログ−ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895423A true JPS5895423A (ja) | 1983-06-07 |
| JPS6149856B2 JPS6149856B2 (ja) | 1986-10-31 |
Family
ID=16314026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56193803A Granted JPS5895423A (ja) | 1981-12-02 | 1981-12-02 | アナログ−ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895423A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037872U (ja) * | 1983-08-19 | 1985-03-15 | ロ−ム株式会社 | 電圧−パルス幅変換器 |
| JPS61202939U (ja) * | 1985-06-10 | 1986-12-20 | ||
| JPH04176216A (ja) * | 1990-11-08 | 1992-06-23 | Sharp Corp | シーケンシャル制御カウンタ回路 |
| JP2010062537A (ja) * | 2008-08-08 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
-
1981
- 1981-12-02 JP JP56193803A patent/JPS5895423A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037872U (ja) * | 1983-08-19 | 1985-03-15 | ロ−ム株式会社 | 電圧−パルス幅変換器 |
| JPS61202939U (ja) * | 1985-06-10 | 1986-12-20 | ||
| JPH04176216A (ja) * | 1990-11-08 | 1992-06-23 | Sharp Corp | シーケンシャル制御カウンタ回路 |
| JP2010062537A (ja) * | 2008-08-08 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149856B2 (ja) | 1986-10-31 |
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