JPS5895423A - アナログ−ディジタル変換回路 - Google Patents
アナログ−ディジタル変換回路Info
- Publication number
- JPS5895423A JPS5895423A JP56193803A JP19380381A JPS5895423A JP S5895423 A JPS5895423 A JP S5895423A JP 56193803 A JP56193803 A JP 56193803A JP 19380381 A JP19380381 A JP 19380381A JP S5895423 A JPS5895423 A JP S5895423A
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- JP
- Japan
- Prior art keywords
- analog
- integrator
- output
- comparator
- converting circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えば − ゛計測ル」
都等に用いられるアナログ−ディジタル( A−D )
変換回路に関する。
都等に用いられるアナログ−ディジタル( A−D )
変換回路に関する。
発明の技術的背景とその間組点
一般に、A−Dコンバータ1!:i/NJ成する一合、
D−Aコンバータを基にした比較方式の回路が用いられ
ている。このような回路においては、A−Dコンバータ
のff度は、D−Aコンバータの精度および′比較器の
オフセラ)1%を圧で決まる。
D−Aコンバータを基にした比較方式の回路が用いられ
ている。このような回路においては、A−Dコンバータ
のff度は、D−Aコンバータの精度および′比較器の
オフセラ)1%を圧で決まる。
したがって、D−Aコンバータおよび比較器の精度を上
げる必要がある。しかし、この回路をモノリシック化す
る場合、D−Aコンバータの精度を上げるためにはトリ
ミング等の特殊なゾロセスが必要となり、、量産性が急
くなるとともにコストが高くなる欠点がある。
げる必要がある。しかし、この回路をモノリシック化す
る場合、D−Aコンバータの精度を上げるためにはトリ
ミング等の特殊なゾロセスが必要となり、、量産性が急
くなるとともにコストが高くなる欠点がある。
第1図は、上述した欠点を除去できるディアル傾斜形積
分A−D変換回路で、比載的筒精度な出力が容易に得ら
れる積分器を用いて回路を構成したものである。図にお
いて、11は積分器、12はゼロクロスコンパレータ、
13はバイナリ−カウンタ、sl1s冨はスイッチ、R
1,R.は抵抗、Dはダイオード、Cはコンデンサ、D
zはツェナーダイオード、NOT+ 、 NOT!はイ
ンノ々−タ、Bl、B−はドライバ、NAND 、はナ
ンドf −) 、Vlはアナログ入力電圧、Vrefは
基準電圧、CPはクロックツ臂ルス、RPはリセットノ
母ルス、Doυテはディジタル出力である。
分A−D変換回路で、比載的筒精度な出力が容易に得ら
れる積分器を用いて回路を構成したものである。図にお
いて、11は積分器、12はゼロクロスコンパレータ、
13はバイナリ−カウンタ、sl1s冨はスイッチ、R
1,R.は抵抗、Dはダイオード、Cはコンデンサ、D
zはツェナーダイオード、NOT+ 、 NOT!はイ
ンノ々−タ、Bl、B−はドライバ、NAND 、はナ
ンドf −) 、Vlはアナログ入力電圧、Vrefは
基準電圧、CPはクロックツ臂ルス、RPはリセットノ
母ルス、Doυテはディジタル出力である。
次に1上記第1図のA−Dコンバータの動作について説
明する。スイッチS1+82はバイナリカウンタ13の
最大桁inの信号によジオンまたはオフ状態に駆動され
る。このA−Dコン・ぐ−夕は、まず最初の一定時間に
アナログ入力電圧V1に積分器11で積分し、次に定電
流(Vref / R1)回路によって放電させる。そ
してこの放電時間が入力電圧Vlに比例するので、この
時間のクロック・譬ルスCp t”計数することにより
ディジタル出力DOUT k得るものである。
明する。スイッチS1+82はバイナリカウンタ13の
最大桁inの信号によジオンまたはオフ状態に駆動され
る。このA−Dコン・ぐ−夕は、まず最初の一定時間に
アナログ入力電圧V1に積分器11で積分し、次に定電
流(Vref / R1)回路によって放電させる。そ
してこの放電時間が入力電圧Vlに比例するので、この
時間のクロック・譬ルスCp t”計数することにより
ディジタル出力DOUT k得るものである。
しかし、このような構成では、ゼロクロスコンパレータ
12の遅れが誤差の原因となるうえ変換速度の高速化が
難しい欠点がある。
12の遅れが誤差の原因となるうえ変換速度の高速化が
難しい欠点がある。
発明の目的、
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、特殊な技術を必要とせず、高
精度で且つ高速動作が可能なアナログーディノタル変換
回路t−提供することでbる。
その目的とするところは、特殊な技術を必要とせず、高
精度で且つ高速動作が可能なアナログーディノタル変換
回路t−提供することでbる。
発明の概要
すなわち、この発明においては、スイッチの切換操作に
よシ接地電位より低いレベルから株分スロープを得る積
分器の出力を、第1.第2のコンパレータに供給し、こ
の出力全組1のコンパレータで接地電位と比較するとと
もに第2のフン・ぐレータでアナログ入力電圧と比軟し
、上記第1.第2のフン/IPレータの出力を発振器を
含むフントロール回路を介してバイナリ−カウンタに供
給し、上記積分器の出力が接地電位となった時クロ、ク
ツ母ルスのカウントを始め、アナログ入力電圧と一致し
た時点で上記カウント動作を停止し、この間のカウント
値をディジタル出力として得るものである。
よシ接地電位より低いレベルから株分スロープを得る積
分器の出力を、第1.第2のコンパレータに供給し、こ
の出力全組1のコンパレータで接地電位と比較するとと
もに第2のフン・ぐレータでアナログ入力電圧と比軟し
、上記第1.第2のフン/IPレータの出力を発振器を
含むフントロール回路を介してバイナリ−カウンタに供
給し、上記積分器の出力が接地電位となった時クロ、ク
ツ母ルスのカウントを始め、アナログ入力電圧と一致し
た時点で上記カウント動作を停止し、この間のカウント
値をディジタル出力として得るものである。
発明の実施例
以下、この発明の一実施例について図面tS照して説明
する。第2図はその構成?示すもので、@1−vRと接
地点間に接続された抵抗Rで所定の電圧に分圧された電
圧をスイッチSW1および抵抗Rx k介して積分器1
40反転入力端(→に供給する。ここで抵抗Rは可変抵
抗で、積分出力のスケールに合わせて適宜設定される。
する。第2図はその構成?示すもので、@1−vRと接
地点間に接続された抵抗Rで所定の電圧に分圧された電
圧をスイッチSW1および抵抗Rx k介して積分器1
40反転入力端(→に供給する。ここで抵抗Rは可変抵
抗で、積分出力のスケールに合わせて適宜設定される。
上記積分器14の非反転入力端に)はスイッチ彌を介し
て接地、あるいは電源eに接続される。
て接地、あるいは電源eに接続される。
上記積分器14の出力端と反転入力端(→との間にはコ
ンデンサ自およびスイッチSW2が並列接続される。そ
して、上記スイッチSW、、SWsには変換スタート信
号STCが供給されてオン−オフ制御され、スイッチS
W1にはこの信号STCがインバータNOT ′fr:
介して供給される。上記積分器14の出力信号INTo
trtは、一方の入力端が接地された第1のコンパレー
タ15に供給されるとともに、一方の入力端に・アナロ
グ入力信号AINが供給される第2のコンパレータ16
に供給される′。上記第1および第2のコンパレータ1
5.16の出力Cl0UTIC20U丁はそれぞれ1単
安定マルチバイブレータ17.18に供給され、発振器
O8Cの出力)9ルスに同期してノアf−)NOR,、
NOR,から成る7リツグ70ッグ回路19に供給され
る。上記ノアダートN0R1の入力端には変換命令信号
STCが供給され、その出力CEは一端に発振器O8C
からクロックパルスが供給されるアンドゲートANDに
供給される。そして、このアンドf−)ANDの出力す
るアナログ入力に対応したクロックツ臂ルスCKをバイ
ナリカウンタ20で計数してディジタル出力DOUT
k得るように構成されている。
ンデンサ自およびスイッチSW2が並列接続される。そ
して、上記スイッチSW、、SWsには変換スタート信
号STCが供給されてオン−オフ制御され、スイッチS
W1にはこの信号STCがインバータNOT ′fr:
介して供給される。上記積分器14の出力信号INTo
trtは、一方の入力端が接地された第1のコンパレー
タ15に供給されるとともに、一方の入力端に・アナロ
グ入力信号AINが供給される第2のコンパレータ16
に供給される′。上記第1および第2のコンパレータ1
5.16の出力Cl0UTIC20U丁はそれぞれ1単
安定マルチバイブレータ17.18に供給され、発振器
O8Cの出力)9ルスに同期してノアf−)NOR,、
NOR,から成る7リツグ70ッグ回路19に供給され
る。上記ノアダートN0R1の入力端には変換命令信号
STCが供給され、その出力CEは一端に発振器O8C
からクロックパルスが供給されるアンドゲートANDに
供給される。そして、このアンドf−)ANDの出力す
るアナログ入力に対応したクロックツ臂ルスCKをバイ
ナリカウンタ20で計数してディジタル出力DOUT
k得るように構成されている。
上記のような構成において、第3図のタイミングチャー
トを用いて動作を説明する。変換命令信号STCがハイ
レベルになると、スイッチSW1がオフ状態、SW、が
オン状態、SWsの接点がe側に接続され、積分器14
の出力信号INTOUTは接点電位GNDよシ低いレベ
ルになる・これと同時にバイナリカウンタ2oがリセッ
トされる。次に、変換命令信号8TCがローレベルに戻
ると、スイッチSWlがオン状態、SWIがオフ状態、
SWlの可動接点が接地点GND @に接続されてプラ
ススロープの積分が行なわれる。そして、上記積分器1
4の出力INTOUTのレベルが接地電位GNDになっ
た時フンツクレータ15の出力C10tlTが反転され
、この出力Cl0UTにより単安定マルチバイブレータ
12から所定の時間ノ母ルスが発生される。上記マルチ
バイブレータ17から発生されたトリIノやルスは、フ
リッゾフロップ回路1.9ヲ反転させてバイナリカウン
タ200力ウント動作を開始させる。次に、積分器14
の出力INTOU丁のレベルがアナログ人力型AINの
レベルになった時、コンパレータ16の出力C20UT
が反転され、この反転出力により単安定マルチバイブレ
ータ18からトリガパルスが発生されてフリップフロッ
プ回路19を反転させ、バイナリ−カウンタ20のカウ
ント動作を停止させる。そして、上記バイナリ−カウン
タ20のカウント値をディジタル出力として得る。
トを用いて動作を説明する。変換命令信号STCがハイ
レベルになると、スイッチSW1がオフ状態、SW、が
オン状態、SWsの接点がe側に接続され、積分器14
の出力信号INTOUTは接点電位GNDよシ低いレベ
ルになる・これと同時にバイナリカウンタ2oがリセッ
トされる。次に、変換命令信号8TCがローレベルに戻
ると、スイッチSWlがオン状態、SWIがオフ状態、
SWlの可動接点が接地点GND @に接続されてプラ
ススロープの積分が行なわれる。そして、上記積分器1
4の出力INTOUTのレベルが接地電位GNDになっ
た時フンツクレータ15の出力C10tlTが反転され
、この出力Cl0UTにより単安定マルチバイブレータ
12から所定の時間ノ母ルスが発生される。上記マルチ
バイブレータ17から発生されたトリIノやルスは、フ
リッゾフロップ回路1.9ヲ反転させてバイナリカウン
タ200力ウント動作を開始させる。次に、積分器14
の出力INTOU丁のレベルがアナログ人力型AINの
レベルになった時、コンパレータ16の出力C20UT
が反転され、この反転出力により単安定マルチバイブレ
ータ18からトリガパルスが発生されてフリップフロッ
プ回路19を反転させ、バイナリ−カウンタ20のカウ
ント動作を停止させる。そして、上記バイナリ−カウン
タ20のカウント値をディジタル出力として得る。
このような構成においては、第1および第2のコンパレ
ータの遅れの差が誤差電圧となる。
ータの遅れの差が誤差電圧となる。
上記第1.第2のコンパレータは同一工程で製造される
ため同一特性であシ、コンパレータによる遅れの差はほ
とんどないため高鞘度化でき、第1図に示した回路にお
ける放電時間が不要となるため高速動作が可能である。
ため同一特性であシ、コンパレータによる遅れの差はほ
とんどないため高鞘度化でき、第1図に示した回路にお
ける放電時間が不要となるため高速動作が可能である。
発明の詳細
な説明したようにこの発明によれば、トリミング等の特
殊な技術を必要としないので量産が容易で低コスト化で
き、高粍度で且つ高速動作が可能なアナログ−ディジタ
ル変換回路が得られる。
殊な技術を必要としないので量産が容易で低コスト化で
き、高粍度で且つ高速動作が可能なアナログ−ディジタ
ル変換回路が得られる。
第1図は従来のディアル傾斜形槙分A−D変換回路を示
す図、第2図はこの発明の一実施例に係るアナログ−デ
ィジタル変換回路を示す図、第3図は上記第2図の回路
のタイミングチャートである。 14・・・積分器、15.16・・・比較器、20・・
・パイナリーカ′ウンタ。、O20・・・発振器、ST
C・・・変換命令信号、AIN・・・アナログ入力信号
、DOUT・・・ディジタル出力信号、GND・・・接
地電位。 第1図 0LIT 第2図 OUT
す図、第2図はこの発明の一実施例に係るアナログ−デ
ィジタル変換回路を示す図、第3図は上記第2図の回路
のタイミングチャートである。 14・・・積分器、15.16・・・比較器、20・・
・パイナリーカ′ウンタ。、O20・・・発振器、ST
C・・・変換命令信号、AIN・・・アナログ入力信号
、DOUT・・・ディジタル出力信号、GND・・・接
地電位。 第1図 0LIT 第2図 OUT
Claims (1)
- スイッチの切換操作によシ所定の積分スローff得る積
分器と、上記積分器の出力レベル全接地電位と比較する
第1の比較器と、上記積分器の出力レベルとアナログ入
力とを比較する第2の比軟器と、上記第1.第2の比較
器の出力か供給されるコントロール回路と、上記コント
ロール回路から、出力されるアナログ入力に対応したク
ロックパルス全計数するカウンタとを具備することを特
徴とするアナログ−ディジタル変換回路0
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56193803A JPS5895423A (ja) | 1981-12-02 | 1981-12-02 | アナログ−ディジタル変換回路 |
US06/442,589 US4565992A (en) | 1981-12-02 | 1982-11-18 | Analog to digital converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56193803A JPS5895423A (ja) | 1981-12-02 | 1981-12-02 | アナログ−ディジタル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5895423A true JPS5895423A (ja) | 1983-06-07 |
JPS6149856B2 JPS6149856B2 (ja) | 1986-10-31 |
Family
ID=16314026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56193803A Granted JPS5895423A (ja) | 1981-12-02 | 1981-12-02 | アナログ−ディジタル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5895423A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6037872U (ja) * | 1983-08-19 | 1985-03-15 | ロ−ム株式会社 | 電圧−パルス幅変換器 |
JPS61202939U (ja) * | 1985-06-10 | 1986-12-20 | ||
JPH04176216A (ja) * | 1990-11-08 | 1992-06-23 | Sharp Corp | シーケンシャル制御カウンタ回路 |
JP2010062537A (ja) * | 2008-08-08 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
-
1981
- 1981-12-02 JP JP56193803A patent/JPS5895423A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6037872U (ja) * | 1983-08-19 | 1985-03-15 | ロ−ム株式会社 | 電圧−パルス幅変換器 |
JPS61202939U (ja) * | 1985-06-10 | 1986-12-20 | ||
JPH04176216A (ja) * | 1990-11-08 | 1992-06-23 | Sharp Corp | シーケンシャル制御カウンタ回路 |
JP2010062537A (ja) * | 2008-08-08 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JPS6149856B2 (ja) | 1986-10-31 |
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