SU711678A1 - Аналого-цифровой преобразователь - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и цифровых измерительных приборов и может быть использовано дл  преобразовани  мгновенного значени  переменного напр жени  в цифровой код.

Известны аналого-цифровые преобразователи параллельно-последовательного типа дл  преобразовани  мгновенного значени  переменного напр жени  в цифровой код, построенные по известной кJтaccичecкoй схеме, в которой уровень сигнала- дл  последующего набора компараторов образуетс  вычитанием в сумматоре уровней входного сигнала и сигнала, полученного на предьщущем такте 1 .

Такие аналого-цифровые преобразователи имеют недостаточно высокое быстродействие.

Наиболее близким по технической сущности к предложенному  вл етс  аналого-цифровой преобразователь параллельно-последовательного типа, содержаидий два набора компараторов, шифраторы, регистры,цифроаналоговый преобразователь , сумматор и резисторные делители эталонного напр жени , на первом такте работы которого определ ютс  старшие, а на вто|зОм младшие разр ды выходного двоичного кода 2.

К недостаткам этого преобразовател  следует отнести низкое быстродействие по сравнению с аналого-цифровым преобразователем непосредственного считывани , содержащим один набор компараторов по числу уровней квантовани  входной величины.

Целью изобретени   вл етс  повышение быстродействи .

Доставленна  цель достигаетс  тем, что в аналого-цифровой преобразователь параллельнопоследовательного типа, содержащий два резисторных делител  эталонных напр жений, два набора компараторов, выходы которых через соответствующие шифраторы соединены с первыми входами соответствуюи)их регистров, управл ющие входы которых и управл ющий вход второго шифратора соединены с соответствующими шинами тактовых импульсов, дополнительно введены два дифференщ1альных усилител , логический блок управлени  и блок выборки и хранени , первый и второй входы которого соединены соответственно с шиной

входного сигнала и шиной тактовых импульсов , первый выход блока выборки и хранени  соединен с первым входом компараторов первого набора, второй выход блока выборки и хранени  соединен с первыми входами первого и второго дифференциальных усилителей, вторые входы которых соединены соответственно с первым источником эталонного напр жени  и шиной земл , а выходы первого и второго дифференциальных усилителей соединены с входами первого резисторного делител  эталонного напр жени , выход которого соединен с вторым входом компараторов первого набора, а выход второго дифференциального усилител  соединен также с первым входом компараторов второго набора второй вход которого соединен с выходом второго резисторного делител  эталонного напр жени , входы которого соединены соответственно с вторым источником эталонного напр жени  и шиной земл , причем выход компараторов второго набора через логический блок управлени  соединен с вторым входом . первого регистра.

На чертеже изображена структурна  электрическа  схема аналого-цифрового преобразовател .

Входной сигнал Ug поступает на вход блока 1 выборки и хранени  имеющего два выхода , первый из них соединен с одними входами компараторов 2 первого набора, второй с одними из входов дифференциальных усилителей 3, 4, второй вход первого дифференциального усилител  3 подключен к первому источнику эталонного напр жени  Ug-i , второй вход второго дифференциального усилител  4 соединей с шиной земл , а между выходами дифференциальных усилителей 3, 4 включен резисторный делитель 5 эталонного напр жени , выходы которого подсоединены к второму входу компараторов 2, выход компараторов 2 первого набора соединен с входом первого шифратора 6, последнего соединен с входами первого регистра 7, выход второго дифференциального усилител  4 -одновременно подключен к первым вхоДаМ компараторов 8 второго набора , а второй вход компараторов 8 соединен с выходом второго резисторного делител  9 эталонного напр жени  Ugj выход компараторов 8 второго набора подсоединен к входу второго шифратора 10 и одновременно к входу логического блока 11. управлени , выходы шифратора 10 подключены к входам второго регистра 12, а выход логического блока 11 управлени  подключен к второму входу первого регистра 7, управл ющие входы регистров 7, 8, шифратора 10 и блока 1 выборки и хранени  соединены с шинами тактовых импульсов.

Аналого-цифровой преобразователь работает следующим образом.

Входной аналоговый сигнал посгупает на блок 1 выборки и хранени , который производит дискретизацию его во времени. Блок 1 выборки и хранени  имеет два независимых выхода . Один из них обеспечивает хранение мгновенного значени  входной величины на врем  цикла преобразовани  и соединен с входами компараторов 2 первого набора (младшие разр ды ) . Другой выход блока 1 выборки и хранени  выполнен такнм образом, что после времени At, необходимого дл  срабатывани  компаратора , происходит быстрое уменьшение хранимого значени  входной величины до нул , по экспоненте (емкостной разр д). Этот выход подключен к входам дифференциальных усилителей 3, 4,, образующих вместе с резисторами делител  5 управл емый делитель с Ugj равным величине кванта грубого отсчета.

Итак, после поступлени  тактового импульса на выходах блока 1 выборки и хранени  по вл ютс  потенциалы,.соответствующие мгновенному значению входного сигнала. Ввиду того , что Уровни на выходе делител  5 эталонного напр жени  приподн ты над уровнем входного сигнала, компараторы 2 первого набора (младшие разр ды) сработать не могут. Мгновенное значение входного сигнала со второго выхода блока I выборки и хранени  через дифференциальный усилитель 4 поступает на входы компараторов 8 второго набора (старшие разр ды) и в течение времени At вызывает срабатывание соответствуюших нз них. Сразу же соответствующа  комбинаци  поступает на вход шифратора 10 и затем в виде двоичного кода записываетс  в регистр 12 .(по соответствуюшему тактирующему импульсу). В то врем , когда срабатывают компараторы В второго набора начинаетс  быстрое уменьшение уровн  на вюром выходе блока 1 выборки и хранени  и соо1ветственно на входах управл емого делител . В этом процессе наступит такой момент, когда уровень на одном из входов управл емого делител , который подключен к выходу второго дифференциального усилител  4 и одновременно к одним входам компараторов 8 второго набора, станет равным уровню, зафиксированному компараторами 8 второго набора.

Если предположить, что во втором наборе компараторов 8, где осуществл етс  груба  оценка входного сигнала, сработали два компаратора , тогда уровень входного сигнала лежит между уровн ми срабатывани  второго и третьего компараторов. Таким образом, если уровень на одном из входов управл емого делител , который подключен к выходу второго дифференилального усилител  4 и одновременно к одним входам компараторов 8 второго набора , станет равным уровню срабатьшани  втоporo компаратора, a уровни эталонного напр жени  на выходах управл емого делител  за полн г зону между, уровн ми срабатывани  второго и третьего компараторов 8 второго на бора, то в это врем  количество сработавших компараторов 2 первого набора будет соответствовать более точно измеренной разности меж ду уровнем входного сигнала и уровнем срабатывани  второго компаратора 8 второго набора . К выходам компараторов 8 второго набора подключен логический блок 11 управлени , необходимый дл  того, чтобы выработать разрешающий импульс дл  записи в регистр 7 млад ишх разр дов, в тот момент времени, когда это значение правильно измерено компараторами 2 первого набора. Логический блок 11 управлени  выполнен таким образом, что он формирует непродолжительный разрешающий импульс только в тот момент, когда какой-ли бо из сработавших компараторов 8 второго на бора возвращаетс  в исходное состо ние. Врем  задержки, сигнала в логическом бло-. ке 11 управлени  равно задержке в шифраторе , поэтому правильно отсчитанное компараторами 2 первого набора значение входной величины поступает на вход регистра 7 мзгадших разр дов одновременно с разрешающим импульсом и фиксируетс . Таким образом врем , необходимое дл  пр

образовани  входногоаналогового сигнала в цифровой код, в данном устройстве значительно сокращаетс .

Claims (2)

1.Авторское свидетельство СССР N 337936, кл. Н 03 К 13/175, 05.10.70.

2.Авторское свидетельство СССР N 407423, кл. Н 03 К 13/18, 23.02.72 (прототип). 8& рых через соответствующие шифраторы соединены с первыми входами соответствующих регистров , управл ющие входы которых и управл ющий вход второго шифратора соединены с соответствующими шинами тактовых импульсов , отличающийс  тем, что, с целью увеличени  быстродействи , в него дополнительно введены два дифференциальных усилител , логический блок управлени  и блок выборки и хранени , перЁьш и второй входы которого соединены соответственно с шиной входного сигнала и шиной тактовых импульсов, перйый выход блока выборки и хранени  соединен с Первым входом i компараторов первого набора, второй выход блока выборки и хранени  соединен с первыми входами первого и второго дифференциальных усилителей, вторые входы которых соединены соответственно с первым источником этало1шого напр жени  и шиной земл , а вььходы первого и второго дифференциальных усилителей соединены с входами первого резисторного делител  эталонного напр жени , выход которого соединен с вторым входом компараторов первого набора, а выход второго дифференциального усилител  соединен также с первым входом компараторов второго набора, второй вход которого соединен с выходом второго резисторного делител  эталонного напр жени , входы которого соединены со;ответственно с вторым источником эталонного