JP3802431B2 - 静電容量型センサ - Google Patents
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Description
【発明の属する技術分野】
本発明は、物理量の変化を静電容量の変化として検出する静電容量型センサであって、特に静電容量の変化をデジタル変換することによって高精度の出力を得ることのできる静電容量型センサに関する。
【0002】
【従来の技術】
従来の静電容量型センサとしては、例えば特開平10−185970号公報に開示されている容量センサ装置がある。図13に示すように、従来の容量センサ装置101は、出力端と反転入力端の間に積分コンデンサ102が接続され、非反転入力端が接地された演算増幅器103から成る電荷平衡変換器と、第一電極104が電圧Uあるいはグランドに接続され、第二電極105がグランドあるいは演算増幅器103の反転入力端に接続される第一コンデンサC1と、第一電極106が電圧Uあるいはグランドに接続され、第二電極107がグランドあるいは演算増幅器103の反転入力端に接続される第二コンデンサC2と、演算増幅器103の出力端に接続する比較器108と、スイッチング過程を制御するクロック発生器109とを具備している。
【0003】
この容量センサ装置101では、第一スイッチ110によって第一コンデンサC1の第一電極104が電圧Uに接続され、クロック発生器109によって次のクロックが発生されると、第一スイッチ110は第一コンデンサC1の第一電極104をグランドに切り換える。そして、第二スイッチ111によって第二電極105が演算増幅器103の反転入力端に切り換えられると、積分コンデンサ102はコンデンサC1の電荷量を引き受ける。この過程は、演算増幅器103の出力値が比較器108のしきい値に上昇するまで繰り返し行われる。
【0004】
さらに、その次のクロックパルスが出力されると、第一アンド回路112を介してスイッチングパルスが第三スイッチ113及び第四スイッチ114に与えられ、第二コンデンサC2に蓄えられた電荷量が積分コンデンサ102から放電される。したがって、演算増幅器103の出力値が低下し、比較器108の出力が元の値に戻る。この間は、第一スイッチ110及び第二スイッチ111のタイミング駆動は第二アンド回路115によって阻止されている。
【0005】
この容量センサ装置101では、比較器108の出力端から出力されるパルス数zは、クロックパルスの個数nに比例し、C1とC1+C2の比によって
【数1】
と表される。そして、パルス数zをデジタル値として出力する。
【0006】
【発明が解決しようとする課題】
しかしながら、上述した容量センサ装置101では、第一コンデンサC1及び第二コンデンサC2の静電容量の変化に対して、出力zが二次関数的な変化をしてしまい、直線的な特性とはならないので、出力zが直線的な特性となるように補正をしなければならないという問題点があった。
【0007】
本発明は上記事情に鑑みてなされたものであり、その目的は、物理量の変化を静電容量の変化として検出し、直線補正などをする必要のないデジタル出力を得ることのできる静電容量型センサを提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明である静電容量型センサは、物理量の変化を静電容量の変化として検出する第1コンデンサと、この第1コンデンサと差動コンデンサとなる第2コンデンサと、この第2コンデンサに蓄えられた電荷と前記第1コンデンサに蓄えられた電荷との和となる電荷量を第3コンデンサに充電する第1の充電手段と、前記第1コンデンサに蓄えられた電荷と前記第2コンデンサに蓄えられた電荷との差となる電荷量を第4コンデンサに充電する第2の充電手段と、この第2の充電手段で充電された前記第4コンデンサの電荷量が、前記第3コンデンサの電荷量以上になったときには検出信号を出力する検出信号出力手段と、この検出信号出力手段で出力された前記検出信号を一定時間計数し、この信号数に基づいて前記物理量を算出する算出手段とを含むことを特徴とする。
【0009】
この請求項1の発明によれば、物理量の変化を静電容量の変化として検出し、直線補正などをすることなくデジタル出力を得ることができる。
【0010】
請求項2に記載の発明である静電容量型センサは、検出信号出力手段によって出力された前記検出信号に基づいて、前記第3コンデンサと前記第4コンデンサとに充電されている電荷を放電するリセットタイミングと、前記第1コンデンサと前記第2コンデンサとを並列に接続して電荷を充電する第1タイミングと、この第1タイミングで充電された電荷量を前記第3コンデンサに充電する第2タイミングと、前記第1コンデンサと前記第2コンデンサとを直列に接続して電荷を充電する第3タイミングと、この第3タイミングで充電された電荷量を前記第4コンデンサに充電する第4タイミングとを生成するタイミング生成手段5をさらに含むことを特徴とする。
【0011】
この請求項2の発明によれば、第1コンデンサと第2コンデンサの和の電荷量と、第1コンデンサと第2コンデンサの差の電荷量とを充電するタイミングを生成することができる。従って、和の電荷量と差の電荷量との比を利用して物理量を算出することができるので、直線補正や温度補正などを行うことなく、正確な測定結果を出力することができる。
【0012】
請求項3に記載の発明である静電容量型センサは、前記検出信号出力手段で前記検出信号が出力されたときには、前記第1の充電手段の出力電圧と前記第2の充電手段の出力電圧との差の電圧である残差電圧を生成し、この残差電圧で前記第1コンデンサと前記第2コンデンサとを充電する残差電圧生成手段をさらに含むことを特徴とする。
【0013】
この請求項3の発明によれば、第1の充電手段の出力電圧と第2の充電手段の出力電圧とを高い精度で比較することができる。
【0014】
請求項4に記載の発明である静電容量型センサは、前記第1の充電手段と前記検出信号出力手段との間にサンプリングホールド回路が接続され、前記第2の充電手段と前記検出信号出力手段との間にもサンプリングホールド回路が接続されていることを特徴とする。
【0015】
この請求項4の発明によれば、第1の充電手段と第2の充電手段との出力波形からノイズをカットすることができ、検出信号出力手段の誤動作を防ぐことができる。
【0016】
請求項5に記載の発明である静電容量型センサでは、前記第1タイミングで充電する電圧と、前記第3タイミングで充電する電圧とが、電源電圧を抵抗で分割することによって生成されることを特徴とする。
【0017】
この請求項5の発明によれば、電源電圧は相殺されて消えてしまうので、電源電圧を変更しても出力のパルス特性に影響しないようにすることができる。
【0018】
請求項6に記載の発明である静電容量型センサは、前記第3タイミングで充電する電圧と、前記第4タイミングで充電する電圧とをそれぞれ調節可能にすることを特徴とする。
【0019】
この請求項6の発明によれば、オフセット調節が可能になるので、初期状態において出力値を0に合わせることができる。
【0020】
請求項7に記載の発明である静電容量型センサは、前記算出手段で算出された物理量を、アナログ出力に変換するアナログ変換手段をさらに含むことを特徴とする。
【0021】
この請求項7の発明によれば、アナログ出力を必要とするシステムにも使用用途を広げることができる。
【0022】
【発明の実施の形態】
まず、第1の実施形態の静電容量型センサの構成を図1に基づいて説明する。ここでは、静電容量型センサ1で測定する物理量の一例として圧力を例にして説明する。
【0023】
図1に示すように、静電容量型センサ1は、圧力の変化を静電容量の変化として検出するために、差動コンデンサとなる2つのコンデンサ2a、2bによって構成された検出部2と、この検出部2のコンデンサ2a、2bに蓄えられた電荷を積分して出力ホールド用コンデンサ31、34に蓄える積分回路3と、この積分回路3の出力電圧を比較するコンパレータ回路4と、積分回路3の制御タイミングを生成するタイミング生成回路5と、クロックCKとその反転信号CKNとを生成するクロック発生器6と、タイミング生成回路5によって出力されたタイミング信号を計数して圧力を算出する算出手段7と、リセット時における積分回路3の出力電圧を比較して残差電圧を生成する残差電圧生成手段8とから構成されている。
【0024】
さらに、検出部2の構成を図2に基づいて説明する。検出部2は、被測定圧力によって変化するダイヤフラム21と、ガラス基板GU上に取り付けられた電極22と、反対側のガラス基板GU上に取り付けられた電極23とから構成されており、ダイヤフラム21と電極22との間でコンデンサ2aを構成し、ダイヤフラム21と電極23との間でコンデンサ2bを構成する。そして、このダイヤフラム21に被測定圧力が加わると、ダイヤフラム21が変形し、コンデンサ2aの静電容量Caが変化するとともに、コンデンサ2bの静電容量Cbが変化する。ただし、コンデンサ2aとコンデンサ2bは差動コンデンサとなっているので、静電容量Ca、Cbは互いに逆向きに変化し、全静電容量は一定に維持される。
【0025】
次に、積分回路3は第1の充電手段3aと第2の充電手段3bとから構成され、第1の充電手段3aは演算増幅器32の非反転入力端子が接地され、反転入力端子と出力端子との間には静電容量Cf1のコンデンサ33が接続され、出力端子には出力ホールド用である静電容量C1のコンデンサ31が接続されている。同様に、第2の充電手段3bは演算増幅器35の非反転入力端子が接地され、反転入力端子と出力端子との間に静電容量Cf2のコンデンサ36が接続され、出力端子には出力ホールド用である静電容量C2のコンデンサ34が接続されている。そして、この積分回路3はタイミング生成回路5で生成されるCRES、φ1、φ2、φ3、φ4のタイミングによってスイッチS1、S2、・・・、S16をON、OFFして出力ホールド用コンデンサ31、34の充放電を行う。また、この積分回路3に入力される電圧Vr、Vcは、電源電圧Vccを抵抗で分割することによって生成されている。
【0026】
さらに、図1において電圧VcはスイッチS2、S10に入力されているが、スイッチS2とスイッチS10に同じ電圧Vcを入力すると、被測定圧力が0の初期状態においてオフセットの調節をすることができないので、被測定圧力が0であるにもかかわらず、センサの出力が0にならないという問題点があった。
【0027】
そこで、スイッチS2に入力される電圧をVcaとし、スイッチS10に入力される電圧をVcbとして、これらの電圧Vca、Vcbを
Vca・Ca−Vcb・Cb=0
の関係を満たすように調節できるような構成にする。
【0028】
これによって、被測定圧力が0の初期状態においてオフセットの調節ができるので、初期状態における出力値を0に合わせることが可能になる。
【0029】
次に、コンパレータ回路4は、非反転入力端子が第1の充電手段3aの出力に接続され、反転入力端子が第2の充電手段3bの出力に接続された演算増幅器41と、この演算増幅器41の出力を反転するインバータ42と、このインバータ42の出力がD端子に接続されたD型フリップフロップ43とから構成されている。
【0030】
次に、タイミング生成回路5は、コンパレータ回路4のD型フリップフロップ43の出力Q、Q’とクロック発生器6で生成されるクロックCKと反転信号CKNとに基づいてCRES、φ1、φ2、φ3、φ4の5つのタイミングを生成する。このタイミング生成回路5によって出力されるタイミングCRES、φ1、φ2、φ3、φ4のタイミングチャートを図3に示す。
【0031】
次に、算出手段7は、クロック発生器6からのクロックCKを所定のパルス数だけ計数する2進カウンタ71と、タイミング生成回路5で生成されるφ2のタイミングをカウントするアップカウンタ72とから構成されている。そして、2進カウンタ71で一定のクロック数を計数する間に、タイミング生成回路5から出力されてくるφ2のタイミング信号をアップカウンタで計数することによって、圧力を表すデジタル値を算出して出力する。
【0032】
次に、残差電圧生成手段8は、反転入力端子が第1の充電手段3aの出力に接続され、非反転入力端子が第2の充電手段3bの出力に接続された演算増幅器81と、コンパレータ回路4のD型フリップフロップ43の出力Qに基づいてサンプルホールドを行うサンプリングホールド回路82とから構成され、第1の充電手段3aの出力電圧と第2の充電手段3bの出力電圧との差を計算して残差電圧Vhを生成する。
【0033】
次に、図面に基づいて第1の実施形態の静電容量型センサの動作を説明する。
【0034】
ただし、静電容量型センサで測定する物理量の一例として、ここでは圧力を例にして説明する。
【0035】
まず、図2に示したダイヤフラム21に圧力が加わると、その圧力によってコンデンサ2a、2bの静電容量Ca、Cbが変化する。
【0036】
ここで、コンデンサ2a、2bの初期ギャップをda、db、電極22、23の面積をS、圧力Pによるギャップの変化量をXとすると、コンデンサ2a、2bの静電容量Ca、Cbは
【数2】
となる。
【0037】
このように静電容量Ca、Cbが変化したら、次に積分回路3で、CRES及びφ1からφ4のタイミングで出力ホールド用コンデンサ31、34の電荷の充放電を行う。
【0038】
まず、CRESのタイミングでは、スイッチS3、S5、S11、S13がONされ、その他のスイッチがOFFされるので、積分回路3は図4(a)に示す回路となり、コンデンサ33、36は接地されるので放電する。また、コンデンサ2a、2bは残差電圧Vhによって充電される。
【0039】
次に、φ1のタイミングではスイッチS1、S9がONされ、その他のスイッチがOFFされるので、積分回路3は図4(b)に示す回路となり、タイミングφ1では電圧Vrによって、コンデンサ2a、2bに
Qr=(Ca+Cb)・Vr (2)
の電荷が蓄えられる。
【0040】
そして、次のφ2のタイミングではスイッチS4、S6、S8、S12、S15がONされ、その他のスイッチがOFFされるので、積分回路3は図4(c)に示す回路となり、コンデンサ2a、2bに蓄えられた電荷Qrは演算増幅器32によって増幅され、出力ホールド用コンデンサ31に
【数3】
の電荷Q0が蓄えられる。そして、積分回路3の第1の充電手段3aの出力電圧V0は
【数4】
となる。
【0041】
次に、φ3のタイミングではスイッチS4、S7、S10、S15がONされ、その他のスイッチがOFFされるので、積分回路3は図4(d)に示す回路となり、電圧Vcによってコンデンサ2aに電荷
Qa1=Ca・Vc
の電荷が蓄えられ、コンデンサ2bに電荷
Qb1=Cb・0=0
の電荷が蓄えられる。
【0042】
そして、φ4のタイミングでスイッチS2、S7、S12、S14、S16がONされ、その他のスイッチがOFFされるので、積分回路3は図4(e)に示す回路となり、電圧Vcによってコンデンサ2aに電荷
Qa2=Ca・0=0
の電荷が蓄えられ、コンデンサ2bに電荷
Qb2=Cb・Vc
の電荷が蓄えられ、これによって積分回路3の第2の充電手段3bの出力電圧V1は
【数5】
となり、出力ホールド用コンデンサ34に、
【数6】
となる電荷Q1が蓄えられる。
【0043】
ここで、CRES及びφ1からφ4のタイミングにおける第1及び第2の充電手段3a、3bの出力電圧の変化を図5に示す。図5に示すように、まずφ1のタイミングではコンデンサ2a、2bに電荷を蓄えているので第1及び第2の充電手段3a、3bから電圧は出力されない。そして、φ2のタイミングになるとφ1の間にコンデンサ2a、2bに蓄えられていた電荷が演算増幅器32によって増幅され、出力ホールド用コンデンサ31に式(3)に示す電荷Q0が蓄えられ、それによって式(4)に示す出力電圧V0が第1の充電手段3aから出力される。図5では、出力電圧V0を点線で示している。
【0044】
そして、φ3のタイミングになると、第1の充電手段3aからは引き続き電圧V0が出力され続け、一方第2の充電手段3bではコンデンサ2a、2bに電荷が蓄えられているので、電圧は出力されない。
【0045】
そして、φ4のタイミングになると、出力ホールド用コンデンサ34に式(6)に示す電荷Q1が充電され、これによって第2の充電手段3bから電圧V1が出力される。図5では、出力電圧V1を実線で示している。
【0046】
そして、φ3とφ4のタイミングは第2の充電手段3bの出力電圧が第1の充電手段3aの出力電圧V0に上がるまで繰り返され、φ3のタイミングではコンデンサ2a、2bに電荷が蓄えられるので出力電圧は変化せず、φ4のタイミングでは出力ホールド用コンデンサ34に電荷Q1が充電され、これによって第2の充電手段3bの出力電圧がV1だけ上昇する。
【0047】
そして、電圧V1の階段状波形が電圧V0まで上昇したか否かの比較は、コンパレータ回路4によって行われ、電圧V1の階段状波形が電圧V0を越えるとCRESのタイミングに移行し、第1及び第2の充電手段3a、3bはリセットされてコンデンサ31、34に蓄えられていた電荷は放電される。
【0048】
上述したようなタイミングで積分回路3から電圧V1、V0が出力されると、次にコンパレータ回路4に入力され、コンパレータ回路4の演算増幅器41の非反転入力端子に電圧V0が入力され、反転入力端子に電圧V1が入力されて比較される。そして、電圧V1が電圧V0を上回ったところで演算増幅器41から検出信号が出力され、この検出信号はインバーター42で反転されてD型フリップフロップ43のD端子に入力される。このD型フリップフロップ43では、クロック発生器6からのクロックCKとD端子の入力とにしたがって出力Q、Q’を出力し、この出力Q、Q’はタイミング生成回路5と残差電圧生成手段8に入力される。
【0049】
そして、残差電圧生成手段8に出力Qが入力されると、この出力Qのタイミングでサンプリングホールドを行い、残差電圧Vhを生成する。この残差電圧Vhは、階段状波形である電圧V1の最上段の電圧と電圧V0との差の電圧のことをいい、差動増幅器81の反転入力端子に入力された電圧V0と、非反転入力端子に入力された電圧V1とを比較し、出力Qのタイミングでサンプリングホールドすることによって生成される。生成された残差電圧Vhは積分回路3に入力され、コンデンサ2a、2bに電荷を充電する。したがって、図5に示すように、残差電圧が入力された後の工程では、第1の充電手段3aから出力される電圧V0が残差電圧Vhの分だけ上昇することになる。
【0050】
このように、残差電圧Vhを第1の充電手段3aの出力電圧V0に加算することによって、次の工程において高い精度で第1の充電手段3aと第2の充電手段3bの出力電圧を比較することができるようになる。
【0051】
また、タイミング生成回路5では、この出力Q、Q’と、クロック発生器6からのクロックCKと、そのクロックCKの反転信号であるクロックCKNとに基づいて、図1に示す回路によって、CRES、φ1、φ2、φ3、φ4の5つのタイミングを生成する。このタイミング生成回路5によって生成される5つのタイミングのタイミングチャートを図3に示す。
【0052】
そして、タイミング生成回路5で生成された5つのタイミングは積分回路3のスイッチS1、S2、・・・、S16を制御するための信号として積分回路3に入力されるとともに、φ2のタイミング信号は算出手段7に入力される。
【0053】
そして、算出手段7では、φ2のタイミング信号とクロック発生器6からのクロックCKとに基づいて、測定対象としている物理量、ここでは圧力を算出する。
【0054】
ここで、この算出手段7における物理量の算出方法を説明する。
【0055】
まず、ダイヤフラム21に被測定圧力Pが加わり、ダイヤフラム21が変化したときのギャップの変化量をXとすると、コンデンサ2a、2bの静電容量Ca、Cbは
【数7】
と表すことができる。
【0056】
ここで、この静電容量Ca、Cbを
【数8】
に代入すると、
【数9】
となる(ただし、da=db)。ここで、da+dbは定数となり、さらにギャップの変化量Xはダイヤフラム21にかかる圧力Pに比例して変化するので、式(8)は
【数10】
と書き換えることができる。
【0057】
ところで、積分回路3は電荷平衡型回路となるので、静電容量がCa−Cbとなるときのコンデンサ2a、2bに電圧Vcで蓄えられた電荷量Qcは、静電容量がCa+Cbとなるコンデンサ2a、2bに電圧Vrで蓄えられた電荷量Qrの整数倍となる。
【0058】
したがって
Qr・m=Qc・n (m、nは整数) (10)
の関係が成り立つ。例えば、図5に示す階段波形では、5段の上り階段の波形となっているので、V0=5・V1の関係が成り立ち、電荷も同様にQr=5・Qcの関係が成り立つ。
【0059】
ここで、電荷量Qr、Qcはそれぞれ
Qr=Vr・(Ca+Cb) (11)
Qc=Vc・(Ca−Cb) (12)
となるので、式(10)、(11)、(12)とから
【数11】
となる。したがって、式(9)と式(13)とから
【数12】
とまとめることができる。ここで、VrとVcはそれぞれ一定の電圧であり、nはQc=(Ca−Cb)・Vcの電荷量が蓄えられる回数なので、クロックCKのパルス数と同じになり、mはQr=(Ca+Cb)・Vrの電荷量が蓄えられる回数なので、φ2のタイミング信号の数と同じになる。すなわち、2進カウンタ71で予め計数するクロックCKの数を設定しておくと、そのクロック数がnとなり、このクロック数nで設定される時間内にタイミング生成回路5から出力されるφ2のタイミング信号をアップカウンタ72で計数し、この数がmとなる。
【0060】
従って、式(14)に定数であるVr、Vcを入力するとともに、クロック数nを設定して入力しておけば、アップカウンタ72で計数したφ2のタイミング信号の数mから圧力Pをデジタル値として出力することができる。
【0061】
例えば、5mmH2Oの圧力がダイヤフラム21にかかったときに、コンデンサ2aの静電容量Caが11pF、コンデンサ2bの静電容量Cbが9pFとなった場合に、Vr=1.5V、Vc=3V、Cf1=Cf2=10pFとすると、図5に示すV0、V1は
【数13】
と計算することができる。これにより、3V/0.6V=5となることから、積分回路3の出力電圧の波形は図5に示すような5段の階段波形になることが分かる。そして、5段の階段波形では7クロックが1周期となるので、5周期を計数できるように2進カウンタ71を35クロック計数するように設定すると、図6に示すようなクロックCKと階段波形との関係になる。
【0062】
そして、式(14)に、この関係を入力すると、αは実験等で予め求められている値なので、ここではα=0.0143を用いて
【数14】
と求めることができる。すなわち、φ2のタイミング信号の数(階段波形の数)が圧力値5mmH2Oに対応している。
【0063】
したがって、2進カウンタ71で30クロックを計数する間に、出力されるφ2のタイミング信号の数をアップカウンタ72で計数して出力することによって、測定対象の圧力値をデジタル値として出力することができる。
【0064】
このように、第1の実施形態の静電容量型センサによれば、物理量の変化によるコンデンサ2a、2bの静電容量の変化をデジタル値として出力することができる。
【0065】
さらに、第1の実施形態の静電容量型センサによれば、(Ca−Cb)/(Ca+Cb)の比を利用して物理量を算出するので、直線補正や温度補正などを行うことなく、正確な測定結果を出力することができる。
【0066】
また、コンデンサ2a、2bが差動構造であるため、計算式の分子をCa−Cbとすることによって、コンデンサ2a、2bの容量変化を大きくすることができる。すなわち、差動構造であるためにコンデンサ2aの静電容量がCa’=Ca+αと変化したときには、コンデンサ2bの静電容量はCb’=Cb−αと変化する。したがって、(Ca−Cb)/(Ca+Cb)の式にCa’、Cb’を代入すると
(Ca−Cb)/(Ca+Cb)=2α/(Ca+Cb)
となり、静電容量の変化αを2倍に大きくすることができる。したがって、第1の実施形態の静電容量型センサでは測定精度をより高くすることができる。
【0067】
さらに、第1の実施形態の静電容量型センサでは静電容量の変化を電荷に変化させるためにVr、Vcを利用しているが、Vrを大きくし、Vcを小さくすることによって容量変化に対する出力されるパルス数を多くできるので、さらに測定精度を高くすることができる。
【0068】
また、VrとVcは、電源電圧Vccを抵抗で分割することによって生成されている。したがって、
Vc=Vcc・(R1/R2)
Vr=Vcc・(R3/R4)
と表すことができ、これらを式(14)のVr、Vcに代入すると、
α・P・(Vc/Vr)=m/n
α・P・{Vcc・(R1/R2)}/{Vcc・(R3/R4)}=m/n
α・P・(R1・R4)/(R2・R3)=m/n
となる。
【0069】
このように、式(14)において電源電圧Vccは相殺されて消えてしまうので、第1の実施形態の静電容量型センサでは、電源電圧Vccを変更しても出力のパルス特性に影響しないようにすることができる。
【0070】
次に、第2の実施形態の静電容量型センサの構成を図7に基づいて説明する。
【0071】
図7に示すように、第2の実施形態の静電容量型センサ91は、第1の実施形態における積分回路3とコンパレータ回路4との間にサンプリングホールド回路92、93を接続した点が第1の実施形態と異なっている。
【0072】
第1の実施形態の静電容量型センサでは、積分回路3の出力電圧の波形に図8に示すようなひげ状のノイズが発生する場合があり、このノイズによってコンパレータ回路4で誤動作が発生していた。
【0073】
そこで、第2の実施形態の静電容量型センサ91では、積分回路3とコンパレータ回路4との間にサンプリングホールド回路92、93を接続してひげ状のノイズをカットしている。このひげ状のノイズは図9に示すように積分回路3の出力波形の立ち上がりと立ち下がりに発生するので、サンプリングホールド回路92、93では、出力波形の立ち上がりと立ち下がりから一定時間tだけ遅延させたタイミングで、タイミングパルスPを発生してサンプリングホールドしている。
【0074】
これによって、積分回路3の出力波形は図10に示すようにひげ状のノイズがカットされた波形となり、コンパレータ回路4の誤動作を防ぐことができる。
【0075】
次に、第3の実施形態の静電容量型センサの構成を図11に基づいて説明する。
【0076】
図11に示すように、第3の実施形態の静電容量型センサ1101は、第1の実施形態の静電容量型センサ1にカウンター1102とラッチ部1103とA/D変換部1104とを接続することによって第1の実施形態の静電容量型センサ1のデジタル出力をアナログ出力に変換して出力するものである。
【0077】
ここで、カウンター1102はタイミング生成回路5によって出力されたφ2のパルスがCLK端子に入力され、このパルスをバイナリのデータに変換してQ出力とする。例えば3パルス入力されるとQ0(1の重みを持つ)とQ1(2の重みを持つ)のビットが出力されることになる。また、カウンター1102のCL端子は図1では図示していなかった初期リセット信号に接続されており、この初期リセット信号がCL端子に入力されるとカウンター1102はクリアされる。
【0078】
ラッチ部1103は、カウンター1102からのQ出力が各D端子に入力され、LT端子に入力された2進カウンタ71の出力によって各データを保持してA/D変換部1104に出力する。また、ラッチ部1103のCL1端子は電源投入時の保持信号のクリア端子であり、図1では図示していなかったSTART信号が入力される。
【0079】
このように構成された本実施形態の静電容量型センサ1101では、初期リセット信号がカウンター1102のCL端子に入力されると、カウンター1102はクリアされ、CLK端子に入力されるタイミング生成回路5からのφ2のパルスをバイナリのデータ(Q出力)に変換する。
【0080】
このQ出力はラッチ部1103の各D端子に入力され、ラッチ部1103ではLT端子に入力された2進カウンタ71の出力によってラッチし、Q0からQ7をA/D変換部1104に出力する。
【0081】
ここで、A/D変換部1104では、
【数15】
に基づいてデジタル出力をアナログ出力に変換する。この式(15)において、VOはアナログ出力、VRはデジタル出力の1の状態での電圧、
【数16】
はデジタル出力が1となったところのAの重みの逆数を加算したものである。
【0082】
例えば、1mmH2Oで1パルス出力されるように設定されている場合に5mmH2Oの圧力がかかると5パルス出力されるので、式(15)ではデジタル出力1のときの電圧を3Vとすると、
【数17】
となり、39mVのアナログ出力が得られる。
【0083】
このように、本実施形態の静電容量型センサによれば、デジタル出力をアナログ出力に変更することができるので、アナログ出力を必要とするシステムにも使用用途を広げることができるようになる。また、ノイズ等の影響が少なく高精度のアナログ電圧を得ることができる。
【0084】
さらに、図12に示すように、第1の実施形態のアップカウンタ71を図11のカウンター1102の代わりとして利用することによって、図11で示した静電容量型センサと同様にデジタル出力をアナログ出力に変換することができる。
【0085】
【発明の効果】
以上説明したように、本発明の静電容量型センサによれば、物理量の変化を静電容量の変化として検出し、直線補正などをすることなくデジタル出力を得ることができる。
【図面の簡単な説明】
【図1】本発明による静電容量型センサの第1の実施形態の構成を示すブロック図である。
【図2】図1に示す検出部2の構成を説明するための断面図である。
【図3】図1に示すタイミング生成回路5で生成されるタイミング信号を説明するためのタイミングチャートである。
【図4】図1に示す積分回路3の各タイミングにおける構成を説明するための回路図である。
【図5】図1に示す積分回路3によって出力される階段波形の一例を示す図である。
【図6】図1に示す算出手段7における出力信号の一例を説明するためのタイミングチャートである。
【図7】本発明による静電容量型センサの第2の実施形態の構成を示すブロック図である。
【図8】図7に示す積分回路3の出力波形を示す図面である。
【図9】図7に示すサンプリングホールド回路92、93によるサンプリングホールドを説明するための図面である。
【図10】サンプリングホールド回路92、93を接続した後の積分回路3の出力波形を示す図面である。
【図11】本発明による静電容量型センサの第3の実施形態の構成を示すブロック図である。
【図12】本発明による静電容量型センサの第3の実施形態の変形例の構成を示すブロック図である。
【図13】従来の容量センサ装置の構成を説明するための回路図である。
【符号の説明】
1、91、1101、1105 静電容量型センサ
2 検出部
2a、2b、33、36 コンデンサ
3 積分回路
3a 第1の充電手段
3b 第2の充電手段
4 コンパレータ回路
5 タイミング生成回路
6 クロック発生器
7 算出手段
8 残差電圧生成手段
21 ダイヤフラム
22、23 電極
31、34 出力ホールド用コンデンサ
32、35、41 演算増幅器
S1、S2、・・・、S16 スイッチ
42 インバータ
43 D型フリップフロップ
71 2進カウンタ
72 アップカウンタ
81 差動増幅器
82、92、93 サンプリングホールド回路
1102 カウンタ
1103、1106 ラッチ部
1104、1107 A/D変換部
Claims (7)
- 物理量の変化を静電容量の変化として検出する第1コンデンサと、
この第1コンデンサと差動コンデンサとなる第2コンデンサと、
この第2コンデンサに蓄えられた電荷と前記第1コンデンサに蓄えられた電荷との和となる電荷量を第3コンデンサに充電する第1の充電手段と、
前記第1コンデンサに蓄えられた電荷と前記第2コンデンサに蓄えられた電荷との差となる電荷量を第4コンデンサに充電する第2の充電手段と、
この第2の充電手段で充電された前記第4コンデンサの電荷量が、前記第3コンデンサの電荷量以上になったときには検出信号を出力する検出信号出力手段と、
この検出信号出力手段で出力された前記検出信号を一定時間計数し、この信号数に基づいて前記物理量を算出する算出手段と
を含むことを特徴とする静電容量型センサ。 - 前記検出信号出力手段によって出力された前記検出信号に基づいて、
前記第3コンデンサと前記第4コンデンサとに充電されている電荷を放電するリセットタイミングと、
前記第1コンデンサと前記第2コンデンサとを並列に接続して電荷を充電する第1タイミングと、
この第1タイミングで充電された電荷量を前記第3コンデンサに充電する第2タイミングと、
前記第1コンデンサと前記第2コンデンサとを直列に接続して電荷を充電する第3タイミングと、
この第3タイミングで充電された電荷量を前記第4コンデンサに充電する第4タイミングと
を生成するタイミング生成手段をさらに含むことを特徴とする請求項1に記載の静電容量型センサ。 - 前記検出信号出力手段で前記検出信号が出力されたときには、前記第1の充電手段の出力電圧と前記第2の充電手段の出力電圧との差の電圧である残差電圧を生成し、この残差電圧で前記第1コンデンサと前記第2コンデンサとを充電する残差電圧生成手段をさらに含むことを特徴とする請求項1または2に記載の静電容量型センサ。
- 前記第1の充電手段と前記検出信号出力手段との間にサンプリングホールド回路が接続され、前記第2の充電手段と前記検出信号出力手段との間にもサンプリングホールド回路が接続されていることを特徴とする請求項1、2または3に記載の静電容量型センサ。
- 前記第1タイミングで充電する電圧と、前記第3タイミングで充電する電圧とが、電源電圧を抵抗で分割することによって生成されることを特徴とする請求項2、3または4に記載の静電容量型センサ。
- 前記第3タイミングで充電する電圧と、前記第4タイミングで充電する電圧とをそれぞれ調節可能にすることを特徴とする請求項2、3、4または5に記載の静電容量型センサ。
- 前記算出手段で算出された物理量を、アナログ出力に変換するアナログ変換手段をさらに含むことを特徴とする請求項1から6のいずれか1つに記載の静電容量型センサ。
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