JP2002310833A - 静電容量型センサ - Google Patents
静電容量型センサInfo
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Abstract
(57)【要約】
【課題】 物理量の変化を静電容量の変化として検出
し、直線補正などをすることなくデジタル出力を得るこ
とのできる静電容量型センサを提供する。 【解決手段】 本発明の静電容量型センサ１は、物理量
の変化を静電容量の変化として検出する第１コンデンサ
２ａと、この第１コンデンサと差動コンデンサとなる第
２コンデンサ２ｂと、この第２コンデンサに蓄えられた
電荷と第１コンデンサに蓄えられた電荷との和となる電
荷量を第３コンデンサ３１に充電する第１の充電手段３
ａと、第１コンデンサに蓄えられた電荷と第２コンデン
サに蓄えられた電荷との差となる電荷量を第４コンデン
サ３４に充電する第２の充電手段３ｂと、第４コンデン
サの電荷量が第３コンデンサの電荷量以上になったとき
に検出信号を出力する検出信号出力手段４と、この検出
信号を一定時間計数し、この信号数に基づいて物理量を
算出する算出手段７とを含むことを特徴とする。
し、直線補正などをすることなくデジタル出力を得るこ
とのできる静電容量型センサを提供する。 【解決手段】 本発明の静電容量型センサ１は、物理量
の変化を静電容量の変化として検出する第１コンデンサ
２ａと、この第１コンデンサと差動コンデンサとなる第
２コンデンサ２ｂと、この第２コンデンサに蓄えられた
電荷と第１コンデンサに蓄えられた電荷との和となる電
荷量を第３コンデンサ３１に充電する第１の充電手段３
ａと、第１コンデンサに蓄えられた電荷と第２コンデン
サに蓄えられた電荷との差となる電荷量を第４コンデン
サ３４に充電する第２の充電手段３ｂと、第４コンデン
サの電荷量が第３コンデンサの電荷量以上になったとき
に検出信号を出力する検出信号出力手段４と、この検出
信号を一定時間計数し、この信号数に基づいて物理量を
算出する算出手段７とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、物理量の変化を静
電容量の変化として検出する静電容量型センサであっ
て、特に静電容量の変化をデジタル変換することによっ
て高精度の出力を得ることのできる静電容量型センサに
関する。
電容量の変化として検出する静電容量型センサであっ
て、特に静電容量の変化をデジタル変換することによっ
て高精度の出力を得ることのできる静電容量型センサに
関する。
【０００２】
【従来の技術】従来の静電容量型センサとしては、例え
ば特開平１０−１８５９７０号公報に開示されている容
量センサ装置がある。図１３に示すように、従来の容量
センサ装置１０１は、出力端と反転入力端の間に積分コ
ンデンサ１０２が接続され、非反転入力端が接地された
演算増幅器１０３から成る電荷平衡変換器と、第一電極
１０４が電圧Ｕあるいはグランドに接続され、第二電極
１０５がグランドあるいは演算増幅器１０３の反転入力
端に接続される第一コンデンサＣ１と、第一電極１０６
が電圧Ｕあるいはグランドに接続され、第二電極１０７
がグランドあるいは演算増幅器１０３の反転入力端に接
続される第二コンデンサＣ２と、演算増幅器１０３の出
力端に接続する比較器１０８と、スイッチング過程を制
御するクロック発生器１０９とを具備している。
ば特開平１０−１８５９７０号公報に開示されている容
量センサ装置がある。図１３に示すように、従来の容量
センサ装置１０１は、出力端と反転入力端の間に積分コ
ンデンサ１０２が接続され、非反転入力端が接地された
演算増幅器１０３から成る電荷平衡変換器と、第一電極
１０４が電圧Ｕあるいはグランドに接続され、第二電極
１０５がグランドあるいは演算増幅器１０３の反転入力
端に接続される第一コンデンサＣ１と、第一電極１０６
が電圧Ｕあるいはグランドに接続され、第二電極１０７
がグランドあるいは演算増幅器１０３の反転入力端に接
続される第二コンデンサＣ２と、演算増幅器１０３の出
力端に接続する比較器１０８と、スイッチング過程を制
御するクロック発生器１０９とを具備している。
【０００３】この容量センサ装置１０１では、第一スイ
ッチ１１０によって第一コンデンサＣ１の第一電極１０
４が電圧Ｕに接続され、クロック発生器１０９によって
次のクロックが発生されると、第一スイッチ１１０は第
一コンデンサＣ１の第一電極１０４をグランドに切り換
える。そして、第二スイッチ１１１によって第二電極１
０５が演算増幅器１０３の反転入力端に切り換えられる
と、積分コンデンサ１０２はコンデンサＣ１の電荷量を
引き受ける。この過程は、演算増幅器１０３の出力値が
比較器１０８のしきい値に上昇するまで繰り返し行われ
る。
ッチ１１０によって第一コンデンサＣ１の第一電極１０
４が電圧Ｕに接続され、クロック発生器１０９によって
次のクロックが発生されると、第一スイッチ１１０は第
一コンデンサＣ１の第一電極１０４をグランドに切り換
える。そして、第二スイッチ１１１によって第二電極１
０５が演算増幅器１０３の反転入力端に切り換えられる
と、積分コンデンサ１０２はコンデンサＣ１の電荷量を
引き受ける。この過程は、演算増幅器１０３の出力値が
比較器１０８のしきい値に上昇するまで繰り返し行われ
る。
【０００４】さらに、その次のクロックパルスが出力さ
れると、第一アンド回路１１２を介してスイッチングパ
ルスが第三スイッチ１１３及び第四スイッチ１１４に与
えられ、第二コンデンサＣ２に蓄えられた電荷量が積分
コンデンサ１０２から放電される。したがって、演算増
幅器１０３の出力値が低下し、比較器１０８の出力が元
の値に戻る。この間は、第一スイッチ１１０及び第二ス
イッチ１１１のタイミング駆動は第二アンド回路１１５
によって阻止されている。
れると、第一アンド回路１１２を介してスイッチングパ
ルスが第三スイッチ１１３及び第四スイッチ１１４に与
えられ、第二コンデンサＣ２に蓄えられた電荷量が積分
コンデンサ１０２から放電される。したがって、演算増
幅器１０３の出力値が低下し、比較器１０８の出力が元
の値に戻る。この間は、第一スイッチ１１０及び第二ス
イッチ１１１のタイミング駆動は第二アンド回路１１５
によって阻止されている。
【０００５】この容量センサ装置１０１では、比較器１
０８の出力端から出力されるパルス数ｚは、クロックパ
ルスの個数ｎに比例し、Ｃ１とＣ１＋Ｃ２の比によって
０８の出力端から出力されるパルス数ｚは、クロックパ
ルスの個数ｎに比例し、Ｃ１とＣ１＋Ｃ２の比によって
【数１】 と表される。そして、パルス数ｚをデジタル値として出
力する。
力する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た容量センサ装置１０１では、第一コンデンサＣ１及び
第二コンデンサＣ２の静電容量の変化に対して、出力ｚ
が二次関数的な変化をしてしまい、直線的な特性とはな
らないので、出力ｚが直線的な特性となるように補正を
しなければならないという問題点があった。
た容量センサ装置１０１では、第一コンデンサＣ１及び
第二コンデンサＣ２の静電容量の変化に対して、出力ｚ
が二次関数的な変化をしてしまい、直線的な特性とはな
らないので、出力ｚが直線的な特性となるように補正を
しなければならないという問題点があった。
【０００７】本発明は上記事情に鑑みてなされたもので
あり、その目的は、物理量の変化を静電容量の変化とし
て検出し、直線補正などをする必要のないデジタル出力
を得ることのできる静電容量型センサを提供することに
ある。
あり、その目的は、物理量の変化を静電容量の変化とし
て検出し、直線補正などをする必要のないデジタル出力
を得ることのできる静電容量型センサを提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明である静電容量型センサは、
物理量の変化を静電容量の変化として検出する第１コン
デンサと、この第１コンデンサと差動コンデンサとなる
第２コンデンサと、この第２コンデンサに蓄えられた電
荷と前記第１コンデンサに蓄えられた電荷との和となる
電荷量を第３コンデンサに充電する第１の充電手段と、
前記第１コンデンサに蓄えられた電荷と前記第２コンデ
ンサに蓄えられた電荷との差となる電荷量を第４コンデ
ンサに充電する第２の充電手段と、この第２の充電手段
で充電された前記第４コンデンサの電荷量が、前記第３
コンデンサの電荷量以上になったときには検出信号を出
力する検出信号出力手段と、この検出信号出力手段で出
力された前記検出信号を一定時間計数し、この信号数に
基づいて前記物理量を算出する算出手段とを含むことを
特徴とする。
に、請求項１に記載の発明である静電容量型センサは、
物理量の変化を静電容量の変化として検出する第１コン
デンサと、この第１コンデンサと差動コンデンサとなる
第２コンデンサと、この第２コンデンサに蓄えられた電
荷と前記第１コンデンサに蓄えられた電荷との和となる
電荷量を第３コンデンサに充電する第１の充電手段と、
前記第１コンデンサに蓄えられた電荷と前記第２コンデ
ンサに蓄えられた電荷との差となる電荷量を第４コンデ
ンサに充電する第２の充電手段と、この第２の充電手段
で充電された前記第４コンデンサの電荷量が、前記第３
コンデンサの電荷量以上になったときには検出信号を出
力する検出信号出力手段と、この検出信号出力手段で出
力された前記検出信号を一定時間計数し、この信号数に
基づいて前記物理量を算出する算出手段とを含むことを
特徴とする。
【０００９】この請求項１の発明によれば、物理量の変
化を静電容量の変化として検出し、直線補正などをする
ことなくデジタル出力を得ることができる。
化を静電容量の変化として検出し、直線補正などをする
ことなくデジタル出力を得ることができる。
【００１０】請求項２に記載の発明である静電容量型セ
ンサは、検出信号出力手段によって出力された前記検出
信号に基づいて、前記第３コンデンサと前記第４コンデ
ンサとに充電されている電荷を放電するリセットタイミ
ングと、前記第１コンデンサと前記第２コンデンサとを
並列に接続して電荷を充電する第１タイミングと、この
第１タイミングで充電された電荷量を前記第３コンデン
サに充電する第２タイミングと、前記第１コンデンサと
前記第２コンデンサとを直列に接続して電荷を充電する
第３タイミングと、この第３タイミングで充電された電
荷量を前記第４コンデンサに充電する第４タイミングと
を生成するタイミング生成手段５をさらに含むことを特
徴とする。
ンサは、検出信号出力手段によって出力された前記検出
信号に基づいて、前記第３コンデンサと前記第４コンデ
ンサとに充電されている電荷を放電するリセットタイミ
ングと、前記第１コンデンサと前記第２コンデンサとを
並列に接続して電荷を充電する第１タイミングと、この
第１タイミングで充電された電荷量を前記第３コンデン
サに充電する第２タイミングと、前記第１コンデンサと
前記第２コンデンサとを直列に接続して電荷を充電する
第３タイミングと、この第３タイミングで充電された電
荷量を前記第４コンデンサに充電する第４タイミングと
を生成するタイミング生成手段５をさらに含むことを特
徴とする。
【００１１】この請求項２の発明によれば、第１コンデ
ンサと第２コンデンサの和の電荷量と、第１コンデンサ
と第２コンデンサの差の電荷量とを充電するタイミング
を生成することができる。従って、和の電荷量と差の電
荷量との比を利用して物理量を算出することができるの
で、直線補正や温度補正などを行うことなく、正確な測
定結果を出力することができる。
ンサと第２コンデンサの和の電荷量と、第１コンデンサ
と第２コンデンサの差の電荷量とを充電するタイミング
を生成することができる。従って、和の電荷量と差の電
荷量との比を利用して物理量を算出することができるの
で、直線補正や温度補正などを行うことなく、正確な測
定結果を出力することができる。
【００１２】請求項３に記載の発明である静電容量型セ
ンサは、前記検出信号出力手段で前記検出信号が出力さ
れたときには、前記第１の充電手段の出力電圧と前記第
２の充電手段の出力電圧との差の電圧である残差電圧を
生成し、この残差電圧で前記第１コンデンサと前記第２
コンデンサとを充電する残差電圧生成手段をさらに含む
ことを特徴とする。
ンサは、前記検出信号出力手段で前記検出信号が出力さ
れたときには、前記第１の充電手段の出力電圧と前記第
２の充電手段の出力電圧との差の電圧である残差電圧を
生成し、この残差電圧で前記第１コンデンサと前記第２
コンデンサとを充電する残差電圧生成手段をさらに含む
ことを特徴とする。
【００１３】この請求項３の発明によれば、第１の充電
手段の出力電圧と第２の充電手段の出力電圧とを高い精
度で比較することができる。
手段の出力電圧と第２の充電手段の出力電圧とを高い精
度で比較することができる。
【００１４】請求項４に記載の発明である静電容量型セ
ンサは、前記第１の充電手段と前記検出信号出力手段と
の間にサンプリングホールド回路が接続され、前記第２
の充電手段と前記検出信号出力手段との間にもサンプリ
ングホールド回路が接続されていることを特徴とする。
ンサは、前記第１の充電手段と前記検出信号出力手段と
の間にサンプリングホールド回路が接続され、前記第２
の充電手段と前記検出信号出力手段との間にもサンプリ
ングホールド回路が接続されていることを特徴とする。
【００１５】この請求項４の発明によれば、第１の充電
手段と第２の充電手段との出力波形からノイズをカット
することができ、検出信号出力手段の誤動作を防ぐこと
ができる。
手段と第２の充電手段との出力波形からノイズをカット
することができ、検出信号出力手段の誤動作を防ぐこと
ができる。
【００１６】請求項５に記載の発明である静電容量型セ
ンサでは、前記第１タイミングで充電する電圧と、前記
第３タイミングで充電する電圧とが、電源電圧を抵抗で
分割することによって生成されることを特徴とする。
ンサでは、前記第１タイミングで充電する電圧と、前記
第３タイミングで充電する電圧とが、電源電圧を抵抗で
分割することによって生成されることを特徴とする。
【００１７】この請求項５の発明によれば、電源電圧は
相殺されて消えてしまうので、電源電圧を変更しても出
力のパルス特性に影響しないようにすることができる。
相殺されて消えてしまうので、電源電圧を変更しても出
力のパルス特性に影響しないようにすることができる。
【００１８】請求項６に記載の発明である静電容量型セ
ンサは、前記第３タイミングで充電する電圧と、前記第
４タイミングで充電する電圧とをそれぞれ調節可能にす
ることを特徴とする。
ンサは、前記第３タイミングで充電する電圧と、前記第
４タイミングで充電する電圧とをそれぞれ調節可能にす
ることを特徴とする。
【００１９】この請求項６の発明によれば、オフセット
調節が可能になるので、初期状態において出力値を０に
合わせることができる。
調節が可能になるので、初期状態において出力値を０に
合わせることができる。
【００２０】請求項７に記載の発明である静電容量型セ
ンサは、前記算出手段で算出された物理量を、アナログ
出力に変換するアナログ変換手段をさらに含むことを特
徴とする。
ンサは、前記算出手段で算出された物理量を、アナログ
出力に変換するアナログ変換手段をさらに含むことを特
徴とする。
【００２１】この請求項７の発明によれば、アナログ出
力を必要とするシステムにも使用用途を広げることがで
きる。
力を必要とするシステムにも使用用途を広げることがで
きる。
【００２２】
【発明の実施の形態】まず、第１の実施形態の静電容量
型センサの構成を図１に基づいて説明する。ここでは、
静電容量型センサ１で測定する物理量の一例として圧力
を例にして説明する。
型センサの構成を図１に基づいて説明する。ここでは、
静電容量型センサ１で測定する物理量の一例として圧力
を例にして説明する。
【００２３】図１に示すように、静電容量型センサ１
は、圧力の変化を静電容量の変化として検出するため
に、差動コンデンサとなる２つのコンデンサ２ａ、２ｂ
によって構成された検出部２と、この検出部２のコンデ
ンサ２ａ、２ｂに蓄えられた電荷を積分して出力ホール
ド用コンデンサ３１、３４に蓄える積分回路３と、この
積分回路３の出力電圧を比較するコンパレータ回路４
と、積分回路３の制御タイミングを生成するタイミング
生成回路５と、クロックＣＫとその反転信号ＣＫＮとを
生成するクロック発生器６と、タイミング生成回路５に
よって出力されたタイミング信号を計数して圧力を算出
する算出手段７と、リセット時における積分回路３の出
力電圧を比較して残差電圧を生成する残差電圧生成手段
８とから構成されている。
は、圧力の変化を静電容量の変化として検出するため
に、差動コンデンサとなる２つのコンデンサ２ａ、２ｂ
によって構成された検出部２と、この検出部２のコンデ
ンサ２ａ、２ｂに蓄えられた電荷を積分して出力ホール
ド用コンデンサ３１、３４に蓄える積分回路３と、この
積分回路３の出力電圧を比較するコンパレータ回路４
と、積分回路３の制御タイミングを生成するタイミング
生成回路５と、クロックＣＫとその反転信号ＣＫＮとを
生成するクロック発生器６と、タイミング生成回路５に
よって出力されたタイミング信号を計数して圧力を算出
する算出手段７と、リセット時における積分回路３の出
力電圧を比較して残差電圧を生成する残差電圧生成手段
８とから構成されている。
【００２４】さらに、検出部２の構成を図２に基づいて
説明する。検出部２は、被測定圧力によって変化するダ
イヤフラム２１と、ガラス基板ＧＵ上に取り付けられた
電極２２と、反対側のガラス基板ＧＵ上に取り付けられ
た電極２３とから構成されており、ダイヤフラム２１と
電極２２との間でコンデンサ２ａを構成し、ダイヤフラ
ム２１と電極２３との間でコンデンサ２ｂを構成する。
そして、このダイヤフラム２１に被測定圧力が加わる
と、ダイヤフラム２１が変形し、コンデンサ２ａの静電
容量Ｃａが変化するとともに、コンデンサ２ｂの静電容
量Ｃｂが変化する。ただし、コンデンサ２ａとコンデン
サ２ｂは差動コンデンサとなっているので、静電容量Ｃ
ａ、Ｃｂは互いに逆向きに変化し、全静電容量は一定に
維持される。
説明する。検出部２は、被測定圧力によって変化するダ
イヤフラム２１と、ガラス基板ＧＵ上に取り付けられた
電極２２と、反対側のガラス基板ＧＵ上に取り付けられ
た電極２３とから構成されており、ダイヤフラム２１と
電極２２との間でコンデンサ２ａを構成し、ダイヤフラ
ム２１と電極２３との間でコンデンサ２ｂを構成する。
そして、このダイヤフラム２１に被測定圧力が加わる
と、ダイヤフラム２１が変形し、コンデンサ２ａの静電
容量Ｃａが変化するとともに、コンデンサ２ｂの静電容
量Ｃｂが変化する。ただし、コンデンサ２ａとコンデン
サ２ｂは差動コンデンサとなっているので、静電容量Ｃ
ａ、Ｃｂは互いに逆向きに変化し、全静電容量は一定に
維持される。
【００２５】次に、積分回路３は第１の充電手段３ａと
第２の充電手段３ｂとから構成され、第１の充電手段３
ａは演算増幅器３２の非反転入力端子が接地され、反転
入力端子と出力端子との間には静電容量Ｃｆ１のコンデ
ンサ３３が接続され、出力端子には出力ホールド用であ
る静電容量Ｃ１のコンデンサ３１が接続されている。同
様に、第２の充電手段３ｂは演算増幅器３５の非反転入
力端子が接地され、反転入力端子と出力端子との間に静
電容量Ｃｆ２のコンデンサ３６が接続され、出力端子に
は出力ホールド用である静電容量Ｃ２のコンデンサ３４
が接続されている。そして、この積分回路３はタイミン
グ生成回路５で生成されるＣＲＥＳ、φ１、φ２、φ
３、φ４のタイミングによってスイッチＳ１、Ｓ２、・
・・、Ｓ１６をＯＮ、ＯＦＦして出力ホールド用コンデ
ンサ３１、３４の充放電を行う。また、この積分回路３
に入力される電圧Ｖｒ、Ｖｃは、電源電圧Ｖｃｃを抵抗
で分割することによって生成されている。
第２の充電手段３ｂとから構成され、第１の充電手段３
ａは演算増幅器３２の非反転入力端子が接地され、反転
入力端子と出力端子との間には静電容量Ｃｆ１のコンデ
ンサ３３が接続され、出力端子には出力ホールド用であ
る静電容量Ｃ１のコンデンサ３１が接続されている。同
様に、第２の充電手段３ｂは演算増幅器３５の非反転入
力端子が接地され、反転入力端子と出力端子との間に静
電容量Ｃｆ２のコンデンサ３６が接続され、出力端子に
は出力ホールド用である静電容量Ｃ２のコンデンサ３４
が接続されている。そして、この積分回路３はタイミン
グ生成回路５で生成されるＣＲＥＳ、φ１、φ２、φ
３、φ４のタイミングによってスイッチＳ１、Ｓ２、・
・・、Ｓ１６をＯＮ、ＯＦＦして出力ホールド用コンデ
ンサ３１、３４の充放電を行う。また、この積分回路３
に入力される電圧Ｖｒ、Ｖｃは、電源電圧Ｖｃｃを抵抗
で分割することによって生成されている。
【００２６】さらに、図１において電圧Ｖｃはスイッチ
Ｓ２、Ｓ１０に入力されているが、スイッチＳ２とスイ
ッチＳ１０に同じ電圧Ｖｃを入力すると、被測定圧力が
０の初期状態においてオフセットの調節をすることがで
きないので、被測定圧力が０であるにもかかわらず、セ
ンサの出力が０にならないという問題点があった。
Ｓ２、Ｓ１０に入力されているが、スイッチＳ２とスイ
ッチＳ１０に同じ電圧Ｖｃを入力すると、被測定圧力が
０の初期状態においてオフセットの調節をすることがで
きないので、被測定圧力が０であるにもかかわらず、セ
ンサの出力が０にならないという問題点があった。
【００２７】そこで、スイッチＳ２に入力される電圧を
Ｖｃａとし、スイッチＳ１０に入力される電圧をＶｃｂ
として、これらの電圧Ｖｃａ、Ｖｃｂを Ｖｃａ・Ｃａ−Ｖｃｂ・Ｃｂ＝０ の関係を満たすように調節できるような構成にする。
Ｖｃａとし、スイッチＳ１０に入力される電圧をＶｃｂ
として、これらの電圧Ｖｃａ、Ｖｃｂを Ｖｃａ・Ｃａ−Ｖｃｂ・Ｃｂ＝０ の関係を満たすように調節できるような構成にする。
【００２８】これによって、被測定圧力が０の初期状態
においてオフセットの調節ができるので、初期状態にお
ける出力値を０に合わせることが可能になる。
においてオフセットの調節ができるので、初期状態にお
ける出力値を０に合わせることが可能になる。
【００２９】次に、コンパレータ回路４は、非反転入力
端子が第１の充電手段３ａの出力に接続され、反転入力
端子が第２の充電手段３ｂの出力に接続された演算増幅
器４１と、この演算増幅器４１の出力を反転するインバ
ータ４２と、このインバータ４２の出力がＤ端子に接続
されたＤ型フリップフロップ４３とから構成されてい
る。
端子が第１の充電手段３ａの出力に接続され、反転入力
端子が第２の充電手段３ｂの出力に接続された演算増幅
器４１と、この演算増幅器４１の出力を反転するインバ
ータ４２と、このインバータ４２の出力がＤ端子に接続
されたＤ型フリップフロップ４３とから構成されてい
る。
【００３０】次に、タイミング生成回路５は、コンパレ
ータ回路４のＤ型フリップフロップ４３の出力Ｑ、Ｑ’
とクロック発生器６で生成されるクロックＣＫと反転信
号ＣＫＮとに基づいてＣＲＥＳ、φ１、φ２、φ３、φ
４の５つのタイミングを生成する。このタイミング生成
回路５によって出力されるタイミングＣＲＥＳ、φ１、
φ２、φ３、φ４のタイミングチャートを図３に示す。
ータ回路４のＤ型フリップフロップ４３の出力Ｑ、Ｑ’
とクロック発生器６で生成されるクロックＣＫと反転信
号ＣＫＮとに基づいてＣＲＥＳ、φ１、φ２、φ３、φ
４の５つのタイミングを生成する。このタイミング生成
回路５によって出力されるタイミングＣＲＥＳ、φ１、
φ２、φ３、φ４のタイミングチャートを図３に示す。
【００３１】次に、算出手段７は、クロック発生器６か
らのクロックＣＫを所定のパルス数だけ計数する２進カ
ウンタ７１と、タイミング生成回路５で生成されるφ２
のタイミングをカウントするアップカウンタ７２とから
構成されている。そして、２進カウンタ７１で一定のク
ロック数を計数する間に、タイミング生成回路５から出
力されてくるφ２のタイミング信号をアップカウンタで
計数することによって、圧力を表すデジタル値を算出し
て出力する。
らのクロックＣＫを所定のパルス数だけ計数する２進カ
ウンタ７１と、タイミング生成回路５で生成されるφ２
のタイミングをカウントするアップカウンタ７２とから
構成されている。そして、２進カウンタ７１で一定のク
ロック数を計数する間に、タイミング生成回路５から出
力されてくるφ２のタイミング信号をアップカウンタで
計数することによって、圧力を表すデジタル値を算出し
て出力する。
【００３２】次に、残差電圧生成手段８は、反転入力端
子が第１の充電手段３ａの出力に接続され、非反転入力
端子が第２の充電手段３ｂの出力に接続された演算増幅
器８１と、コンパレータ回路４のＤ型フリップフロップ
４３の出力Ｑに基づいてサンプルホールドを行うサンプ
リングホールド回路８２とから構成され、第１の充電手
段３ａの出力電圧と第２の充電手段３ｂの出力電圧との
差を計算して残差電圧Ｖｈを生成する。
子が第１の充電手段３ａの出力に接続され、非反転入力
端子が第２の充電手段３ｂの出力に接続された演算増幅
器８１と、コンパレータ回路４のＤ型フリップフロップ
４３の出力Ｑに基づいてサンプルホールドを行うサンプ
リングホールド回路８２とから構成され、第１の充電手
段３ａの出力電圧と第２の充電手段３ｂの出力電圧との
差を計算して残差電圧Ｖｈを生成する。
【００３３】次に、図面に基づいて第１の実施形態の静
電容量型センサの動作を説明する。
電容量型センサの動作を説明する。
【００３４】ただし、静電容量型センサで測定する物理
量の一例として、ここでは圧力を例にして説明する。
量の一例として、ここでは圧力を例にして説明する。
【００３５】まず、図２に示したダイヤフラム２１に圧
力が加わると、その圧力によってコンデンサ２ａ、２ｂ
の静電容量Ｃａ、Ｃｂが変化する。
力が加わると、その圧力によってコンデンサ２ａ、２ｂ
の静電容量Ｃａ、Ｃｂが変化する。
【００３６】ここで、コンデンサ２ａ、２ｂの初期ギャ
ップをｄａ、ｄｂ、電極２２、２３の面積をＳ、圧力Ｐ
によるギャップの変化量をＸとすると、コンデンサ２
ａ、２ｂの静電容量Ｃａ、Ｃｂは
ップをｄａ、ｄｂ、電極２２、２３の面積をＳ、圧力Ｐ
によるギャップの変化量をＸとすると、コンデンサ２
ａ、２ｂの静電容量Ｃａ、Ｃｂは
【数２】 となる。
【００３７】このように静電容量Ｃａ、Ｃｂが変化した
ら、次に積分回路３で、ＣＲＥＳ及びφ１からφ４のタ
イミングで出力ホールド用コンデンサ３１、３４の電荷
の充放電を行う。
ら、次に積分回路３で、ＣＲＥＳ及びφ１からφ４のタ
イミングで出力ホールド用コンデンサ３１、３４の電荷
の充放電を行う。
【００３８】まず、ＣＲＥＳのタイミングでは、スイッ
チＳ３、Ｓ５、Ｓ１１、Ｓ１３がＯＮされ、その他のス
イッチがＯＦＦされるので、積分回路３は図４（ａ）に
示す回路となり、コンデンサ３３、３６は接地されるの
で放電する。また、コンデンサ２ａ、２ｂは残差電圧Ｖ
ｈによって充電される。
チＳ３、Ｓ５、Ｓ１１、Ｓ１３がＯＮされ、その他のス
イッチがＯＦＦされるので、積分回路３は図４（ａ）に
示す回路となり、コンデンサ３３、３６は接地されるの
で放電する。また、コンデンサ２ａ、２ｂは残差電圧Ｖ
ｈによって充電される。
【００３９】次に、φ１のタイミングではスイッチＳ
１、Ｓ９がＯＮされ、その他のスイッチがＯＦＦされる
ので、積分回路３は図４（ｂ）に示す回路となり、タイ
ミングφ１では電圧Ｖｒによって、コンデンサ２ａ、２
ｂに Ｑｒ＝（Ｃａ＋Ｃｂ）・Ｖｒ （２） の電荷が蓄えられる。
１、Ｓ９がＯＮされ、その他のスイッチがＯＦＦされる
ので、積分回路３は図４（ｂ）に示す回路となり、タイ
ミングφ１では電圧Ｖｒによって、コンデンサ２ａ、２
ｂに Ｑｒ＝（Ｃａ＋Ｃｂ）・Ｖｒ （２） の電荷が蓄えられる。
【００４０】そして、次のφ２のタイミングではスイッ
チＳ４、Ｓ６、Ｓ８、Ｓ１２、Ｓ１５がＯＮされ、その
他のスイッチがＯＦＦされるので、積分回路３は図４
（ｃ）に示す回路となり、コンデンサ２ａ、２ｂに蓄え
られた電荷Ｑｒは演算増幅器３２によって増幅され、出
力ホールド用コンデンサ３１に
チＳ４、Ｓ６、Ｓ８、Ｓ１２、Ｓ１５がＯＮされ、その
他のスイッチがＯＦＦされるので、積分回路３は図４
（ｃ）に示す回路となり、コンデンサ２ａ、２ｂに蓄え
られた電荷Ｑｒは演算増幅器３２によって増幅され、出
力ホールド用コンデンサ３１に
【数３】 の電荷Ｑ０が蓄えられる。そして、積分回路３の第１の
充電手段３ａの出力電圧Ｖ０は
充電手段３ａの出力電圧Ｖ０は
【数４】 となる。
【００４１】次に、φ３のタイミングではスイッチＳ
４、Ｓ７、Ｓ１０、Ｓ１５がＯＮされ、その他のスイッ
チがＯＦＦされるので、積分回路３は図４（ｄ）に示す
回路となり、電圧Ｖｃによってコンデンサ２ａに電荷 Ｑａ１＝Ｃａ・Ｖｃ の電荷が蓄えられ、コンデンサ２ｂに電荷 Ｑｂ１＝Ｃｂ・０＝０ の電荷が蓄えられる。
４、Ｓ７、Ｓ１０、Ｓ１５がＯＮされ、その他のスイッ
チがＯＦＦされるので、積分回路３は図４（ｄ）に示す
回路となり、電圧Ｖｃによってコンデンサ２ａに電荷 Ｑａ１＝Ｃａ・Ｖｃ の電荷が蓄えられ、コンデンサ２ｂに電荷 Ｑｂ１＝Ｃｂ・０＝０ の電荷が蓄えられる。
【００４２】そして、φ４のタイミングでスイッチＳ
２、Ｓ７、Ｓ１２、Ｓ１４、Ｓ１６がＯＮされ、その他
のスイッチがＯＦＦされるので、積分回路３は図４
（ｅ）に示す回路となり、電圧Ｖｃによってコンデンサ
２ａに電荷 Ｑａ２＝Ｃａ・０＝０ の電荷が蓄えられ、コンデンサ２ｂに電荷 Ｑｂ２＝Ｃｂ・Ｖｃ の電荷が蓄えられ、これによって積分回路３の第２の充
電手段３ｂの出力電圧Ｖ １は
２、Ｓ７、Ｓ１２、Ｓ１４、Ｓ１６がＯＮされ、その他
のスイッチがＯＦＦされるので、積分回路３は図４
（ｅ）に示す回路となり、電圧Ｖｃによってコンデンサ
２ａに電荷 Ｑａ２＝Ｃａ・０＝０ の電荷が蓄えられ、コンデンサ２ｂに電荷 Ｑｂ２＝Ｃｂ・Ｖｃ の電荷が蓄えられ、これによって積分回路３の第２の充
電手段３ｂの出力電圧Ｖ １は
【数５】 となり、出力ホールド用コンデンサ３４に、
【数６】 となる電荷Ｑ１が蓄えられる。
【００４３】ここで、ＣＲＥＳ及びφ１からφ４のタイ
ミングにおける第１及び第２の充電手段３ａ、３ｂの出
力電圧の変化を図５に示す。図５に示すように、まずφ
１のタイミングではコンデンサ２ａ、２ｂに電荷を蓄え
ているので第１及び第２の充電手段３ａ、３ｂから電圧
は出力されない。そして、φ２のタイミングになるとφ
１の間にコンデンサ２ａ、２ｂに蓄えられていた電荷が
演算増幅器３２によって増幅され、出力ホールド用コン
デンサ３１に式（３）に示す電荷Ｑ０が蓄えられ、それ
によって式（４）に示す出力電圧Ｖ０が第１の充電手段
３ａから出力される。図５では、出力電圧Ｖ０を点線で
示している。
ミングにおける第１及び第２の充電手段３ａ、３ｂの出
力電圧の変化を図５に示す。図５に示すように、まずφ
１のタイミングではコンデンサ２ａ、２ｂに電荷を蓄え
ているので第１及び第２の充電手段３ａ、３ｂから電圧
は出力されない。そして、φ２のタイミングになるとφ
１の間にコンデンサ２ａ、２ｂに蓄えられていた電荷が
演算増幅器３２によって増幅され、出力ホールド用コン
デンサ３１に式（３）に示す電荷Ｑ０が蓄えられ、それ
によって式（４）に示す出力電圧Ｖ０が第１の充電手段
３ａから出力される。図５では、出力電圧Ｖ０を点線で
示している。
【００４４】そして、φ３のタイミングになると、第１
の充電手段３ａからは引き続き電圧Ｖ０が出力され続
け、一方第２の充電手段３ｂではコンデンサ２ａ、２ｂ
に電荷が蓄えられているので、電圧は出力されない。
の充電手段３ａからは引き続き電圧Ｖ０が出力され続
け、一方第２の充電手段３ｂではコンデンサ２ａ、２ｂ
に電荷が蓄えられているので、電圧は出力されない。
【００４５】そして、φ４のタイミングになると、出力
ホールド用コンデンサ３４に式（６）に示す電荷Ｑ１が
充電され、これによって第２の充電手段３ｂから電圧Ｖ
１が出力される。図５では、出力電圧Ｖ１を実線で示し
ている。
ホールド用コンデンサ３４に式（６）に示す電荷Ｑ１が
充電され、これによって第２の充電手段３ｂから電圧Ｖ
１が出力される。図５では、出力電圧Ｖ１を実線で示し
ている。
【００４６】そして、φ３とφ４のタイミングは第２の
充電手段３ｂの出力電圧が第１の充電手段３ａの出力電
圧Ｖ０に上がるまで繰り返され、φ３のタイミングでは
コンデンサ２ａ、２ｂに電荷が蓄えられるので出力電圧
は変化せず、φ４のタイミングでは出力ホールド用コン
デンサ３４に電荷Ｑ１が充電され、これによって第２の
充電手段３ｂの出力電圧がＶ１だけ上昇する。
充電手段３ｂの出力電圧が第１の充電手段３ａの出力電
圧Ｖ０に上がるまで繰り返され、φ３のタイミングでは
コンデンサ２ａ、２ｂに電荷が蓄えられるので出力電圧
は変化せず、φ４のタイミングでは出力ホールド用コン
デンサ３４に電荷Ｑ１が充電され、これによって第２の
充電手段３ｂの出力電圧がＶ１だけ上昇する。
【００４７】そして、電圧Ｖ１の階段状波形が電圧Ｖ０
まで上昇したか否かの比較は、コンパレータ回路４によ
って行われ、電圧Ｖ１の階段状波形が電圧Ｖ０を越える
とＣＲＥＳのタイミングに移行し、第１及び第２の充電
手段３ａ、３ｂはリセットされてコンデンサ３１、３４
に蓄えられていた電荷は放電される。
まで上昇したか否かの比較は、コンパレータ回路４によ
って行われ、電圧Ｖ１の階段状波形が電圧Ｖ０を越える
とＣＲＥＳのタイミングに移行し、第１及び第２の充電
手段３ａ、３ｂはリセットされてコンデンサ３１、３４
に蓄えられていた電荷は放電される。
【００４８】上述したようなタイミングで積分回路３か
ら電圧Ｖ１、Ｖ０が出力されると、次にコンパレータ回
路４に入力され、コンパレータ回路４の演算増幅器４１
の非反転入力端子に電圧Ｖ０が入力され、反転入力端子
に電圧Ｖ１が入力されて比較される。そして、電圧Ｖ１
が電圧Ｖ０を上回ったところで演算増幅器４１から検出
信号が出力され、この検出信号はインバーター４２で反
転されてＤ型フリップフロップ４３のＤ端子に入力され
る。このＤ型フリップフロップ４３では、クロック発生
器６からのクロックＣＫとＤ端子の入力とにしたがって
出力Ｑ、Ｑ’を出力し、この出力Ｑ、Ｑ’はタイミング
生成回路５と残差電圧生成手段８に入力される。
ら電圧Ｖ１、Ｖ０が出力されると、次にコンパレータ回
路４に入力され、コンパレータ回路４の演算増幅器４１
の非反転入力端子に電圧Ｖ０が入力され、反転入力端子
に電圧Ｖ１が入力されて比較される。そして、電圧Ｖ１
が電圧Ｖ０を上回ったところで演算増幅器４１から検出
信号が出力され、この検出信号はインバーター４２で反
転されてＤ型フリップフロップ４３のＤ端子に入力され
る。このＤ型フリップフロップ４３では、クロック発生
器６からのクロックＣＫとＤ端子の入力とにしたがって
出力Ｑ、Ｑ’を出力し、この出力Ｑ、Ｑ’はタイミング
生成回路５と残差電圧生成手段８に入力される。
【００４９】そして、残差電圧生成手段８に出力Ｑが入
力されると、この出力Ｑのタイミングでサンプリングホ
ールドを行い、残差電圧Ｖｈを生成する。この残差電圧
Ｖｈは、階段状波形である電圧Ｖ１の最上段の電圧と電
圧Ｖ０との差の電圧のことをいい、差動増幅器８１の反
転入力端子に入力された電圧Ｖ０と、非反転入力端子に
入力された電圧Ｖ１とを比較し、出力Ｑのタイミングで
サンプリングホールドすることによって生成される。生
成された残差電圧Ｖｈは積分回路３に入力され、コンデ
ンサ２ａ、２ｂに電荷を充電する。したがって、図５に
示すように、残差電圧が入力された後の工程では、第１
の充電手段３ａから出力される電圧Ｖ０が残差電圧Ｖｈ
の分だけ上昇することになる。
力されると、この出力Ｑのタイミングでサンプリングホ
ールドを行い、残差電圧Ｖｈを生成する。この残差電圧
Ｖｈは、階段状波形である電圧Ｖ１の最上段の電圧と電
圧Ｖ０との差の電圧のことをいい、差動増幅器８１の反
転入力端子に入力された電圧Ｖ０と、非反転入力端子に
入力された電圧Ｖ１とを比較し、出力Ｑのタイミングで
サンプリングホールドすることによって生成される。生
成された残差電圧Ｖｈは積分回路３に入力され、コンデ
ンサ２ａ、２ｂに電荷を充電する。したがって、図５に
示すように、残差電圧が入力された後の工程では、第１
の充電手段３ａから出力される電圧Ｖ０が残差電圧Ｖｈ
の分だけ上昇することになる。
【００５０】このように、残差電圧Ｖｈを第１の充電手
段３ａの出力電圧Ｖ０に加算することによって、次の工
程において高い精度で第１の充電手段３ａと第２の充電
手段３ｂの出力電圧を比較することができるようにな
る。
段３ａの出力電圧Ｖ０に加算することによって、次の工
程において高い精度で第１の充電手段３ａと第２の充電
手段３ｂの出力電圧を比較することができるようにな
る。
【００５１】また、タイミング生成回路５では、この出
力Ｑ、Ｑ’と、クロック発生器６からのクロックＣＫ
と、そのクロックＣＫの反転信号であるクロックＣＫＮ
とに基づいて、図１に示す回路によって、ＣＲＥＳ、φ
１、φ２、φ３、φ４の５つのタイミングを生成する。
このタイミング生成回路５によって生成される５つのタ
イミングのタイミングチャートを図３に示す。
力Ｑ、Ｑ’と、クロック発生器６からのクロックＣＫ
と、そのクロックＣＫの反転信号であるクロックＣＫＮ
とに基づいて、図１に示す回路によって、ＣＲＥＳ、φ
１、φ２、φ３、φ４の５つのタイミングを生成する。
このタイミング生成回路５によって生成される５つのタ
イミングのタイミングチャートを図３に示す。
【００５２】そして、タイミング生成回路５で生成され
た５つのタイミングは積分回路３のスイッチＳ１、Ｓ
２、・・・、Ｓ１６を制御するための信号として積分回
路３に入力されるとともに、φ２のタイミング信号は算
出手段７に入力される。
た５つのタイミングは積分回路３のスイッチＳ１、Ｓ
２、・・・、Ｓ１６を制御するための信号として積分回
路３に入力されるとともに、φ２のタイミング信号は算
出手段７に入力される。
【００５３】そして、算出手段７では、φ２のタイミン
グ信号とクロック発生器６からのクロックＣＫとに基づ
いて、測定対象としている物理量、ここでは圧力を算出
する。
グ信号とクロック発生器６からのクロックＣＫとに基づ
いて、測定対象としている物理量、ここでは圧力を算出
する。
【００５４】ここで、この算出手段７における物理量の
算出方法を説明する。
算出方法を説明する。
【００５５】まず、ダイヤフラム２１に被測定圧力Ｐが
加わり、ダイヤフラム２１が変化したときのギャップの
変化量をＸとすると、コンデンサ２ａ、２ｂの静電容量
Ｃａ、Ｃｂは
加わり、ダイヤフラム２１が変化したときのギャップの
変化量をＸとすると、コンデンサ２ａ、２ｂの静電容量
Ｃａ、Ｃｂは
【数７】 と表すことができる。
【００５６】ここで、この静電容量Ｃａ、Ｃｂを
【数８】 に代入すると、
【数９】 となる（ただし、ｄａ＝ｄｂ）。ここで、ｄａ＋ｄｂは
定数となり、さらにギャップの変化量Ｘはダイヤフラム
２１にかかる圧力Ｐに比例して変化するので、式（８）
は
定数となり、さらにギャップの変化量Ｘはダイヤフラム
２１にかかる圧力Ｐに比例して変化するので、式（８）
は
【数１０】 と書き換えることができる。
【００５７】ところで、積分回路３は電荷平衡型回路と
なるので、静電容量がＣａ−Ｃｂとなるときのコンデン
サ２ａ、２ｂに電圧Ｖｃで蓄えられた電荷量Ｑｃは、静
電容量がＣａ＋Ｃｂとなるコンデンサ２ａ、２ｂに電圧
Ｖｒで蓄えられた電荷量Ｑｒの整数倍となる。
なるので、静電容量がＣａ−Ｃｂとなるときのコンデン
サ２ａ、２ｂに電圧Ｖｃで蓄えられた電荷量Ｑｃは、静
電容量がＣａ＋Ｃｂとなるコンデンサ２ａ、２ｂに電圧
Ｖｒで蓄えられた電荷量Ｑｒの整数倍となる。
【００５８】したがって Ｑｒ・ｍ＝Ｑｃ・ｎ （ｍ、ｎは整数） （１０） の関係が成り立つ。例えば、図５に示す階段波形では、
５段の上り階段の波形となっているので、Ｖ０＝５・Ｖ
１の関係が成り立ち、電荷も同様にＱｒ＝５・Ｑｃの関
係が成り立つ。
５段の上り階段の波形となっているので、Ｖ０＝５・Ｖ
１の関係が成り立ち、電荷も同様にＱｒ＝５・Ｑｃの関
係が成り立つ。
【００５９】ここで、電荷量Ｑｒ、Ｑｃはそれぞれ Ｑｒ＝Ｖｒ・（Ｃａ＋Ｃｂ） （１１） Ｑｃ＝Ｖｃ・（Ｃａ−Ｃｂ） （１２） となるので、式（１０）、（１１）、（１２）とから
【数１１】 となる。したがって、式（９）と式（１３）とから
【数１２】 とまとめることができる。ここで、ＶｒとＶｃはそれぞ
れ一定の電圧であり、ｎはＱｃ＝（Ｃａ−Ｃｂ）・Ｖｃ
の電荷量が蓄えられる回数なので、クロックＣＫのパル
ス数と同じになり、ｍはＱｒ＝（Ｃａ＋Ｃｂ）・Ｖｒの
電荷量が蓄えられる回数なので、φ２のタイミング信号
の数と同じになる。すなわち、２進カウンタ７１で予め
計数するクロックＣＫの数を設定しておくと、そのクロ
ック数がｎとなり、このクロック数ｎで設定される時間
内にタイミング生成回路５から出力されるφ２のタイミ
ング信号をアップカウンタ７２で計数し、この数がｍと
なる。
れ一定の電圧であり、ｎはＱｃ＝（Ｃａ−Ｃｂ）・Ｖｃ
の電荷量が蓄えられる回数なので、クロックＣＫのパル
ス数と同じになり、ｍはＱｒ＝（Ｃａ＋Ｃｂ）・Ｖｒの
電荷量が蓄えられる回数なので、φ２のタイミング信号
の数と同じになる。すなわち、２進カウンタ７１で予め
計数するクロックＣＫの数を設定しておくと、そのクロ
ック数がｎとなり、このクロック数ｎで設定される時間
内にタイミング生成回路５から出力されるφ２のタイミ
ング信号をアップカウンタ７２で計数し、この数がｍと
なる。
【００６０】従って、式（１４）に定数であるＶｒ、Ｖ
ｃを入力するとともに、クロック数ｎを設定して入力し
ておけば、アップカウンタ７２で計数したφ２のタイミ
ング信号の数ｍから圧力Ｐをデジタル値として出力する
ことができる。
ｃを入力するとともに、クロック数ｎを設定して入力し
ておけば、アップカウンタ７２で計数したφ２のタイミ
ング信号の数ｍから圧力Ｐをデジタル値として出力する
ことができる。
【００６１】例えば、５ｍｍＨ２Ｏの圧力がダイヤフラ
ム２１にかかったときに、コンデンサ２ａの静電容量Ｃ
ａが１１ｐＦ、コンデンサ２ｂの静電容量Ｃｂが９ｐＦ
となった場合に、Ｖｒ＝１．５Ｖ、Ｖｃ＝３Ｖ、Ｃｆ１
＝Ｃｆ２＝１０ｐＦとすると、図５に示すＶ０、Ｖ１は
ム２１にかかったときに、コンデンサ２ａの静電容量Ｃ
ａが１１ｐＦ、コンデンサ２ｂの静電容量Ｃｂが９ｐＦ
となった場合に、Ｖｒ＝１．５Ｖ、Ｖｃ＝３Ｖ、Ｃｆ１
＝Ｃｆ２＝１０ｐＦとすると、図５に示すＶ０、Ｖ１は
【数１３】 と計算することができる。これにより、３Ｖ／０．６Ｖ
＝５となることから、積分回路３の出力電圧の波形は図
５に示すような５段の階段波形になることが分かる。そ
して、５段の階段波形では７クロックが１周期となるの
で、５周期を計数できるように２進カウンタ７１を３５
クロック計数するように設定すると、図６に示すような
クロックＣＫと階段波形との関係になる。
＝５となることから、積分回路３の出力電圧の波形は図
５に示すような５段の階段波形になることが分かる。そ
して、５段の階段波形では７クロックが１周期となるの
で、５周期を計数できるように２進カウンタ７１を３５
クロック計数するように設定すると、図６に示すような
クロックＣＫと階段波形との関係になる。
【００６２】そして、式（１４）に、この関係を入力す
ると、αは実験等で予め求められている値なので、ここ
ではα＝０．０１４３を用いて
ると、αは実験等で予め求められている値なので、ここ
ではα＝０．０１４３を用いて
【数１４】 と求めることができる。すなわち、φ２のタイミング信
号の数（階段波形の数）が圧力値５ｍｍＨ２Ｏに対応し
ている。
号の数（階段波形の数）が圧力値５ｍｍＨ２Ｏに対応し
ている。
【００６３】したがって、２進カウンタ７１で３０クロ
ックを計数する間に、出力されるφ２のタイミング信号
の数をアップカウンタ７２で計数して出力することによ
って、測定対象の圧力値をデジタル値として出力するこ
とができる。
ックを計数する間に、出力されるφ２のタイミング信号
の数をアップカウンタ７２で計数して出力することによ
って、測定対象の圧力値をデジタル値として出力するこ
とができる。
【００６４】このように、第１の実施形態の静電容量型
センサによれば、物理量の変化によるコンデンサ２ａ、
２ｂの静電容量の変化をデジタル値として出力すること
ができる。
センサによれば、物理量の変化によるコンデンサ２ａ、
２ｂの静電容量の変化をデジタル値として出力すること
ができる。
【００６５】さらに、第１の実施形態の静電容量型セン
サによれば、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）の比を利
用して物理量を算出するので、直線補正や温度補正など
を行うことなく、正確な測定結果を出力することができ
る。
サによれば、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）の比を利
用して物理量を算出するので、直線補正や温度補正など
を行うことなく、正確な測定結果を出力することができ
る。
【００６６】また、コンデンサ２ａ、２ｂが差動構造で
あるため、計算式の分子をＣａ−Ｃｂとすることによっ
て、コンデンサ２ａ、２ｂの容量変化を大きくすること
ができる。すなわち、差動構造であるためにコンデンサ
２ａの静電容量がＣａ’＝Ｃａ＋αと変化したときに
は、コンデンサ２ｂの静電容量はＣｂ’＝Ｃｂ−αと変
化する。したがって、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）
の式にＣａ’、Ｃｂ’を代入すると （Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）＝２α／（Ｃａ＋Ｃ
ｂ） となり、静電容量の変化αを２倍に大きくすることがで
きる。したがって、第１の実施形態の静電容量型センサ
では測定精度をより高くすることができる。
あるため、計算式の分子をＣａ−Ｃｂとすることによっ
て、コンデンサ２ａ、２ｂの容量変化を大きくすること
ができる。すなわち、差動構造であるためにコンデンサ
２ａの静電容量がＣａ’＝Ｃａ＋αと変化したときに
は、コンデンサ２ｂの静電容量はＣｂ’＝Ｃｂ−αと変
化する。したがって、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）
の式にＣａ’、Ｃｂ’を代入すると （Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）＝２α／（Ｃａ＋Ｃ
ｂ） となり、静電容量の変化αを２倍に大きくすることがで
きる。したがって、第１の実施形態の静電容量型センサ
では測定精度をより高くすることができる。
【００６７】さらに、第１の実施形態の静電容量型セン
サでは静電容量の変化を電荷に変化させるためにＶｒ、
Ｖｃを利用しているが、Ｖｒを大きくし、Ｖｃを小さく
することによって容量変化に対する出力されるパルス数
を多くできるので、さらに測定精度を高くすることがで
きる。
サでは静電容量の変化を電荷に変化させるためにＶｒ、
Ｖｃを利用しているが、Ｖｒを大きくし、Ｖｃを小さく
することによって容量変化に対する出力されるパルス数
を多くできるので、さらに測定精度を高くすることがで
きる。
【００６８】また、ＶｒとＶｃは、電源電圧Ｖｃｃを抵
抗で分割することによって生成されている。したがっ
て、 Ｖｃ＝Ｖｃｃ・（Ｒ１／Ｒ２） Ｖｒ＝Ｖｃｃ・（Ｒ３／Ｒ４） と表すことができ、これらを式（１４）のＶｒ、Ｖｃに
代入すると、 α・Ｐ・（Ｖｃ／Ｖｒ）＝ｍ／ｎ α・Ｐ・｛Ｖｃｃ・（Ｒ１／Ｒ２）｝／｛Ｖｃｃ・（Ｒ
３／Ｒ４）｝＝ｍ／ｎ α・Ｐ・（Ｒ１・Ｒ４）／（Ｒ２・Ｒ３）＝ｍ／ｎ となる。
抗で分割することによって生成されている。したがっ
て、 Ｖｃ＝Ｖｃｃ・（Ｒ１／Ｒ２） Ｖｒ＝Ｖｃｃ・（Ｒ３／Ｒ４） と表すことができ、これらを式（１４）のＶｒ、Ｖｃに
代入すると、 α・Ｐ・（Ｖｃ／Ｖｒ）＝ｍ／ｎ α・Ｐ・｛Ｖｃｃ・（Ｒ１／Ｒ２）｝／｛Ｖｃｃ・（Ｒ
３／Ｒ４）｝＝ｍ／ｎ α・Ｐ・（Ｒ１・Ｒ４）／（Ｒ２・Ｒ３）＝ｍ／ｎ となる。
【００６９】このように、式（１４）において電源電圧
Ｖｃｃは相殺されて消えてしまうので、第１の実施形態
の静電容量型センサでは、電源電圧Ｖｃｃを変更しても
出力のパルス特性に影響しないようにすることができ
る。
Ｖｃｃは相殺されて消えてしまうので、第１の実施形態
の静電容量型センサでは、電源電圧Ｖｃｃを変更しても
出力のパルス特性に影響しないようにすることができ
る。
【００７０】次に、第２の実施形態の静電容量型センサ
の構成を図７に基づいて説明する。
の構成を図７に基づいて説明する。
【００７１】図７に示すように、第２の実施形態の静電
容量型センサ９１は、第１の実施形態における積分回路
３とコンパレータ回路４との間にサンプリングホールド
回路９２、９３を接続した点が第１の実施形態と異なっ
ている。
容量型センサ９１は、第１の実施形態における積分回路
３とコンパレータ回路４との間にサンプリングホールド
回路９２、９３を接続した点が第１の実施形態と異なっ
ている。
【００７２】第１の実施形態の静電容量型センサでは、
積分回路３の出力電圧の波形に図８に示すようなひげ状
のノイズが発生する場合があり、このノイズによってコ
ンパレータ回路４で誤動作が発生していた。
積分回路３の出力電圧の波形に図８に示すようなひげ状
のノイズが発生する場合があり、このノイズによってコ
ンパレータ回路４で誤動作が発生していた。
【００７３】そこで、第２の実施形態の静電容量型セン
サ９１では、積分回路３とコンパレータ回路４との間に
サンプリングホールド回路９２、９３を接続してひげ状
のノイズをカットしている。このひげ状のノイズは図９
に示すように積分回路３の出力波形の立ち上がりと立ち
下がりに発生するので、サンプリングホールド回路９
２、９３では、出力波形の立ち上がりと立ち下がりから
一定時間ｔだけ遅延させたタイミングで、タイミングパ
ルスＰを発生してサンプリングホールドしている。
サ９１では、積分回路３とコンパレータ回路４との間に
サンプリングホールド回路９２、９３を接続してひげ状
のノイズをカットしている。このひげ状のノイズは図９
に示すように積分回路３の出力波形の立ち上がりと立ち
下がりに発生するので、サンプリングホールド回路９
２、９３では、出力波形の立ち上がりと立ち下がりから
一定時間ｔだけ遅延させたタイミングで、タイミングパ
ルスＰを発生してサンプリングホールドしている。
【００７４】これによって、積分回路３の出力波形は図
１０に示すようにひげ状のノイズがカットされた波形と
なり、コンパレータ回路４の誤動作を防ぐことができ
る。
１０に示すようにひげ状のノイズがカットされた波形と
なり、コンパレータ回路４の誤動作を防ぐことができ
る。
【００７５】次に、第３の実施形態の静電容量型センサ
の構成を図１１に基づいて説明する。
の構成を図１１に基づいて説明する。
【００７６】図１１に示すように、第３の実施形態の静
電容量型センサ１１０１は、第１の実施形態の静電容量
型センサ１にカウンター１１０２とラッチ部１１０３と
Ａ／Ｄ変換部１１０４とを接続することによって第１の
実施形態の静電容量型センサ１のデジタル出力をアナロ
グ出力に変換して出力するものである。
電容量型センサ１１０１は、第１の実施形態の静電容量
型センサ１にカウンター１１０２とラッチ部１１０３と
Ａ／Ｄ変換部１１０４とを接続することによって第１の
実施形態の静電容量型センサ１のデジタル出力をアナロ
グ出力に変換して出力するものである。
【００７７】ここで、カウンター１１０２はタイミング
生成回路５によって出力されたφ２のパルスがＣＬＫ端
子に入力され、このパルスをバイナリのデータに変換し
てＱ出力とする。例えば３パルス入力されるとＱ０（１
の重みを持つ）とＱ１（２の重みを持つ）のビットが出
力されることになる。また、カウンター１１０２のＣＬ
端子は図１では図示していなかった初期リセット信号に
接続されており、この初期リセット信号がＣＬ端子に入
力されるとカウンター１１０２はクリアされる。
生成回路５によって出力されたφ２のパルスがＣＬＫ端
子に入力され、このパルスをバイナリのデータに変換し
てＱ出力とする。例えば３パルス入力されるとＱ０（１
の重みを持つ）とＱ１（２の重みを持つ）のビットが出
力されることになる。また、カウンター１１０２のＣＬ
端子は図１では図示していなかった初期リセット信号に
接続されており、この初期リセット信号がＣＬ端子に入
力されるとカウンター１１０２はクリアされる。
【００７８】ラッチ部１１０３は、カウンター１１０２
からのＱ出力が各Ｄ端子に入力され、ＬＴ端子に入力さ
れた２進カウンタ７１の出力によって各データを保持し
てＡ／Ｄ変換部１１０４に出力する。また、ラッチ部１
１０３のＣＬ１端子は電源投入時の保持信号のクリア端
子であり、図１では図示していなかったＳＴＡＲＴ信号
が入力される。
からのＱ出力が各Ｄ端子に入力され、ＬＴ端子に入力さ
れた２進カウンタ７１の出力によって各データを保持し
てＡ／Ｄ変換部１１０４に出力する。また、ラッチ部１
１０３のＣＬ１端子は電源投入時の保持信号のクリア端
子であり、図１では図示していなかったＳＴＡＲＴ信号
が入力される。
【００７９】このように構成された本実施形態の静電容
量型センサ１１０１では、初期リセット信号がカウンタ
ー１１０２のＣＬ端子に入力されると、カウンター１１
０２はクリアされ、ＣＬＫ端子に入力されるタイミング
生成回路５からのφ２のパルスをバイナリのデータ（Ｑ
出力）に変換する。
量型センサ１１０１では、初期リセット信号がカウンタ
ー１１０２のＣＬ端子に入力されると、カウンター１１
０２はクリアされ、ＣＬＫ端子に入力されるタイミング
生成回路５からのφ２のパルスをバイナリのデータ（Ｑ
出力）に変換する。
【００８０】このＱ出力はラッチ部１１０３の各Ｄ端子
に入力され、ラッチ部１１０３ではＬＴ端子に入力され
た２進カウンタ７１の出力によってラッチし、Ｑ０から
Ｑ７をＡ／Ｄ変換部１１０４に出力する。
に入力され、ラッチ部１１０３ではＬＴ端子に入力され
た２進カウンタ７１の出力によってラッチし、Ｑ０から
Ｑ７をＡ／Ｄ変換部１１０４に出力する。
【００８１】ここで、Ａ／Ｄ変換部１１０４では、
【数１５】 に基づいてデジタル出力をアナログ出力に変換する。こ
の式（１５）において、ＶＯはアナログ出力、ＶＲはデ
ジタル出力の１の状態での電圧、
の式（１５）において、ＶＯはアナログ出力、ＶＲはデ
ジタル出力の１の状態での電圧、
【数１６】 はデジタル出力が１となったところのＡの重みの逆数を
加算したものである。
加算したものである。
【００８２】例えば、１ｍｍＨ２Ｏで１パルス出力され
るように設定されている場合に５ｍｍＨ２Ｏの圧力がか
かると５パルス出力されるので、式（１５）ではデジタ
ル出力１のときの電圧を３Ｖとすると、
るように設定されている場合に５ｍｍＨ２Ｏの圧力がか
かると５パルス出力されるので、式（１５）ではデジタ
ル出力１のときの電圧を３Ｖとすると、
【数１７】 となり、３９ｍＶのアナログ出力が得られる。
【００８３】このように、本実施形態の静電容量型セン
サによれば、デジタル出力をアナログ出力に変更するこ
とができるので、アナログ出力を必要とするシステムに
も使用用途を広げることができるようになる。また、ノ
イズ等の影響が少なく高精度のアナログ電圧を得ること
ができる。
サによれば、デジタル出力をアナログ出力に変更するこ
とができるので、アナログ出力を必要とするシステムに
も使用用途を広げることができるようになる。また、ノ
イズ等の影響が少なく高精度のアナログ電圧を得ること
ができる。
【００８４】さらに、図１２に示すように、第１の実施
形態のアップカウンタ７１を図１１のカウンター１１０
２の代わりとして利用することによって、図１１で示し
た静電容量型センサと同様にデジタル出力をアナログ出
力に変換することができる。
形態のアップカウンタ７１を図１１のカウンター１１０
２の代わりとして利用することによって、図１１で示し
た静電容量型センサと同様にデジタル出力をアナログ出
力に変換することができる。
【００８５】
【発明の効果】以上説明したように、本発明の静電容量
型センサによれば、物理量の変化を静電容量の変化とし
て検出し、直線補正などをすることなくデジタル出力を
得ることができる。
型センサによれば、物理量の変化を静電容量の変化とし
て検出し、直線補正などをすることなくデジタル出力を
得ることができる。
【図１】本発明による静電容量型センサの第１の実施形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】図１に示す検出部２の構成を説明するための断
面図である。
面図である。
【図３】図１に示すタイミング生成回路５で生成される
タイミング信号を説明するためのタイミングチャートで
ある。
タイミング信号を説明するためのタイミングチャートで
ある。
【図４】図１に示す積分回路３の各タイミングにおける
構成を説明するための回路図である。
構成を説明するための回路図である。
【図５】図１に示す積分回路３によって出力される階段
波形の一例を示す図である。
波形の一例を示す図である。
【図６】図１に示す算出手段７における出力信号の一例
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図７】本発明による静電容量型センサの第２の実施形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図８】図７に示す積分回路３の出力波形を示す図面で
ある。
ある。
【図９】図７に示すサンプリングホールド回路９２、９
３によるサンプリングホールドを説明するための図面で
ある。
３によるサンプリングホールドを説明するための図面で
ある。
【図１０】サンプリングホールド回路９２、９３を接続
した後の積分回路３の出力波形を示す図面である。
した後の積分回路３の出力波形を示す図面である。
【図１１】本発明による静電容量型センサの第３の実施
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図１２】本発明による静電容量型センサの第３の実施
形態の変形例の構成を示すブロック図である。
形態の変形例の構成を示すブロック図である。
【図１３】従来の容量センサ装置の構成を説明するため
の回路図である。
の回路図である。
１、９１、１１０１、１１０５ 静電容量型センサ ２ 検出部 ２ａ、２ｂ、３３、３６ コンデンサ ３ 積分回路 ３ａ 第１の充電手段 ３ｂ 第２の充電手段 ４ コンパレータ回路 ５ タイミング生成回路 ６ クロック発生器 ７ 算出手段 ８ 残差電圧生成手段 ２１ ダイヤフラム ２２、２３ 電極 ３１、３４ 出力ホールド用コンデンサ ３２、３５、４１ 演算増幅器 Ｓ１、Ｓ２、・・・、Ｓ１６ スイッチ ４２ インバータ ４３ Ｄ型フリップフロップ ７１ ２進カウンタ ７２ アップカウンタ ８１ 差動増幅器 ８２、９２、９３ サンプリングホールド回路 １１０２ カウンタ １１０３、１１０６ ラッチ部 １１０４、１１０７ Ａ／Ｄ変換部
Claims (7)
- 【請求項１】 物理量の変化を静電容量の変化として検
出する第１コンデンサと、 この第１コンデンサと差動コンデンサとなる第２コンデ
ンサと、 この第２コンデンサに蓄えられた電荷と前記第１コンデ
ンサに蓄えられた電荷との和となる電荷量を第３コンデ
ンサに充電する第１の充電手段と、 前記第１コンデンサに蓄えられた電荷と前記第２コンデ
ンサに蓄えられた電荷との差となる電荷量を第４コンデ
ンサに充電する第２の充電手段と、 この第２の充電手段で充電された前記第４コンデンサの
電荷量が、前記第３コンデンサの電荷量以上になったと
きには検出信号を出力する検出信号出力手段と、 この検出信号出力手段で出力された前記検出信号を一定
時間計数し、この信号数に基づいて前記物理量を算出す
る算出手段とを含むことを特徴とする静電容量型セン
サ。 - 【請求項２】 前記検出信号出力手段によって出力され
た前記検出信号に基づいて、 前記第３コンデンサと前記第４コンデンサとに充電され
ている電荷を放電するリセットタイミングと、 前記第１コンデンサと前記第２コンデンサとを並列に接
続して電荷を充電する第１タイミングと、 この第１タイミングで充電された電荷量を前記第３コン
デンサに充電する第２タイミングと、 前記第１コンデンサと前記第２コンデンサとを直列に接
続して電荷を充電する第３タイミングと、 この第３タイミングで充電された電荷量を前記第４コン
デンサに充電する第４タイミングとを生成するタイミン
グ生成手段をさらに含むことを特徴とする請求項１に記
載の静電容量型センサ。 - 【請求項３】 前記検出信号出力手段で前記検出信号が
出力されたときには、前記第１の充電手段の出力電圧と
前記第２の充電手段の出力電圧との差の電圧である残差
電圧を生成し、この残差電圧で前記第１コンデンサと前
記第２コンデンサとを充電する残差電圧生成手段をさら
に含むことを特徴とする請求項１または２に記載の静電
容量型センサ。 - 【請求項４】 前記第１の充電手段と前記検出信号出力
手段との間にサンプリングホールド回路が接続され、前
記第２の充電手段と前記検出信号出力手段との間にもサ
ンプリングホールド回路が接続されていることを特徴と
する請求項１、２または３に記載の静電容量型センサ。 - 【請求項５】 前記第１タイミングで充電する電圧と、
前記第３タイミングで充電する電圧とが、電源電圧を抵
抗で分割することによって生成されることを特徴とする
請求項２、３または４に記載の静電容量型センサ。 - 【請求項６】 前記第３タイミングで充電する電圧と、
前記第４タイミングで充電する電圧とをそれぞれ調節可
能にすることを特徴とする請求項２、３、４または５に
記載の静電容量型センサ。 - 【請求項７】 前記算出手段で算出された物理量を、ア
ナログ出力に変換するアナログ変換手段をさらに含むこ
とを特徴とする請求項１から６のいずれか１つに記載の
静電容量型センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021909A JP3802431B2 (ja) | 2001-02-06 | 2002-01-30 | 静電容量型センサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-29621 | 2001-02-06 | ||
| JP2001029621 | 2001-02-06 | ||
| JP2002021909A JP3802431B2 (ja) | 2001-02-06 | 2002-01-30 | 静電容量型センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002310833A true JP2002310833A (ja) | 2002-10-23 |
| JP3802431B2 JP3802431B2 (ja) | 2006-07-26 |
Family
ID=26608990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002021909A Expired - Fee Related JP3802431B2 (ja) | 2001-02-06 | 2002-01-30 | 静電容量型センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3802431B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016511427A (ja) * | 2013-03-14 | 2016-04-14 | ローズマウント インコーポレイテッド | センサ可変励起機能を有するプロセス計測システム |
-
2002
- 2002-01-30 JP JP2002021909A patent/JP3802431B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016511427A (ja) * | 2013-03-14 | 2016-04-14 | ローズマウント インコーポレイテッド | センサ可変励起機能を有するプロセス計測システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3802431B2 (ja) | 2006-07-26 |
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