JPH11136129A - Ｐｗｍ変換回路およびそれを用いたセンサ装置 - Google Patents
Ｐｗｍ変換回路およびそれを用いたセンサ装置Info
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- JPH11136129A JPH11136129A JP9295765A JP29576597A JPH11136129A JP H11136129 A JPH11136129 A JP H11136129A JP 9295765 A JP9295765 A JP 9295765A JP 29576597 A JP29576597 A JP 29576597A JP H11136129 A JPH11136129 A JP H11136129A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
- G01L9/00—Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means
- G01L9/02—Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means by making use of variations in ohmic resistance, e.g. of potentiometers, electric circuits therefor, e.g. bridges, amplifiers or signal conditioning
- G01L9/06—Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means by making use of variations in ohmic resistance, e.g. of potentiometers, electric circuits therefor, e.g. bridges, amplifiers or signal conditioning of piezo-resistive devices
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- H—ELECTRICITY
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- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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Abstract
(57)【要約】
【課題】 集積化に適したＰＷＭ変換回路を提供する。
【解決手段】 クロック信号ＣＬＫを発生するクロック
発生回路２１と、クロック信号ＣＬＫをカウントするカ
ウンタ２２と、カウンタ２２のカウント出力をアナログ
信号に変換するＤ／Ａ変換回路２３と、Ｄ／Ａ変換回路
２３にて変換されたアナログ信号と入力信号Ｖinを比較
してリセット信号を出力するコンパレータ２４と、カウ
ンタ２２のカウント値が最大になる毎にＡＮＤゲート２
６から出力されるセット信号によりセットされコンパレ
ータ２４から出力されるリセット信号によりリセットさ
れて、入力信号Ｖinに応じたデューティ比のＰＷＭ信号
を出力するＲＳフリップフロップ２５を備えている。こ
のＲＳフリップフロップ２５は、クロック信号ＣＬＫと
立ち下がりタイミングが異なるクロック信号ＣＬＫ’に
同期してセット信号、リセット信号によりセット、リセ
ットされる。
発生回路２１と、クロック信号ＣＬＫをカウントするカ
ウンタ２２と、カウンタ２２のカウント出力をアナログ
信号に変換するＤ／Ａ変換回路２３と、Ｄ／Ａ変換回路
２３にて変換されたアナログ信号と入力信号Ｖinを比較
してリセット信号を出力するコンパレータ２４と、カウ
ンタ２２のカウント値が最大になる毎にＡＮＤゲート２
６から出力されるセット信号によりセットされコンパレ
ータ２４から出力されるリセット信号によりリセットさ
れて、入力信号Ｖinに応じたデューティ比のＰＷＭ信号
を出力するＲＳフリップフロップ２５を備えている。こ
のＲＳフリップフロップ２５は、クロック信号ＣＬＫと
立ち下がりタイミングが異なるクロック信号ＣＬＫ’に
同期してセット信号、リセット信号によりセット、リセ
ットされる。
Description
【０００１】
【発明の属する技術分野】本発明は、センサ信号などの
入力信号をＰＷＭ信号に変換して出力するＰＷＭ変換回
路およびそれを用いたセンサ装置に関する。
入力信号をＰＷＭ信号に変換して出力するＰＷＭ変換回
路およびそれを用いたセンサ装置に関する。
【０００２】
【従来の技術】従来、自動車用圧力センサ等の出力は、
アナログ電圧値出力が主流である。しかしながら、セン
サ出力を受ける制御コンピュータ側には、Ａ／Ｄ変換器
を設ける必要があり、増大するセンサ群に対応して、Ａ
／Ｄ変換器のポートを増設するなどの必要がでてきてい
る。
アナログ電圧値出力が主流である。しかしながら、セン
サ出力を受ける制御コンピュータ側には、Ａ／Ｄ変換器
を設ける必要があり、増大するセンサ群に対応して、Ａ
／Ｄ変換器のポートを増設するなどの必要がでてきてい
る。
【０００３】これに対し、Ａ／Ｄ変換器を不要とし一本
の信号線で通信を行う方法として、ＰＷＭ（パルス幅変
調）変換回路を用いたものがある。この場合、図１０に
示すように、センサ回路１の出力をＰＷＭ変換回路２で
ＰＷＭ信号に変換して出力する構成となり、制御コンピ
ュータは、送信された信号のパルス幅をタイマーで計測
するだけでよくなる。
の信号線で通信を行う方法として、ＰＷＭ（パルス幅変
調）変換回路を用いたものがある。この場合、図１０に
示すように、センサ回路１の出力をＰＷＭ変換回路２で
ＰＷＭ信号に変換して出力する構成となり、制御コンピ
ュータは、送信された信号のパルス幅をタイマーで計測
するだけでよくなる。
【０００４】従来のＰＷＭ変換回路の一例を図１１に示
す。このＰＷＭ変換回路は、ヒステリシス・コンパレー
タ２０１、スイッチ素子２０２、コンデンサ２０３、定
電流源２０４、２０５、およびコンパレータ２０６から
構成されている。このような構成において、今、ヒステ
リシス・コンパレータ２０１の出力が、スイッチ素子２
０２を実質的にＯＦＦしたとすると、コンデンサ２０３
は、定電流源２０４からの電流Ｉによって充電されるた
め、ヒステリシス・コンパレータ２０１の入力電位は、
時間に比例して上昇する。
す。このＰＷＭ変換回路は、ヒステリシス・コンパレー
タ２０１、スイッチ素子２０２、コンデンサ２０３、定
電流源２０４、２０５、およびコンパレータ２０６から
構成されている。このような構成において、今、ヒステ
リシス・コンパレータ２０１の出力が、スイッチ素子２
０２を実質的にＯＦＦしたとすると、コンデンサ２０３
は、定電流源２０４からの電流Ｉによって充電されるた
め、ヒステリシス・コンパレータ２０１の入力電位は、
時間に比例して上昇する。
【０００５】そして、ヒステリシス・コンパレータ２０
１の入力電位が設定された電位に達すると、ヒステリシ
ス・コンパレータ２０１の出力は反転し、スイッチ素子
２０２をＯＮにして、定電流源２０５により電流２Ｉが
流れる。このため、コンデンサ２０３は、２Ｉ−Ｉ＝Ｉ
の電流で放電され、時間に比例してヒステリシス・コン
パレータ２０１の入力電位は下降する。これにより、コ
ンパレータ２０６の反転入力端子に三角波信号が入力さ
れる。
１の入力電位が設定された電位に達すると、ヒステリシ
ス・コンパレータ２０１の出力は反転し、スイッチ素子
２０２をＯＮにして、定電流源２０５により電流２Ｉが
流れる。このため、コンデンサ２０３は、２Ｉ−Ｉ＝Ｉ
の電流で放電され、時間に比例してヒステリシス・コン
パレータ２０１の入力電位は下降する。これにより、コ
ンパレータ２０６の反転入力端子に三角波信号が入力さ
れる。
【０００６】また、コンパレータ２０６の非反転入力端
子には、ＰＷＭ変換される入力信号Ｖinが入力される。
コンパレータ２０６は、三角波信号と入力信号Ｖinとを
比較し、入力信号Ｖinに応じたデューティ比のＰＷＭ信
号を出力する。
子には、ＰＷＭ変換される入力信号Ｖinが入力される。
コンパレータ２０６は、三角波信号と入力信号Ｖinとを
比較し、入力信号Ｖinに応じたデューティ比のＰＷＭ信
号を出力する。
【０００７】
【発明が解決しようとする課題】近年、半導体圧力セン
サ等においては、コストダウンのため、部品点数の低減
が進んでおり、歪みゲージ等のセンシング部と信号処理
回路とを一体化した集積化センサになってきている。こ
のため、ＰＷＭ変換回路も１チップ内に集積化すること
が考えられる。
サ等においては、コストダウンのため、部品点数の低減
が進んでおり、歪みゲージ等のセンシング部と信号処理
回路とを一体化した集積化センサになってきている。こ
のため、ＰＷＭ変換回路も１チップ内に集積化すること
が考えられる。
【０００８】そこで、図１１に示すＰＷＭ変換回路の集
積化について検討してみる。コンパレータ等の入力バイ
アス電流でコンデンサ２０３の充放電に影響がないよう
にするためには、通常Ｉ＝１０μＡ以上に設定する必要
がある。時間ΔＴに対する三角波信号の電位変化ΔＶ
は、ΔＶ＝１／Ｃ・Ｉ・ΔＴで表される。なお、Ｃはコ
ンデンサ２０３の容量である。ここで、三角波信号の繰
り返し周波数を５０Ｈｚ、ΔＶを３Ｖとすると、Ｃ＝３
００ｎＦとなる。
積化について検討してみる。コンパレータ等の入力バイ
アス電流でコンデンサ２０３の充放電に影響がないよう
にするためには、通常Ｉ＝１０μＡ以上に設定する必要
がある。時間ΔＴに対する三角波信号の電位変化ΔＶ
は、ΔＶ＝１／Ｃ・Ｉ・ΔＴで表される。なお、Ｃはコ
ンデンサ２０３の容量である。ここで、三角波信号の繰
り返し周波数を５０Ｈｚ、ΔＶを３Ｖとすると、Ｃ＝３
００ｎＦとなる。
【０００９】しかしながら、集積化できる実用的な容量
値は数十ｐＦであるため、容量値がその１０００〜１０
０００倍もあるコンデンサを集積化することは困難であ
る。このため、上記したＰＷＭ変換回路を用いる場合に
は、チップコンデンサ等の部品を用いて、厚膜基板等に
組み付けたハイブリッドＩＣとする必要がある。本発明
は上記問題に鑑みたもので、集積化に適したＰＷＭ変換
回路を提供することを目的とする。
値は数十ｐＦであるため、容量値がその１０００〜１０
０００倍もあるコンデンサを集積化することは困難であ
る。このため、上記したＰＷＭ変換回路を用いる場合に
は、チップコンデンサ等の部品を用いて、厚膜基板等に
組み付けたハイブリッドＩＣとする必要がある。本発明
は上記問題に鑑みたもので、集積化に適したＰＷＭ変換
回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１乃至４に記載のＰＷＭ変換回路において
は、クロック信号を発生するクロック発生回路（２１）
と、クロック発生回路（２１）からのクロック信号をカ
ウントするカウンタ（２２）と、カウンタ（２２）のカ
ウント出力をアナログ信号に変換するＤ／Ａ変換回路
（２３）と、Ｄ／Ａ変換回路（２３）にて変換されたア
ナログ信号とＰＷＭ変換される信号とを比較する比較回
路（２４）と、カウンタ（２２）のカウント出力が変化
するタイミングとずれたラッチ信号により比較回路（２
４）の出力をラッチしてＰＷＭ信号を出力するラッチ回
路（２５）とを備えたことを特徴としている。
め、請求項１乃至４に記載のＰＷＭ変換回路において
は、クロック信号を発生するクロック発生回路（２１）
と、クロック発生回路（２１）からのクロック信号をカ
ウントするカウンタ（２２）と、カウンタ（２２）のカ
ウント出力をアナログ信号に変換するＤ／Ａ変換回路
（２３）と、Ｄ／Ａ変換回路（２３）にて変換されたア
ナログ信号とＰＷＭ変換される信号とを比較する比較回
路（２４）と、カウンタ（２２）のカウント出力が変化
するタイミングとずれたラッチ信号により比較回路（２
４）の出力をラッチしてＰＷＭ信号を出力するラッチ回
路（２５）とを備えたことを特徴としている。
【００１１】このように、クロック発生回路（２１）か
らのクロック信号をカウンタ（２２）にてカウントし、
カウンタ（２２）のカウント出力をＤ／Ａ変換回路（２
３）にてアナログ信号に変換して、ＰＷＭ変換される信
号と比較回路（２４）にて比較することによって、従来
のＰＷＭ変換回路のような大きな容量値のコンデンサが
必要でなく、集積化に適したＰＷＭ変換回路とすること
ができる。
らのクロック信号をカウンタ（２２）にてカウントし、
カウンタ（２２）のカウント出力をＤ／Ａ変換回路（２
３）にてアナログ信号に変換して、ＰＷＭ変換される信
号と比較回路（２４）にて比較することによって、従来
のＰＷＭ変換回路のような大きな容量値のコンデンサが
必要でなく、集積化に適したＰＷＭ変換回路とすること
ができる。
【００１２】この場合、カウンタ（２２）のカウント出
力が変化する期間とタイミングのずれたラッチ信号によ
り比較回路（２４）の出力をラッチ回路（２５）にラッ
チするようにしているから、カウンタ（２２）のカウン
ト出力の切替わり時に、Ｄ／Ａ変換回路（２３）の出力
にグリッジ（スパイク状のノイズ）が現われても、それ
とタイミングをずらして比較回路（２４）の出力をラッ
チすることによって、グリッジに影響されずＰＷＭ変換
を正確に行うことができる。
力が変化する期間とタイミングのずれたラッチ信号によ
り比較回路（２４）の出力をラッチ回路（２５）にラッ
チするようにしているから、カウンタ（２２）のカウン
ト出力の切替わり時に、Ｄ／Ａ変換回路（２３）の出力
にグリッジ（スパイク状のノイズ）が現われても、それ
とタイミングをずらして比較回路（２４）の出力をラッ
チすることによって、グリッジに影響されずＰＷＭ変換
を正確に行うことができる。
【００１３】また、請求項５に記載のセンサ装置におい
ては、請求項１に記載のＰＷＭ変換回路を用い、センサ
回路（１）からのセンサ信号をＰＷＭ信号に変換して出
力することができる。この場合、請求項６に記載のよう
に、センサ回路（１）およびＰＷＭ変換回路の各構成要
素を、集積化した１チップ構成のものとすることができ
る。
ては、請求項１に記載のＰＷＭ変換回路を用い、センサ
回路（１）からのセンサ信号をＰＷＭ信号に変換して出
力することができる。この場合、請求項６に記載のよう
に、センサ回路（１）およびＰＷＭ変換回路の各構成要
素を、集積化した１チップ構成のものとすることができ
る。
【００１４】また、請求項６に記載の発明のように、セ
ンサ回路（１）からのセンサ信号の所望の変化範囲に対
応して、ラッチ回路（２５）から出力されるＰＷＭ信号
を、最低パルス幅と最大パルス幅の間に設定する回路
（２７〜３１）を設けるようにすれば、正常時に必ず所
定のパルス幅を有するＰＷＭ信号が出力されるため、故
障などにより出力信号が一定になる場合と区別すること
ができる。
ンサ回路（１）からのセンサ信号の所望の変化範囲に対
応して、ラッチ回路（２５）から出力されるＰＷＭ信号
を、最低パルス幅と最大パルス幅の間に設定する回路
（２７〜３１）を設けるようにすれば、正常時に必ず所
定のパルス幅を有するＰＷＭ信号が出力されるため、故
障などにより出力信号が一定になる場合と区別すること
ができる。
【００１５】なお、上記各手段に付した括弧内の符号
は、後述する実施形態記載の具体的手段との対応関係を
示すものである。
は、後述する実施形態記載の具体的手段との対応関係を
示すものである。
【００１６】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態を示す
ＰＷＭ変換回路の構成を示す。また、図２に、図１中の
各部の信号波形を示す。この実施形態におけるＰＷＭ変
換回路は、クロック発生回路２１と、カウンタ２２と、
Ｄ／Ａ変換回路（以下、ＤＡＣという）２３と、コンパ
レータ２４と、同期信号入力付きのＳＲフリップフロッ
プ２５と、ＡＮＤゲート２６から構成されている。
について説明する。図１に、本発明の一実施形態を示す
ＰＷＭ変換回路の構成を示す。また、図２に、図１中の
各部の信号波形を示す。この実施形態におけるＰＷＭ変
換回路は、クロック発生回路２１と、カウンタ２２と、
Ｄ／Ａ変換回路（以下、ＤＡＣという）２３と、コンパ
レータ２４と、同期信号入力付きのＳＲフリップフロッ
プ２５と、ＡＮＤゲート２６から構成されている。
【００１７】クロック発生回路２１は、図２に示すよう
に、クロック信号ＣＬＫと、このクロック信号ＣＬＫと
立ち下がりタイミングがずれたクロック信号ＣＬＫ’を
出力する。カウンタ２２は、クロック発生回路２１から
出力されるクロック信号ＣＬＫをカウントし、ＤＡＣ２
３は、カウンタ２２のカウント値を示すディジタル信号
をアナログ信号に変換する。
に、クロック信号ＣＬＫと、このクロック信号ＣＬＫと
立ち下がりタイミングがずれたクロック信号ＣＬＫ’を
出力する。カウンタ２２は、クロック発生回路２１から
出力されるクロック信号ＣＬＫをカウントし、ＤＡＣ２
３は、カウンタ２２のカウント値を示すディジタル信号
をアナログ信号に変換する。
【００１８】従って、カウンタ２２のカウント動作に従
ってＤＡＣ２３からは階段状に変化する階段波電圧が出
力される。コンパレータ２４は、ＤＡＣ２３から出力さ
れる電圧と入力電圧Ｖinとを比較し、ＤＡＣ２３から出
力される電圧が入力電圧Ｖinを超えたときにハイレベル
のリセット信号を出力する。ＡＮＤゲート２６は、１周
期終了検出用デコーダとして機能するもので、カウンタ
２２のカウント値が最大になる毎に、セット信号を出力
する。
ってＤＡＣ２３からは階段状に変化する階段波電圧が出
力される。コンパレータ２４は、ＤＡＣ２３から出力さ
れる電圧と入力電圧Ｖinとを比較し、ＤＡＣ２３から出
力される電圧が入力電圧Ｖinを超えたときにハイレベル
のリセット信号を出力する。ＡＮＤゲート２６は、１周
期終了検出用デコーダとして機能するもので、カウンタ
２２のカウント値が最大になる毎に、セット信号を出力
する。
【００１９】ＳＲフリップフロップ２５は、クロック発
生回路２１からのクロック信号ＣＬＫ’（ラッチ信号）
の立ち下がりタイミングで、セット信号、リセット信号
によって、セット、リセットされるものである。従っ
て、ＳＲフリップフロップ２５は、ＡＮＤゲート２６か
らのセット信号により所定周期毎にセットされ、入力電
圧Ｖinに応じたリセットタイミングでリセットされるた
め、一定周期で入力電圧Ｖinに応じたパルス幅の信号、
すなわち入力電圧Ｖinに応じたデューティ比のＰＷＭ信
号を出力する。
生回路２１からのクロック信号ＣＬＫ’（ラッチ信号）
の立ち下がりタイミングで、セット信号、リセット信号
によって、セット、リセットされるものである。従っ
て、ＳＲフリップフロップ２５は、ＡＮＤゲート２６か
らのセット信号により所定周期毎にセットされ、入力電
圧Ｖinに応じたリセットタイミングでリセットされるた
め、一定周期で入力電圧Ｖinに応じたパルス幅の信号、
すなわち入力電圧Ｖinに応じたデューティ比のＰＷＭ信
号を出力する。
【００２０】次に、図１に示すクロック発生回路２１の
具体的な構成について説明する。クロック発生回路２１
は、図３に示すように、ＲＣ発振器２１１と、３ビット
カウンタ２１２と、クロック信号ＣＬＫ’を発生する回
路２１３から構成されている。ＲＣ発振器２１１は、コ
ンパレータ２１１ａと、抵抗２１１ｂ、２１１ｃ、２１
１ｄと、コンデンサ２１１ｅから構成されており、例え
ば抵抗２１１ｂ、２１１ｃ、２１１ｄをそれぞれ１６ｋ
Ω、４ｋΩ、５５ｋΩとし、コンデンサ２１１ｅを２５
ｐＦ、基準電圧Ｖref を３Ｖにすると、出力Ｖout とし
て１０２．４ｋＨｚの方形波の発振信号Ｖout が出力さ
れる（図４（ａ）参照）。
具体的な構成について説明する。クロック発生回路２１
は、図３に示すように、ＲＣ発振器２１１と、３ビット
カウンタ２１２と、クロック信号ＣＬＫ’を発生する回
路２１３から構成されている。ＲＣ発振器２１１は、コ
ンパレータ２１１ａと、抵抗２１１ｂ、２１１ｃ、２１
１ｄと、コンデンサ２１１ｅから構成されており、例え
ば抵抗２１１ｂ、２１１ｃ、２１１ｄをそれぞれ１６ｋ
Ω、４ｋΩ、５５ｋΩとし、コンデンサ２１１ｅを２５
ｐＦ、基準電圧Ｖref を３Ｖにすると、出力Ｖout とし
て１０２．４ｋＨｚの方形波の発振信号Ｖout が出力さ
れる（図４（ａ）参照）。
【００２１】３ビットカウンタ２１２は、３つのＴフリ
ップフロップ２１２ａ、２１２ｂ、２１２ｃから構成さ
れており、ＲＣ発振器２１１から出力される発振信号Ｖ
outをカウントする。Ｔフリップフロップ２１２ａ、２
１２ｂ、２１２ｃは、入力信号の立ち下がりで出力が反
転するもので、Ｔフリップフロップ２１２ａのＱ端子、
Ｑバー端子からは、図４（ｂ）、（ｃ）に示す信号が出
力され、Ｔフリップフロップ２１２ｂのＱ端子、Ｑバー
端子からは、図４（ｄ）、（ｅ）に示す信号が出力さ
れ、Ｔフリップフロップ２１２ｃのＱ端子、Ｑバー端子
からは、図４（ｆ）、（ｇ）に示す信号が出力される。
そして、Ｔフリップフロップ２１２ｃのＱ端子から図４
（ｆ）に示すクロック信号ＣＬＫが出力される。
ップフロップ２１２ａ、２１２ｂ、２１２ｃから構成さ
れており、ＲＣ発振器２１１から出力される発振信号Ｖ
outをカウントする。Ｔフリップフロップ２１２ａ、２
１２ｂ、２１２ｃは、入力信号の立ち下がりで出力が反
転するもので、Ｔフリップフロップ２１２ａのＱ端子、
Ｑバー端子からは、図４（ｂ）、（ｃ）に示す信号が出
力され、Ｔフリップフロップ２１２ｂのＱ端子、Ｑバー
端子からは、図４（ｄ）、（ｅ）に示す信号が出力さ
れ、Ｔフリップフロップ２１２ｃのＱ端子、Ｑバー端子
からは、図４（ｆ）、（ｇ）に示す信号が出力される。
そして、Ｔフリップフロップ２１２ｃのＱ端子から図４
（ｆ）に示すクロック信号ＣＬＫが出力される。
【００２２】なお、３ビットカウンタ２１２に用いられ
るＴフリップフロップ２１２ａ、２１２ｂ、２１２ｃ
は、Ｉ2 Ｌゲートを用いて構成されている。また、クロ
ック信号ＣＬＫ’を発生する回路２１３は、図１に示す
ＲＳフリップフロップ２５のクロック信号ＣＬＫ’を発
生するもので、３つのＩ2 Ｌゲート２１３ａ、２１３
ｂ、２１３ｃから構成されている。この回路２１３は、
Ｔフリップフロップ２１２ａ、２１２ｂ、２１２ｃの各
Ｑバー端子から出力される信号（図４（ｃ）、（ｅ）、
（ｇ）参照））により、図４（ｈ）に示すクロック信号
ＣＬＫ’を出力する。このクロック信号ＣＬＫ’は、図
４（ｆ）に示すクロック信号ＣＬＫに対し、立ち上がり
タイミングが同じで、立ち下がりタイミングが遅れた信
号となる。
るＴフリップフロップ２１２ａ、２１２ｂ、２１２ｃ
は、Ｉ2 Ｌゲートを用いて構成されている。また、クロ
ック信号ＣＬＫ’を発生する回路２１３は、図１に示す
ＲＳフリップフロップ２５のクロック信号ＣＬＫ’を発
生するもので、３つのＩ2 Ｌゲート２１３ａ、２１３
ｂ、２１３ｃから構成されている。この回路２１３は、
Ｔフリップフロップ２１２ａ、２１２ｂ、２１２ｃの各
Ｑバー端子から出力される信号（図４（ｃ）、（ｅ）、
（ｇ）参照））により、図４（ｈ）に示すクロック信号
ＣＬＫ’を出力する。このクロック信号ＣＬＫ’は、図
４（ｆ）に示すクロック信号ＣＬＫに対し、立ち上がり
タイミングが同じで、立ち下がりタイミングが遅れた信
号となる。
【００２３】次に、図１に示すカウンタ２２の具体的な
構成について説明する。カウンタ２２は、図５に示すよ
うに、Ｉ2 Ｌゲート２２１と、８つのＴフリップフロッ
プ２２２、２２３、２２４、２２５、…、２２８、２２
９から構成されており、クロック発生回路２１からのク
ロック信号ＣＬＫをカウントし、８ビットのディジタル
信号をＤＡＣ２３に出力する。なお、このＴフリップフ
ロップ２２２〜２２７も、入力信号の立ち下がりで出力
が反転するもので、Ｉ2 Ｌゲートを用いて構成されてい
る。また、ＡＮＤゲート２６も、実際にはＩ2 Ｌゲート
にて構成されている。
構成について説明する。カウンタ２２は、図５に示すよ
うに、Ｉ2 Ｌゲート２２１と、８つのＴフリップフロッ
プ２２２、２２３、２２４、２２５、…、２２８、２２
９から構成されており、クロック発生回路２１からのク
ロック信号ＣＬＫをカウントし、８ビットのディジタル
信号をＤＡＣ２３に出力する。なお、このＴフリップフ
ロップ２２２〜２２７も、入力信号の立ち下がりで出力
が反転するもので、Ｉ2 Ｌゲートを用いて構成されてい
る。また、ＡＮＤゲート２６も、実際にはＩ2 Ｌゲート
にて構成されている。
【００２４】そして、ＤＡＣ２３は、このカウンタ２２
のカウント出力をアナログ信号に変換する。この場合、
上述したＲＣ発振器２１１の発振信号Ｖout が１０２．
４ｋＨｚの方形波であり、それを３ビットカウンタ２１
２およびカウンタ２２による１１個のＴフリップフロッ
プによってカウントすることによって、ＤＡＣ２３から
は、１０２．４〔Ｈｚ〕×１０3 ÷２11＝５０〔Ｈｚ〕
の階段波電圧が出力される。
のカウント出力をアナログ信号に変換する。この場合、
上述したＲＣ発振器２１１の発振信号Ｖout が１０２．
４ｋＨｚの方形波であり、それを３ビットカウンタ２１
２およびカウンタ２２による１１個のＴフリップフロッ
プによってカウントすることによって、ＤＡＣ２３から
は、１０２．４〔Ｈｚ〕×１０3 ÷２11＝５０〔Ｈｚ〕
の階段波電圧が出力される。
【００２５】また、８個のＴフリップフロップ２２２〜
２２７の各Ｑバー端子出力は、ＡＮＤゲート２６に入力
されている。そして、８個のＴフリップフロップ２２２
〜２２７の各Ｑ端子出力が全て１になったとき、ＡＮＤ
ゲート２６からハイレベルのセット信号が出力さる。上
記した構成において、カウンタ２２を用いた場合、カウ
ンタ２２のＬＳＢ（最下位ビット）が反転するタイミン
グで、図２に示すように、ＤＡＣ２３の出力電圧の変わ
り目にグリッジ（スパイク状のノイズ）が現れる。この
グリッジは、カウンタ２２の各ビットの切替わりのタイ
ミングがずれることなどに起因している。具体的には、
カウンタ２２のＬＳＢの立ち上がり、立ち下がりタイミ
ングにおいてＤＡＣ２３の出力が変化するが、カウンタ
２２の各ビットの切替わりタイミングが、ＭＳＢ（最上
位ビット）に近づくにつれて遅れるので、ＤＡＣ２３の
出力にグリッジが現われる。図２では、ＤＡＣ２３の出
力がコンパレータ２４の入力電圧Ｖinに近づいた場合を
示しているが、このグリッジのため、コンパレータ２４
の出力にチャタリング（出力のばたつき）が生じる。
２２７の各Ｑバー端子出力は、ＡＮＤゲート２６に入力
されている。そして、８個のＴフリップフロップ２２２
〜２２７の各Ｑ端子出力が全て１になったとき、ＡＮＤ
ゲート２６からハイレベルのセット信号が出力さる。上
記した構成において、カウンタ２２を用いた場合、カウ
ンタ２２のＬＳＢ（最下位ビット）が反転するタイミン
グで、図２に示すように、ＤＡＣ２３の出力電圧の変わ
り目にグリッジ（スパイク状のノイズ）が現れる。この
グリッジは、カウンタ２２の各ビットの切替わりのタイ
ミングがずれることなどに起因している。具体的には、
カウンタ２２のＬＳＢの立ち上がり、立ち下がりタイミ
ングにおいてＤＡＣ２３の出力が変化するが、カウンタ
２２の各ビットの切替わりタイミングが、ＭＳＢ（最上
位ビット）に近づくにつれて遅れるので、ＤＡＣ２３の
出力にグリッジが現われる。図２では、ＤＡＣ２３の出
力がコンパレータ２４の入力電圧Ｖinに近づいた場合を
示しているが、このグリッジのため、コンパレータ２４
の出力にチャタリング（出力のばたつき）が生じる。
【００２６】本実施形態では、コンパレータ２４の出力
にチャタリングが発生する期間、すなわちカウンタ２２
のカウント出力が変化する期間とずれたタイミングでク
ロック信号ＣＬＫ’が立ち下がるようにしてコンパレー
タ２４の出力信号をラッチするようにしている。このた
め、ＤＡＣ２３の出力に生じるノイズに影響されずにＰ
ＷＭ変換を行うことができる。
にチャタリングが発生する期間、すなわちカウンタ２２
のカウント出力が変化する期間とずれたタイミングでク
ロック信号ＣＬＫ’が立ち下がるようにしてコンパレー
タ２４の出力信号をラッチするようにしている。このた
め、ＤＡＣ２３の出力に生じるノイズに影響されずにＰ
ＷＭ変換を行うことができる。
【００２７】また、ＤＡＣ２３の出力には、図６に示す
ように、非直線性がありコンパレータ２４の出力にチャ
タリングが生じる場合があるが、この場合もラッチする
ことによって、コンパレータ出力のチャタリングに影響
されずにＰＷＭ変換を行うことができる。なお、上記し
た構成によれば、ＲＣ発振器２１１における抵抗２１１
ｂ、２１１ｃ、２１１ｄ、コンデンサ２１１ｅの値を、
上述したように集積化可能な値に設定することができる
ため、図１に示すＰＷＭ変換回路を集積化して１チップ
構成のものとすることができる。
ように、非直線性がありコンパレータ２４の出力にチャ
タリングが生じる場合があるが、この場合もラッチする
ことによって、コンパレータ出力のチャタリングに影響
されずにＰＷＭ変換を行うことができる。なお、上記し
た構成によれば、ＲＣ発振器２１１における抵抗２１１
ｂ、２１１ｃ、２１１ｄ、コンデンサ２１１ｅの値を、
上述したように集積化可能な値に設定することができる
ため、図１に示すＰＷＭ変換回路を集積化して１チップ
構成のものとすることができる。
【００２８】次に、上記したＰＷＭ変換回路およびセン
サ回路を、半導体圧力センサに適用した実施形態につい
て説明する。この場合、センサ回路とＰＷＭ変換回路の
ブロク構成は、図１０に示すようになる。図７（ａ）
に、半導体圧力センサの斜視構成を示し、図７（ｂ）に
その断面構成を示す。半導体圧力センサは、台座１３上
にシリコンチップ１２が接合して構成されている。シリ
コンチップ１２にはダイヤフラム１３が形成され、この
ダイヤフラム１３と台座１１との間に真空室１４が形成
されて、絶対圧を検出する構成となっている。
サ回路を、半導体圧力センサに適用した実施形態につい
て説明する。この場合、センサ回路とＰＷＭ変換回路の
ブロク構成は、図１０に示すようになる。図７（ａ）
に、半導体圧力センサの斜視構成を示し、図７（ｂ）に
その断面構成を示す。半導体圧力センサは、台座１３上
にシリコンチップ１２が接合して構成されている。シリ
コンチップ１２にはダイヤフラム１３が形成され、この
ダイヤフラム１３と台座１１との間に真空室１４が形成
されて、絶対圧を検出する構成となっている。
【００２９】また、シリコンチップ１２において、図７
（ａ）に示すように、ダイヤフラム１３に、センシング
部としての４つの歪みゲージ１ａが形成され、ダイヤフ
ラム１３の周囲に、歪みゲージ１ａからの信号を処理す
る信号処理回路１ｂが形成されている。なお、歪みゲー
ジ１ａおよび信号処理回路１ｂにて、図１０に示すセン
サ回路１が構成されている。また、ダイヤフラム１３の
周囲には、ＰＷＭ変換回路２が形成されている。
（ａ）に示すように、ダイヤフラム１３に、センシング
部としての４つの歪みゲージ１ａが形成され、ダイヤフ
ラム１３の周囲に、歪みゲージ１ａからの信号を処理す
る信号処理回路１ｂが形成されている。なお、歪みゲー
ジ１ａおよび信号処理回路１ｂにて、図１０に示すセン
サ回路１が構成されている。また、ダイヤフラム１３の
周囲には、ＰＷＭ変換回路２が形成されている。
【００３０】この圧力センサは、大気圧を基準に大気圧
よりＰ気圧高い圧力ま検出できるものとしている。この
場合、センサ回路１からのセンサ信号は、検出圧力の上
昇に比例して大きくなるが、大気圧の時にデューティ比
が０％で、（大気圧＋Ｐ気圧）の時にデューティ比が１
００％とすると、大気圧あるいは大気圧より低い負圧の
場合には、ＰＷＭ出力はローレベルのままとなり、また
（大気圧＋Ｐ気圧）以上の場合には、ＰＷＭ出力がハイ
レベルのままになってしまう。このため、回路の故障な
どにより出力信号が一定になる場合との区別がつかなく
なる。
よりＰ気圧高い圧力ま検出できるものとしている。この
場合、センサ回路１からのセンサ信号は、検出圧力の上
昇に比例して大きくなるが、大気圧の時にデューティ比
が０％で、（大気圧＋Ｐ気圧）の時にデューティ比が１
００％とすると、大気圧あるいは大気圧より低い負圧の
場合には、ＰＷＭ出力はローレベルのままとなり、また
（大気圧＋Ｐ気圧）以上の場合には、ＰＷＭ出力がハイ
レベルのままになってしまう。このため、回路の故障な
どにより出力信号が一定になる場合との区別がつかなく
なる。
【００３１】そこで、この実施形態においては、図８
（ａ）に示すように、センサ回路１からのセンサ信号が
大気圧の信号レベルの時にデューティ比が１０％で、
（大気圧＋Ｐ気圧）の信号レベルの時にデューティ比が
９０％になるようにしている。この場合、ＰＷＭ信号
は、図８（ｂ）に示すように、デューティ比が１０％か
ら９０％の間で変化する。
（ａ）に示すように、センサ回路１からのセンサ信号が
大気圧の信号レベルの時にデューティ比が１０％で、
（大気圧＋Ｐ気圧）の信号レベルの時にデューティ比が
９０％になるようにしている。この場合、ＰＷＭ信号
は、図８（ｂ）に示すように、デューティ比が１０％か
ら９０％の間で変化する。
【００３２】図９に、この実施形態におけるＰＷＭ変換
回路２の具体的な構成を示す。このＰＷＭ変換回路２に
おいては、図１に示すＰＷＭ変換回路に対し、周期が１
０％になったことを検出する第１の周期検出回路２７
と、周期が９０％になったことを検出する第２の周期検
出回路２８と、第１の周期検出回路２７の出力によりセ
ットされ第２の周期検出回路２８の出力によりリセット
されるフリップフロップ２９と、ＡＮＤゲート３０と、
ＯＲゲート３１が追加されている。
回路２の具体的な構成を示す。このＰＷＭ変換回路２に
おいては、図１に示すＰＷＭ変換回路に対し、周期が１
０％になったことを検出する第１の周期検出回路２７
と、周期が９０％になったことを検出する第２の周期検
出回路２８と、第１の周期検出回路２７の出力によりセ
ットされ第２の周期検出回路２８の出力によりリセット
されるフリップフロップ２９と、ＡＮＤゲート３０と、
ＯＲゲート３１が追加されている。
【００３３】この構成において、第１の周期検出回路２
７が、カウンタ２２における８個のＴフリップフロップ
２２２〜２２７の各Ｑ端子出力に基づき、周期が１０％
になったことを検出すると、フリップフロップ２９をセ
ットする。そして、フリップフロップ２９からの出力に
よりＡＮＤゲートが開かれるため、コンパータ２４から
のリセット信号がＲＳフリップフロップ２５に出力でき
るようになる。
７が、カウンタ２２における８個のＴフリップフロップ
２２２〜２２７の各Ｑ端子出力に基づき、周期が１０％
になったことを検出すると、フリップフロップ２９をセ
ットする。そして、フリップフロップ２９からの出力に
よりＡＮＤゲートが開かれるため、コンパータ２４から
のリセット信号がＲＳフリップフロップ２５に出力でき
るようになる。
【００３４】また、第２の周期検出回路２８が、カウン
タ２２における８個のＴフリップフロップ２２２〜２２
７の各Ｑ端子出力に基づき、周期が９０％になったこと
を検出すると、フリップフロップ２９をリセットすると
ともに、ＯＲゲート３１を介してＲＳフリップフロップ
２５にリセット信号を出力する。従って、センサ回路１
からのセンサ信号の所望の変化範囲（大気圧〜大気圧＋
Ｐ気圧のセンサ信号範囲）に対応して、ＲＳフリップフ
ロップ２５から出力されるＰＷＭ信号を、最低パルス幅
と最大パルス幅の間に設定することができる。このこと
によって、正常時には必ず所定のパルス幅を有するＰＷ
Ｍ信号が出力されるため、故障などにより出力信号が一
定になる場合と区別することができる。
タ２２における８個のＴフリップフロップ２２２〜２２
７の各Ｑ端子出力に基づき、周期が９０％になったこと
を検出すると、フリップフロップ２９をリセットすると
ともに、ＯＲゲート３１を介してＲＳフリップフロップ
２５にリセット信号を出力する。従って、センサ回路１
からのセンサ信号の所望の変化範囲（大気圧〜大気圧＋
Ｐ気圧のセンサ信号範囲）に対応して、ＲＳフリップフ
ロップ２５から出力されるＰＷＭ信号を、最低パルス幅
と最大パルス幅の間に設定することができる。このこと
によって、正常時には必ず所定のパルス幅を有するＰＷ
Ｍ信号が出力されるため、故障などにより出力信号が一
定になる場合と区別することができる。
【００３５】なお、上記した実施形態においては、クロ
ック発生回路２１およびカウンタ２２をＩ2 Ｌゲートを
用いて構成しているため、センサ回路１をバイポーラＩ
Ｃプロセスで作製した場合、そのプロセスに比較的少な
いプロセスの追加でＰＷＭ変換回路２を実現することが
できる。なお、Ｉ2 Ｌゲート以外に、ＣＭＯＳゲートで
実現することも可能である。なお、Ｉ2 Ｌゲートは、ハ
イレベルがトランジスタのＶBE＝０．７Ｖ程度、ローレ
ベルがＶCE（sat ）＝０．１Ｖ以下程度で動作し、振幅
が０．７Ｖ程度と小さいため、必要に応じて振幅増大の
ための電力増幅器をつけるようにしてもよい。
ック発生回路２１およびカウンタ２２をＩ2 Ｌゲートを
用いて構成しているため、センサ回路１をバイポーラＩ
Ｃプロセスで作製した場合、そのプロセスに比較的少な
いプロセスの追加でＰＷＭ変換回路２を実現することが
できる。なお、Ｉ2 Ｌゲート以外に、ＣＭＯＳゲートで
実現することも可能である。なお、Ｉ2 Ｌゲートは、ハ
イレベルがトランジスタのＶBE＝０．７Ｖ程度、ローレ
ベルがＶCE（sat ）＝０．１Ｖ以下程度で動作し、振幅
が０．７Ｖ程度と小さいため、必要に応じて振幅増大の
ための電力増幅器をつけるようにしてもよい。
【００３６】また、カウンタ２２として、アップカウン
トを行う構成のものとしたが、ダウンカウントを行うも
の、あるいはアップダウンカウントを行うものを用いて
構成してもよい。さらに、ラッチ回路として、同期信号
入力付きのＲＳフリップフロップ２５を示したが、ラッ
チ機能があれば他の構成のものとしてもよい。また、Ｄ
ＡＣ２３としては、Ｒ−２Ｒラダー形などのコンバータ
を使うことができる。
トを行う構成のものとしたが、ダウンカウントを行うも
の、あるいはアップダウンカウントを行うものを用いて
構成してもよい。さらに、ラッチ回路として、同期信号
入力付きのＲＳフリップフロップ２５を示したが、ラッ
チ機能があれば他の構成のものとしてもよい。また、Ｄ
ＡＣ２３としては、Ｒ−２Ｒラダー形などのコンバータ
を使うことができる。
【００３７】さらに、センサ装置として半導体圧力セン
サを示したが、その他のセンサ装置に本発明を適用する
ようにしてもよい。
サを示したが、その他のセンサ装置に本発明を適用する
ようにしてもよい。
【図１】本発明の一実施形態を示すＰＷＭ変換回路の構
成を示す図である。
成を示す図である。
【図２】図１中の各部の信号波形を示す図である。
【図３】図１中のクロック発生回路２１の具体的構成を
示す図である。
示す図である。
【図４】図４中の各部の信号波形を示す図である。
【図５】図１中のカウンタ２２の具体的構成を示す図で
ある。
ある。
【図６】図１中のＤＡＣ２３の出力に非直線性がある場
合の作動説明に供する説明図である。
合の作動説明に供する説明図である。
【図７】本発明を半導体圧力センサに適用した実施形態
における半導体圧力センサの構成を示す図である。
における半導体圧力センサの構成を示す図である。
【図８】本発明を半導体圧力センサに適用した実施形態
における検出圧力とＰＷＭ信号の関係を示す図である。
における検出圧力とＰＷＭ信号の関係を示す図である。
【図９】本発明を半導体圧力センサに適用した実施形態
におけるＰＷＭ変換回路の具体的構成を示す図である。
におけるＰＷＭ変換回路の具体的構成を示す図である。
【図１０】センサ信号をＰＷＭ変換して出力する場合の
ブロック構成を示す図である。
ブロック構成を示す図である。
【図１１】従来のＰＷＭ変換回路の構成を示す図であ
る。
る。
１…センサ回路、２…ＰＷＭ変換回路、２１…クロック
発生回路、２２…カウンタ、２３…ＤＡＣ、２４…コン
パレータ、２５…ＳＲフリップフロップ、２６…ＡＮＤ
ゲート。
発生回路、２２…カウンタ、２３…ＤＡＣ、２４…コン
パレータ、２５…ＳＲフリップフロップ、２６…ＡＮＤ
ゲート。
Claims (6)
- 【請求項１】 クロック信号を発生するクロック発生回
路（２１）と、 このクロック発生回路（２１）からのクロック信号をカ
ウントするカウンタ（２２）と、 このカウンタ（２２）のカウント出力をアナログ信号に
変換するＤ／Ａ変換回路（２３）と、 このＤ／Ａ変換回路（２３）にて変換されたアナログ信
号とＰＷＭ変換される信号とを比較する比較回路（２
４）と、 前記カウンタ（２２）のカウント出力が変化する期間と
タイミングのずれたラッチ信号により、前記比較回路
（２４）の出力をラッチしてＰＷＭ信号を出力するラッ
チ回路（２５）とを備えたことを特徴とするＰＷＭ変換
回路。 - 【請求項２】 前記クロック発生回路（２１）は、発振
信号を出力する発振回路（２１１）と、この発振回路
（２１１）からの発振信号により前記クロック信号と前
記ラッチ信号を出力する回路（２１２、２１３）とを有
することを特徴とする請求項１に記載のＰＷＭ変換回
路。 - 【請求項３】 前記ラッチ回路（２５）は、所定周期で
出力される信号と前記比較回路（２４）の出力を前記ラ
ッチ信号にてラッチしてセット、リセットされる同期信
号入力付きのフリップフロップ回路であることを特徴と
する請求項２又は３に記載のＰＷＭ変換回路。 - 【請求項４】 センサ信号を出力するセンサ回路（１）
と、 クロック信号を発生するクロック発生回路（２１）と、 このクロック発生回路（２１）からのクロック信号をカ
ウントするカウンタ（２２）と、 このカウンタ（２２）のカウント出力をアナログ信号に
変換するＤ／Ａ変換回路（２３）と、 このＤ／Ａ変換回路（２３）にて変換されたアナログ信
号と前記センサ回路（１）からのセンサ信号とを比較す
る比較回路（２４）と、 前記カウンタ（２２）のカウント出力が変化する期間と
タイミングのずれたラッチ信号により、前記比較回路
（２４）の出力をラッチしてＰＷＭ信号を出力するラッ
チ回路（２５）とを備えたことを特徴とするセンサ装
置。 - 【請求項５】 前記センサ回路（１）、前記クロック発
生回路（２１）、前記カウンタ（２２）、前記Ｄ／Ａ変
換回路（２３）、前記比較回路（２４）、および前記ラ
ッチ回路（２５）が、集積化された１チップ構成のもの
となっていることを特徴とする請求項４に記載のセンサ
装置。 - 【請求項６】 前記センサ回路（１）からのセンサ信号
の所望の変化範囲に対応して、前記ラッチ回路（２５）
から出力される前記ＰＷＭ信号を、最低パルス幅と最大
パルス幅の間に設定する回路（２７〜３１）を有するこ
とを特徴とする請求項４に記載のセンサ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295765A JPH11136129A (ja) | 1997-10-28 | 1997-10-28 | Ｐｗｍ変換回路およびそれを用いたセンサ装置 |
| US09/181,609 US6064278A (en) | 1997-10-28 | 1998-10-28 | Structure of pulse-width modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295765A JPH11136129A (ja) | 1997-10-28 | 1997-10-28 | Ｐｗｍ変換回路およびそれを用いたセンサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11136129A true JPH11136129A (ja) | 1999-05-21 |
Family
ID=17824885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9295765A Pending JPH11136129A (ja) | 1997-10-28 | 1997-10-28 | Ｐｗｍ変換回路およびそれを用いたセンサ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6064278A (ja) |
| JP (1) | JPH11136129A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882196B2 (en) * | 2002-07-18 | 2005-04-19 | Sun Microsystems, Inc. | Duty cycle corrector |
| US20050184778A1 (en) * | 2004-02-25 | 2005-08-25 | Figoli David A. | Apparatus and method for increasing the performance of a clock-based digital pulse width modulation generator |
| US7288977B2 (en) * | 2005-01-21 | 2007-10-30 | Freescale Semiconductor, Inc. | High resolution pulse width modulator |
| JP5206833B2 (ja) * | 2010-09-28 | 2013-06-12 | 株式会社デンソー | Ａ／ｄ変換回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057736B2 (ja) * | 1977-05-13 | 1985-12-17 | セイコーエプソン株式会社 | Ａ−ｄ変換器 |
| JPS5685932A (en) * | 1979-12-14 | 1981-07-13 | Matsushita Electric Ind Co Ltd | Sequential comparison type analog-digital converter |
| JPS5740361A (en) * | 1980-08-20 | 1982-03-05 | Matsushita Electric Ind Co Ltd | Pulse width moldulation type dc-dc converter |
| JP3053658B2 (ja) * | 1991-03-04 | 2000-06-19 | 沖電気工業株式会社 | 電圧／パルス幅変調回路 |
| JPH06260908A (ja) * | 1993-03-02 | 1994-09-16 | Shingo Yamaoka | Ｐｗｍ変換回路 |
| JPH0720953A (ja) * | 1993-06-23 | 1995-01-24 | Canon Inc | 制御装置 |
| JPH0738397A (ja) * | 1993-07-22 | 1995-02-07 | Oki Electric Ind Co Ltd | 電圧／パルス幅変換回路 |
| JPH0763125A (ja) * | 1993-08-25 | 1995-03-07 | Isuzu Ceramics Kenkyusho:Kk | Ｅｇｒ付ディ−ゼルエンジン |
| US5742249A (en) * | 1996-05-24 | 1998-04-21 | Vlsi Technology, Inc. | System using a digital timer for a joystick potentiometer readout |
-
1997
- 1997-10-28 JP JP9295765A patent/JPH11136129A/ja active Pending
-
1998
- 1998-10-28 US US09/181,609 patent/US6064278A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6064278A (en) | 2000-05-16 |
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