JPH0738397A - 電圧／パルス幅変換回路 - Google Patents
電圧／パルス幅変換回路Info
- Publication number
- JPH0738397A JPH0738397A JP5181669A JP18166993A JPH0738397A JP H0738397 A JPH0738397 A JP H0738397A JP 5181669 A JP5181669 A JP 5181669A JP 18166993 A JP18166993 A JP 18166993A JP H0738397 A JPH0738397 A JP H0738397A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- pulse width
- voltage
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 45
- 230000000087 stabilizing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 8
- 230000002411 adverse Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Analogue/Digital Conversion (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 ＰＷＭ制御電圧入力信号のレベルとＤ／Ａ変
換器から出力されるアナログ信号のレベルとが近傍のと
き、コンパレータの出力に生じるばたつきを除去し、電
圧／パルス幅変換結果を安定させて表示装置のちらつき
を防止する。 【構成】 クロックパルスＳ１２によってカウンタ１４
がカウント動作し、そのカウント結果がデコーダ１５で
デコードされる。デコーダ１５の全出力Ｓ１５ｂは、Ｄ
／Ａ変換器１６でアナログ信号Ｓ１６に変換される。コ
ンパレータ１７は、ＰＷＭ制御電圧入力信号Ｓ１１とア
ナログ信号Ｓ１６との大小を比較し、所定のデュティ比
を持つＰＷＭ信号Ｓ１７を出力する。信号Ｓ１１と信号
Ｓ１６のレベルが近傍のとき、コンパレータ１７の変換
結果出力がばたつくが、最初にばたついた時点で、それ
がＲＳ−ＦＦ３０に取り込まれて該ＲＳ−ＦＦ３０のデ
ータが完全に安定しているので、Ｄ−ＦＦ１９を介して
正常なＰＷＭ信号Ｓ１３ａを出力できる。
換器から出力されるアナログ信号のレベルとが近傍のと
き、コンパレータの出力に生じるばたつきを除去し、電
圧／パルス幅変換結果を安定させて表示装置のちらつき
を防止する。 【構成】 クロックパルスＳ１２によってカウンタ１４
がカウント動作し、そのカウント結果がデコーダ１５で
デコードされる。デコーダ１５の全出力Ｓ１５ｂは、Ｄ
／Ａ変換器１６でアナログ信号Ｓ１６に変換される。コ
ンパレータ１７は、ＰＷＭ制御電圧入力信号Ｓ１１とア
ナログ信号Ｓ１６との大小を比較し、所定のデュティ比
を持つＰＷＭ信号Ｓ１７を出力する。信号Ｓ１１と信号
Ｓ１６のレベルが近傍のとき、コンパレータ１７の変換
結果出力がばたつくが、最初にばたついた時点で、それ
がＲＳ−ＦＦ３０に取り込まれて該ＲＳ−ＦＦ３０のデ
ータが完全に安定しているので、Ｄ−ＦＦ１９を介して
正常なＰＷＭ信号Ｓ１３ａを出力できる。
Description
【０００１】
【産業上の利用分野】本発明は、自動車オーディオ装置
等において、蛍光表示管等の電子表示装置内の表示器の
各セグメントに供給する駆動出力のパルス幅を制御して
輝度調整を行う際に、輝度の安定化を図ったパルス幅制
御を行うための電圧／パルス幅変換回路に関するもので
ある。
等において、蛍光表示管等の電子表示装置内の表示器の
各セグメントに供給する駆動出力のパルス幅を制御して
輝度調整を行う際に、輝度の安定化を図ったパルス幅制
御を行うための電圧／パルス幅変換回路に関するもので
ある。
【０００２】
【従来の技術】従来、この種の電圧／パルス幅変換回路
に関する技術としては、例えば、次のような文献に記載
されるものがあった。 文献；特開昭６３−２１９２２２号公報 図２は、前記文献に記載された従来の電圧／パルス幅変
換回路の一構成例を示す回路図である。この電圧／パル
ス幅変換回路１０は、電圧パルス幅変調制御電圧入力信
号（以下、ＰＷＭ制御電圧入力信号という）Ｓ１１を入
力する入力端子１１、基準周波数（例えば、３２．７６
８ＫＨZ)のクロックパルスＳ１２を入力する入力端子１
２、及び例えば周波数１２８ＨZ のパルス幅変調信号
（以下、ＰＷＭ信号という）Ｓ１３を出力する出力端子
１３を有している。入力端子１２には、複数ビット（例
えば、８ビット）のバイナリカウンタ１４のクロック入
力端子が接続されると共に、遅延型フリップフロップ
（以下、Ｄ−ＦＦという）のクロック入力端子が接続さ
れている。バイナリカウンタ１４の出力端子には、例え
ば８ビットのデコーダ１５の入力端子が接続されてい
る。該デコーダ１５は、“０”出力信号Ｓ１５ａを出力
する“０”出力端子と、全出力信号Ｓ１５ｂを出力する
全出力端子とを有し、その“０”出力端子が、２入力Ｏ
Ｒゲート１８の一方の入力端子に接続され、全出力端子
が、例えば６ビットの抵抗分圧型のディジタル／アナロ
グ変換器（以下、Ｄ／Ａ変換器という）１６の入力端子
に接続されている。Ｄ／Ａ変換器１６のアナログ信号Ｓ
１６出力用の出力端子には、コンパレータ（電圧比較
器）１７の（−）側入力端子が接続され、その（＋）側
入力端子が入力端子１１に接続されている。コンパレー
タ１７のＰＷＭ信号Ｓ１７出力用の出力端子は、２入力
ＯＲゲート１８の他方の入力端子に接続され、該ＮＯＲ
ゲート１８の出力端子がＤ−ＦＦ１９のデータ入力端子
Ｄに接続されている。Ｄ−ＦＦ１９のＰＷＭ信号Ｓ１３
出力用の出力端子Ｑは、出力端子１３に接続されてい
る。電圧／パルス幅変換回路１０の入力端子１１には、
それにＰＷＭ制御電圧入力信号Ｓ１１を供給するための
入力回路が接続されている。この入力回路は、例えば、
自動車内の夜間照明用スイッチ２１を有し、そのスイッ
チ２１の入力端子が自動車のバッテリの（＋）側端子に
接続され、通常１３．８Ｖ程度のバッテリ電圧Ｖ２０が
印加される。バッテリ電圧Ｖ２１を出力するスイッチ２
１の出力端子は、可変抵抗２２を介して分圧抵抗２３，
２４に接続され、その分圧抵抗２３，２４の接続点が入
力端子１１に接続されている。また、スイッチ２１の出
力端子には、入力端子１２に対して基準周波数（例え
ば、３２．７６８ＫＨZ)のクロックパルスＳ１２を供給
する発振回路２５が接続されると共に、インバータ２６
の入力端子が接続されている。インバータ２６は、スイ
ッチ２１のオフ状態を検出して“Ｈ”レベルの信号を出
力する回路であり、その出力端子が２入力ＯＲゲート２
７の一方の入力端子に接続されている。２入力ＯＲゲー
ト２７の他方の入力端子は、電圧／パルス幅変換回路１
０の出力端子１３に接続されている。
に関する技術としては、例えば、次のような文献に記載
されるものがあった。 文献；特開昭６３−２１９２２２号公報 図２は、前記文献に記載された従来の電圧／パルス幅変
換回路の一構成例を示す回路図である。この電圧／パル
ス幅変換回路１０は、電圧パルス幅変調制御電圧入力信
号（以下、ＰＷＭ制御電圧入力信号という）Ｓ１１を入
力する入力端子１１、基準周波数（例えば、３２．７６
８ＫＨZ)のクロックパルスＳ１２を入力する入力端子１
２、及び例えば周波数１２８ＨZ のパルス幅変調信号
（以下、ＰＷＭ信号という）Ｓ１３を出力する出力端子
１３を有している。入力端子１２には、複数ビット（例
えば、８ビット）のバイナリカウンタ１４のクロック入
力端子が接続されると共に、遅延型フリップフロップ
（以下、Ｄ−ＦＦという）のクロック入力端子が接続さ
れている。バイナリカウンタ１４の出力端子には、例え
ば８ビットのデコーダ１５の入力端子が接続されてい
る。該デコーダ１５は、“０”出力信号Ｓ１５ａを出力
する“０”出力端子と、全出力信号Ｓ１５ｂを出力する
全出力端子とを有し、その“０”出力端子が、２入力Ｏ
Ｒゲート１８の一方の入力端子に接続され、全出力端子
が、例えば６ビットの抵抗分圧型のディジタル／アナロ
グ変換器（以下、Ｄ／Ａ変換器という）１６の入力端子
に接続されている。Ｄ／Ａ変換器１６のアナログ信号Ｓ
１６出力用の出力端子には、コンパレータ（電圧比較
器）１７の（−）側入力端子が接続され、その（＋）側
入力端子が入力端子１１に接続されている。コンパレー
タ１７のＰＷＭ信号Ｓ１７出力用の出力端子は、２入力
ＯＲゲート１８の他方の入力端子に接続され、該ＮＯＲ
ゲート１８の出力端子がＤ−ＦＦ１９のデータ入力端子
Ｄに接続されている。Ｄ−ＦＦ１９のＰＷＭ信号Ｓ１３
出力用の出力端子Ｑは、出力端子１３に接続されてい
る。電圧／パルス幅変換回路１０の入力端子１１には、
それにＰＷＭ制御電圧入力信号Ｓ１１を供給するための
入力回路が接続されている。この入力回路は、例えば、
自動車内の夜間照明用スイッチ２１を有し、そのスイッ
チ２１の入力端子が自動車のバッテリの（＋）側端子に
接続され、通常１３．８Ｖ程度のバッテリ電圧Ｖ２０が
印加される。バッテリ電圧Ｖ２１を出力するスイッチ２
１の出力端子は、可変抵抗２２を介して分圧抵抗２３，
２４に接続され、その分圧抵抗２３，２４の接続点が入
力端子１１に接続されている。また、スイッチ２１の出
力端子には、入力端子１２に対して基準周波数（例え
ば、３２．７６８ＫＨZ)のクロックパルスＳ１２を供給
する発振回路２５が接続されると共に、インバータ２６
の入力端子が接続されている。インバータ２６は、スイ
ッチ２１のオフ状態を検出して“Ｈ”レベルの信号を出
力する回路であり、その出力端子が２入力ＯＲゲート２
７の一方の入力端子に接続されている。２入力ＯＲゲー
ト２７の他方の入力端子は、電圧／パルス幅変換回路１
０の出力端子１３に接続されている。
【０００３】図３は、図２に示す８ビットのデコーダ１
５及び６ビットの抵抗分圧型Ｄ／Ａ変換器１６の構成例
を示す回路図である。８ビットのデコーダ１５は、８ビ
ット入力２0〜２7の入力端子Ｉ、“０”出力信号Ｓ１５
ａを出力する“０”出力端子Ｏ0 、及び全出力信号Ｓ１
５ｂを出力する全出力端子０1〜０63，０64〜０255を有
し、該入力端子Ｉより入力される８ビットのバイナリカ
ウンタ１４の出力信号をデコードし、そのデコード結果
を出力信号Ｓ１５ａ，Ｓ１５ｂの形で出力端子０0〜０
63，０64〜０255から出力する回路である。デコーダ１
５の出力端子０0〜０63，０64〜０255は、Ｄ／Ａ変換器
１６内のアナログスイッチ１６ａ1 〜１６ａ64の制御入
力端子にそれぞれ接続され、その各アナログスイッチ１
６ａ1 〜１６ａ64の一方の端子が、該Ｄ／Ａ変換器１６
の出力端子に共通接続され、その各アナログスイッチ１
６ａ1 〜１６ａ64の他方の端子が、分圧抵抗１６ｂ1 〜
１６ｂ64の各接続点にそれぞれ接続されている。アナロ
グスイッチ１６ａ1の他方の端子及び分圧抵抗１６ｂ1は
グランド（ＧＮＤ）に接続され、アナログスイッチ１６
ａ64の他方の端子及び分圧抵抗１６ｂ64が基準電圧Ｖ
ref に接続されている。
５及び６ビットの抵抗分圧型Ｄ／Ａ変換器１６の構成例
を示す回路図である。８ビットのデコーダ１５は、８ビ
ット入力２0〜２7の入力端子Ｉ、“０”出力信号Ｓ１５
ａを出力する“０”出力端子Ｏ0 、及び全出力信号Ｓ１
５ｂを出力する全出力端子０1〜０63，０64〜０255を有
し、該入力端子Ｉより入力される８ビットのバイナリカ
ウンタ１４の出力信号をデコードし、そのデコード結果
を出力信号Ｓ１５ａ，Ｓ１５ｂの形で出力端子０0〜０
63，０64〜０255から出力する回路である。デコーダ１
５の出力端子０0〜０63，０64〜０255は、Ｄ／Ａ変換器
１６内のアナログスイッチ１６ａ1 〜１６ａ64の制御入
力端子にそれぞれ接続され、その各アナログスイッチ１
６ａ1 〜１６ａ64の一方の端子が、該Ｄ／Ａ変換器１６
の出力端子に共通接続され、その各アナログスイッチ１
６ａ1 〜１６ａ64の他方の端子が、分圧抵抗１６ｂ1 〜
１６ｂ64の各接続点にそれぞれ接続されている。アナロ
グスイッチ１６ａ1の他方の端子及び分圧抵抗１６ｂ1は
グランド（ＧＮＤ）に接続され、アナログスイッチ１６
ａ64の他方の端子及び分圧抵抗１６ｂ64が基準電圧Ｖ
ref に接続されている。
【０００４】図４は、図２に示す従来の電圧／パルス幅
変換回路のタイムチャートであり、この図を参照しつつ
図２及び図３の動作を説明する。例えば、自動車の夜間
走行において、図２の夜間照明用スイッチ２１をオン状
態にすると、約１３．８Ｖのバッテリ電圧Ｖ２０がＶ２
１の形で可変抵抗２２、発振回路２５、及びインバータ
２６に供給される。バッテリ電圧Ｖ２１が可変抵抗２２
に供給されると、該可変抵抗２２の抵抗値に対応して０
〜１３．８Ｖの電圧が出力され、分圧抵抗２３，２４に
印加される。分圧抵抗２３，２４では、その分圧抵抗値
に応じた電圧をＰＷＭ制御電圧入力信号Ｓ１１の形で入
力端子１１へ供給するので、それがコンパレータ１７の
（＋）側入力端子へ送られる。ＰＷＭ制御電圧入力信号
Ｓ１１は、可変抵抗２２の調整により、図４の信号Ｓ１
１ａ，Ｓ１１ｂのようにそのレベルが変化する。分圧抵
抗２３，２４の抵抗値は、コンパレータ１７の動作入力
電圧範囲で決定される。一方、バッテリ電圧Ｖ２１が発
振回路２５に供給されると、該発振回路２５では発振を
行って周波数３２．７６８ＫＨZ のクロックパルスＳ１
２を出力し、それを入力端子１２を通して８ビットのバ
イナリカウンタ１４へ供給する。バイナリカウンタ１４
は、クロックパルスＳ１２が入力されると、カウンタ値
０〜２５５までのカウント動作を連続的に行い、その出
力を８ビットのデコーダ１５へ送る。デコーダ１５は、
バイナリカウンタ１４のカウント値に対応した出力端子
０0〜０63，０64〜０255を順次選択し、選択した出力端
子０0 〜０63，０64〜０25 5を通してＤ／Ａ変換器１６
内のアナログスイッ１６ａ1〜１６ａ64を順次オン状態
にしていく。すると、Ｄ／Ａ変換器１６内の分圧抵抗１
６ｂ1 〜１６ｂ64で設定された電圧のアナログ信号Ｓ１
６が、該Ｄ／Ａ変換器１６の出力端子から出力され、コ
ンパレータ１７の（−）側入力端子へ送られる。コンパ
レータ１７では、ＰＷＭ制御電圧入力信号Ｓ１１（Ｓ１
１ａ，Ｓ１１ｂ）とアナログ信号Ｓ１６との大小の比較
を行い、それに応じたＰＷＭ信号Ｓ１７をＯＲゲート１
８へ出力する。コンパレータ１７から出力されるＰＷＭ
信号Ｓ１３は、ＰＷＭ制御電圧入力信号Ｓ１１がアナロ
グ信号Ｓ１６よりも大きいときには“Ｈ”レベル、アナ
ログ信号Ｓ１６がＰＷＭ制御電圧入力信号Ｓ１１より大
きいときには“Ｌ”レベルとなる。コンパレータ１７か
ら出力されるＰＷＭ信号Ｓ１７と、デコーダ１５の
“０”出力端子Ｏ0 から出力される“０”出力信号Ｓ１
５ａとは、ＯＲゲート１８で論理和が取られた後、Ｄ−
ＦＦ１９のデータ入力端子Ｄへ送られる。なお、図４に
おいて、デコーダ１５から出力される“０”出力信号Ｓ
１５ａは、周期を表している。Ｄ−ＦＦ１９は、クロッ
ク入力端子から入力されるクロックパルスＳ１２に基づ
き、ＯＲゲート１８の出力信号をデータ入力端子Ｄから
取り込み、それを所定のタイミングで出力端子Ｑから出
力する。出力端子Ｑから出力されるＰＷＭ信号Ｓ１３
は、出力端子１３を通してＯＲゲート２７へ送られる。
ＯＲゲート２７は、インバータ２６の出力信号によって
開いているので、入力端子１３からのＰＷＭ信号Ｓ１３
をそのまま出力する。Ｄ−ＦＦ１９は、Ｄ／Ａ変換器１
６内のアナログスイッチ１６ａ1 〜１６ａ64のオン，オ
フ切替え時にその出力アナログ信号Ｓ１６に過渡的なス
パイクやオーバシュート（グリッチ）が発生し、コンパ
レータ１７から出力されるＰＷＭ信号Ｓ１７に悪影響を
及ぼすおそれがあるので、そのグリッチによる悪影響を
防止する働きがある。
変換回路のタイムチャートであり、この図を参照しつつ
図２及び図３の動作を説明する。例えば、自動車の夜間
走行において、図２の夜間照明用スイッチ２１をオン状
態にすると、約１３．８Ｖのバッテリ電圧Ｖ２０がＶ２
１の形で可変抵抗２２、発振回路２５、及びインバータ
２６に供給される。バッテリ電圧Ｖ２１が可変抵抗２２
に供給されると、該可変抵抗２２の抵抗値に対応して０
〜１３．８Ｖの電圧が出力され、分圧抵抗２３，２４に
印加される。分圧抵抗２３，２４では、その分圧抵抗値
に応じた電圧をＰＷＭ制御電圧入力信号Ｓ１１の形で入
力端子１１へ供給するので、それがコンパレータ１７の
（＋）側入力端子へ送られる。ＰＷＭ制御電圧入力信号
Ｓ１１は、可変抵抗２２の調整により、図４の信号Ｓ１
１ａ，Ｓ１１ｂのようにそのレベルが変化する。分圧抵
抗２３，２４の抵抗値は、コンパレータ１７の動作入力
電圧範囲で決定される。一方、バッテリ電圧Ｖ２１が発
振回路２５に供給されると、該発振回路２５では発振を
行って周波数３２．７６８ＫＨZ のクロックパルスＳ１
２を出力し、それを入力端子１２を通して８ビットのバ
イナリカウンタ１４へ供給する。バイナリカウンタ１４
は、クロックパルスＳ１２が入力されると、カウンタ値
０〜２５５までのカウント動作を連続的に行い、その出
力を８ビットのデコーダ１５へ送る。デコーダ１５は、
バイナリカウンタ１４のカウント値に対応した出力端子
０0〜０63，０64〜０255を順次選択し、選択した出力端
子０0 〜０63，０64〜０25 5を通してＤ／Ａ変換器１６
内のアナログスイッ１６ａ1〜１６ａ64を順次オン状態
にしていく。すると、Ｄ／Ａ変換器１６内の分圧抵抗１
６ｂ1 〜１６ｂ64で設定された電圧のアナログ信号Ｓ１
６が、該Ｄ／Ａ変換器１６の出力端子から出力され、コ
ンパレータ１７の（−）側入力端子へ送られる。コンパ
レータ１７では、ＰＷＭ制御電圧入力信号Ｓ１１（Ｓ１
１ａ，Ｓ１１ｂ）とアナログ信号Ｓ１６との大小の比較
を行い、それに応じたＰＷＭ信号Ｓ１７をＯＲゲート１
８へ出力する。コンパレータ１７から出力されるＰＷＭ
信号Ｓ１３は、ＰＷＭ制御電圧入力信号Ｓ１１がアナロ
グ信号Ｓ１６よりも大きいときには“Ｈ”レベル、アナ
ログ信号Ｓ１６がＰＷＭ制御電圧入力信号Ｓ１１より大
きいときには“Ｌ”レベルとなる。コンパレータ１７か
ら出力されるＰＷＭ信号Ｓ１７と、デコーダ１５の
“０”出力端子Ｏ0 から出力される“０”出力信号Ｓ１
５ａとは、ＯＲゲート１８で論理和が取られた後、Ｄ−
ＦＦ１９のデータ入力端子Ｄへ送られる。なお、図４に
おいて、デコーダ１５から出力される“０”出力信号Ｓ
１５ａは、周期を表している。Ｄ−ＦＦ１９は、クロッ
ク入力端子から入力されるクロックパルスＳ１２に基づ
き、ＯＲゲート１８の出力信号をデータ入力端子Ｄから
取り込み、それを所定のタイミングで出力端子Ｑから出
力する。出力端子Ｑから出力されるＰＷＭ信号Ｓ１３
は、出力端子１３を通してＯＲゲート２７へ送られる。
ＯＲゲート２７は、インバータ２６の出力信号によって
開いているので、入力端子１３からのＰＷＭ信号Ｓ１３
をそのまま出力する。Ｄ−ＦＦ１９は、Ｄ／Ａ変換器１
６内のアナログスイッチ１６ａ1 〜１６ａ64のオン，オ
フ切替え時にその出力アナログ信号Ｓ１６に過渡的なス
パイクやオーバシュート（グリッチ）が発生し、コンパ
レータ１７から出力されるＰＷＭ信号Ｓ１７に悪影響を
及ぼすおそれがあるので、そのグリッチによる悪影響を
防止する働きがある。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
電圧／パルス幅変換回路１０では、次のような問題があ
り、それを解決することが困難であった。図５は、従来
の電圧／パルス幅変換回路１０の問題点を示す図４の部
分拡大図である。この図に示すように、ＰＷＭ制御電圧
入力信号Ｓ１１ｂのレベルとアナログ信号Ｓ１６のレベ
ルとが近傍のとき、図５のＡ部分に示すように、コンパ
レータ１７の出力ＰＷＭ信号Ｓ１７、ひいてはＤ−ＦＦ
１９の出力ＰＷＭ信号Ｓ１３がばたつき、変換結果が不
安定になるという問題がある。このように、変換結果が
不安定になると、電子表示装置の輝度に直接悪影響を及
ぼし、表示画面がちらつくという現象が生じ、それを解
決することが困難であった。本発明は、前記従来技術が
持っていた課題として、ＰＷＭ制御電圧入力信号とＤ／
Ａ変換器から出力されるアナログ信号とが近傍のときに
コンパレータの出力信号がばたつくという点について解
決し、変換結果を安定させて電子表示装置等のちらつき
を防止することができる電圧／パルス幅変換回路を提供
するものである。
電圧／パルス幅変換回路１０では、次のような問題があ
り、それを解決することが困難であった。図５は、従来
の電圧／パルス幅変換回路１０の問題点を示す図４の部
分拡大図である。この図に示すように、ＰＷＭ制御電圧
入力信号Ｓ１１ｂのレベルとアナログ信号Ｓ１６のレベ
ルとが近傍のとき、図５のＡ部分に示すように、コンパ
レータ１７の出力ＰＷＭ信号Ｓ１７、ひいてはＤ−ＦＦ
１９の出力ＰＷＭ信号Ｓ１３がばたつき、変換結果が不
安定になるという問題がある。このように、変換結果が
不安定になると、電子表示装置の輝度に直接悪影響を及
ぼし、表示画面がちらつくという現象が生じ、それを解
決することが困難であった。本発明は、前記従来技術が
持っていた課題として、ＰＷＭ制御電圧入力信号とＤ／
Ａ変換器から出力されるアナログ信号とが近傍のときに
コンパレータの出力信号がばたつくという点について解
決し、変換結果を安定させて電子表示装置等のちらつき
を防止することができる電圧／パルス幅変換回路を提供
するものである。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、基準周波数のクロックパルスのパル
ス数をカウントする複数ビットのカウンタと、前記カウ
ンタの出力をデコードして“０”出力及び全出力をデコ
ード結果として出力するデコーダと、前記デコーダの全
出力をアナログ信号に変換して出力するＤ／Ａ変換器
と、前記Ｄ／Ａ変換器の出力とＰＷＭ制御電圧入力信号
とを比較して所定のデュティ比を持つＰＷＭ信号を出力
するコンパレータとを、備えた電圧／パルス幅変換回路
において、次のような回路を設けている。即ち、本発明
では、前記デコーダの“０”出力によって前記コンパレ
ータの出力を取り込む第１のフリップフロップと、前記
クロックパルスに基づき前記第１のフリップフロップの
出力を入力してそれを所定のタイミングで出力する第２
のフリップフロップとを、設けている。第２の発明で
は、電圧／パルス幅変換回路において、基準周波数のク
ロックパルスのパルス数をカウントする複数ビットのカ
ウンタと、前記カウンタの出力をデコードして“０”出
力及び全出力をデコード結果として出力するデコーダ
と、前記デコーダの全出力を２種類の異なるＤ／Ａ変換
ステップでアナログ信号に変換して第１と第２のアナロ
グ信号を出力するＤ／Ａ変換器と、前記第１のアナログ
信号とＰＷＭ制御電圧入力信号とを比較して所定のデュ
ティ比を持つ第１のＰＷＭ信号を出力する第１のコンパ
レータと、前記第２のアナログ信号と前記ＰＷＭ制御電
圧入力信号とを比較して所定のデュティ比を持つ第２の
ＰＷＭ信号を出力する第２のコンパレータとを、備えて
いる。さらに、前記デコーダの“０”出力によって前記
第１のＰＷＭ信号を取り込む第１のフリップフロップ
と、前記デコーダの“０”出力によって前記第２のＰＷ
Ｍ信号を取り込む第２のフリップフロップと、前記第１
及び第２のフリップフロップの出力の論理を求める論理
回路と、前記クロックパルスに基づき前記論理回路の出
力を入力してそれを所定のタイミングで出力する第３の
フリップフロップとが、設けられている。
を解決するために、基準周波数のクロックパルスのパル
ス数をカウントする複数ビットのカウンタと、前記カウ
ンタの出力をデコードして“０”出力及び全出力をデコ
ード結果として出力するデコーダと、前記デコーダの全
出力をアナログ信号に変換して出力するＤ／Ａ変換器
と、前記Ｄ／Ａ変換器の出力とＰＷＭ制御電圧入力信号
とを比較して所定のデュティ比を持つＰＷＭ信号を出力
するコンパレータとを、備えた電圧／パルス幅変換回路
において、次のような回路を設けている。即ち、本発明
では、前記デコーダの“０”出力によって前記コンパレ
ータの出力を取り込む第１のフリップフロップと、前記
クロックパルスに基づき前記第１のフリップフロップの
出力を入力してそれを所定のタイミングで出力する第２
のフリップフロップとを、設けている。第２の発明で
は、電圧／パルス幅変換回路において、基準周波数のク
ロックパルスのパルス数をカウントする複数ビットのカ
ウンタと、前記カウンタの出力をデコードして“０”出
力及び全出力をデコード結果として出力するデコーダ
と、前記デコーダの全出力を２種類の異なるＤ／Ａ変換
ステップでアナログ信号に変換して第１と第２のアナロ
グ信号を出力するＤ／Ａ変換器と、前記第１のアナログ
信号とＰＷＭ制御電圧入力信号とを比較して所定のデュ
ティ比を持つ第１のＰＷＭ信号を出力する第１のコンパ
レータと、前記第２のアナログ信号と前記ＰＷＭ制御電
圧入力信号とを比較して所定のデュティ比を持つ第２の
ＰＷＭ信号を出力する第２のコンパレータとを、備えて
いる。さらに、前記デコーダの“０”出力によって前記
第１のＰＷＭ信号を取り込む第１のフリップフロップ
と、前記デコーダの“０”出力によって前記第２のＰＷ
Ｍ信号を取り込む第２のフリップフロップと、前記第１
及び第２のフリップフロップの出力の論理を求める論理
回路と、前記クロックパルスに基づき前記論理回路の出
力を入力してそれを所定のタイミングで出力する第３の
フリップフロップとが、設けられている。
【０００７】
【作用】第１の発明によれば、以上のように電圧／パル
ス幅変換回路を構成したので、ＰＷＭ制御電圧入力信号
及びクロックパルスが入力されると、該クロックパルス
によってデコーダがカウント動作を行い、そのカウンタ
結果がデコーダでデコードされる。デコーダの全出力
は、Ｄ／Ａ変換器でアナログ信号に変換され、コンパレ
ータへ送られる。コンパレータでは、アナログ信号とＰ
ＷＭ制御電圧入力信号との大小を比較し、それに応じた
デュティ比を持つＰＷＭ信号をフリップフロップへ出力
する。フリップフロップは、デコーダの“０”出力によ
ってコンパレータの出力を取り込み、その出力が、クロ
ックパルスに基づき第２のフリップフロップによって取
込まれて所定のタイミングで出力される。第２の発明に
よれば、ＰＷＭ制御電圧入力信号及びクロックパルスが
入力されると、該ＰＷＭ信号が第１及び第２のコンパレ
ータへ送られると共に、該クロック信号によってカウン
タがカウント動作をし、そのカウンタ結果がデコーダで
デコードされる。デコーダの全出力は、Ｄ／Ａ変換器で
第１及び第２のアナログ信号に変換され、その第１及び
第２のアナログ信号が第１及び第２のコンパレータへそ
れぞれ送られる。第１のコンパレータはＰＷＭ制御電圧
入力信号と第１のアナログ信号との大小を比較し、さら
に第２のコンパレータがＰＷＭ制御電圧入力信号と第２
のアナログ信号との大小を比較し、それらの第１及び第
２のコンパレータの出力が第１及び第２のフリップフロ
ップへそれぞれ送られる。第１及び第２のフリップフロ
ップでは、デコーダの“０”出力によって第１及び第２
のコンパレータの出力をそれぞれ取り込む。この取り込
まれた第１及び第２のコンパレータの出力は、論理回路
で論理が取られ、ＰＷＭ制御電圧入力信号に含まれるノ
イズ成分が除去されて、クロックパルスに基づき第３の
フリップフロップで取り込まれ、所定のタイミングで出
力される。従って、前記課題を解決できるのである。
ス幅変換回路を構成したので、ＰＷＭ制御電圧入力信号
及びクロックパルスが入力されると、該クロックパルス
によってデコーダがカウント動作を行い、そのカウンタ
結果がデコーダでデコードされる。デコーダの全出力
は、Ｄ／Ａ変換器でアナログ信号に変換され、コンパレ
ータへ送られる。コンパレータでは、アナログ信号とＰ
ＷＭ制御電圧入力信号との大小を比較し、それに応じた
デュティ比を持つＰＷＭ信号をフリップフロップへ出力
する。フリップフロップは、デコーダの“０”出力によ
ってコンパレータの出力を取り込み、その出力が、クロ
ックパルスに基づき第２のフリップフロップによって取
込まれて所定のタイミングで出力される。第２の発明に
よれば、ＰＷＭ制御電圧入力信号及びクロックパルスが
入力されると、該ＰＷＭ信号が第１及び第２のコンパレ
ータへ送られると共に、該クロック信号によってカウン
タがカウント動作をし、そのカウンタ結果がデコーダで
デコードされる。デコーダの全出力は、Ｄ／Ａ変換器で
第１及び第２のアナログ信号に変換され、その第１及び
第２のアナログ信号が第１及び第２のコンパレータへそ
れぞれ送られる。第１のコンパレータはＰＷＭ制御電圧
入力信号と第１のアナログ信号との大小を比較し、さら
に第２のコンパレータがＰＷＭ制御電圧入力信号と第２
のアナログ信号との大小を比較し、それらの第１及び第
２のコンパレータの出力が第１及び第２のフリップフロ
ップへそれぞれ送られる。第１及び第２のフリップフロ
ップでは、デコーダの“０”出力によって第１及び第２
のコンパレータの出力をそれぞれ取り込む。この取り込
まれた第１及び第２のコンパレータの出力は、論理回路
で論理が取られ、ＰＷＭ制御電圧入力信号に含まれるノ
イズ成分が除去されて、クロックパルスに基づき第３の
フリップフロップで取り込まれ、所定のタイミングで出
力される。従って、前記課題を解決できるのである。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す電圧／パルス幅変
換回路の回路図であり、従来の図２中の要素と共通の要
素には共通の符号が付されている。この電圧／パルス幅
変換回路１０Ａでは、従来の電圧／パルス幅変換回路１
０内のＮＯＲゲート１８に代えて、リセット・セット型
フリップフロップ（以下、ＲＳ−ＦＦという）３０が設
けられている点のみが従来のものと異なっており、その
他の構成は従来の回路と同一である。ＲＳ−ＦＦ３０
は、コンパレータ１７の出力端子に接続されたリセット
入力端子Ｒ、８ビットのデコーダ１５の“０”出力端子
Ｏ0 に接続されたセット入力端子Ｓ、及びＤ−ＦＦ１９
のデータ入力端子Ｄに接続された出力端子Ｑを有してい
る。リセット入力端子Ｒ及びセット入力端子Ｓには、そ
れぞれ信号反転用のインバータ３１，３２の入力端子が
接続され、該インバータ３１，３２の出力端子とＲＳ−
ＦＦ３０の出力端子Ｑとの間に、２個の２入力ＮＡＮＤ
ゲート３３，３４がたすき掛け接続されている。ＲＳ−
ＦＦ３０の出力端子Ｑから出力される出力信号Ｓ３０
は、Ｄ−ＦＦ１９のデータ入力端子Ｄに入力され、該Ｄ
−ＦＦ１９の出力端子Ｑから電圧／パルス幅変換回路１
０Ａの出力端子１３へ、ＰＷＭ信号Ｓ１３ａが出力され
るようになっている。
換回路の回路図であり、従来の図２中の要素と共通の要
素には共通の符号が付されている。この電圧／パルス幅
変換回路１０Ａでは、従来の電圧／パルス幅変換回路１
０内のＮＯＲゲート１８に代えて、リセット・セット型
フリップフロップ（以下、ＲＳ−ＦＦという）３０が設
けられている点のみが従来のものと異なっており、その
他の構成は従来の回路と同一である。ＲＳ−ＦＦ３０
は、コンパレータ１７の出力端子に接続されたリセット
入力端子Ｒ、８ビットのデコーダ１５の“０”出力端子
Ｏ0 に接続されたセット入力端子Ｓ、及びＤ−ＦＦ１９
のデータ入力端子Ｄに接続された出力端子Ｑを有してい
る。リセット入力端子Ｒ及びセット入力端子Ｓには、そ
れぞれ信号反転用のインバータ３１，３２の入力端子が
接続され、該インバータ３１，３２の出力端子とＲＳ−
ＦＦ３０の出力端子Ｑとの間に、２個の２入力ＮＡＮＤ
ゲート３３，３４がたすき掛け接続されている。ＲＳ−
ＦＦ３０の出力端子Ｑから出力される出力信号Ｓ３０
は、Ｄ−ＦＦ１９のデータ入力端子Ｄに入力され、該Ｄ
−ＦＦ１９の出力端子Ｑから電圧／パルス幅変換回路１
０Ａの出力端子１３へ、ＰＷＭ信号Ｓ１３ａが出力され
るようになっている。
【０００９】図６は図１に示す電圧／パルス幅変換回路
１０Ａのタイムチャート、及び図７は図６の部分拡大図
である。以下、これらの図６及び図７を参照しつつ、図
１に示す電圧／パルス幅変換回路１０Ａの動作を説明す
る。例えば、自動車の夜間走行において、夜間照明用ス
イッチ２１をオン状態にすると、約１３．８Ｖのバッテ
リ電圧Ｖ２０がＶ２１の形で該スイッチ２１に入力さ
れ、そのバッテリ電圧Ｖ２１が可変抵抗２２へ供給され
ると共に、発振回路２５及びインバータ２６へ供給され
る。可変抵抗２２では、その抵抗値に対応して０〜１
３．８Ｖの電圧を出力し、分圧抵抗２３，２４へ送る。
この分圧抵抗２３，２４の抵抗値は、コンパレータ１７
の動作入力電圧範囲で決定される。分圧抵抗２３と２４
の接続点の電圧は、ＰＷＭ制御電圧入力信号Ｓ１１の形
で、電圧／パルス幅変換回路１０Ａの入力端子１１を通
してコンパレータ１７の（＋）側入力端子へ供給され
る。ＰＷＭ制御電圧入力信号Ｓ１１は、可変抵抗２２の
調整により、図６の信号Ｓ１１ａ，Ｓ１１ｂのようにそ
のレベルが変化する。一方、バッテリ電圧Ｖ２１が発振
回路２５に供給されると、該発振回路２５が発振を行っ
て基準周波数３２．７６８ＫＨZ のクロックパルスＳ１
２を出力し、それを電圧／パルス幅変換回路１０Ａの入
力端子１２を通して８ビットのバイナリカウンタ１４へ
供給する。また、バッテリ電圧Ｖ２１がインバータ２６
へ供給されると、該インバータ２６から“Ｌ”レベルの
信号が出力され、それがＯＲゲート２７へ送られて該Ｏ
Ｒゲート２７が開く。クロックパルスＳ１２が８ビット
のバイナリカウンタ１４に供給されると、該バイナリカ
ウンタ１４では、カウント値０〜２５５までのカウント
動作を連続的に行い、その出力信号を８ビットのデコー
ダ１５へ送る。図３に示すデコーダ１５では、入力端子
Ｉから入力したバイナリカウンタ１４のカウント値に対
応した出力端子０0〜０63，０64〜０255を順次選択し、
選択した出力端子０0 〜０63，０64〜０255を通して６
ビットのＤ／Ａ変換器１６内のアナログスイッチ１６ａ
1〜１６ａ64を順次オン状態にする。すると、分圧抵抗
１６ｂ1〜１６ｂ64で設定された電圧のアナログ信号Ｓ
１６が、Ｄ／Ａ変換器１６の出力端子から出力される。
例えば、デコーダ１５の入力端子Ｉに入力される８ビッ
トのバイナリカウンタ１４のカウント値が０〜１の区
間、該デコーダ１５の出力端子Ｏ0 を通してＤ／Ａ変換
器１６内のアナログスイッチ１６ａ1 がオン状態とな
る。他のアナログスイッチ１６ａ2 〜１６ａ64がオフ状
態であるので、０Ｖのアナログ信号Ｓ１６がＤ／Ａ変換
器１６の出力端子から出力される。バイナリカウンタ１
４のカウント値が２の区間、デコーダ１５の出力端子Ｏ
1 を通してＤ／Ａ変換器１６内のアナログスイッチ１６
ａ2がオン状態となり、他のアナログスイッチ１６ａ1，
１６ａ3 〜１６ａ64がオフ状態であるので、分圧抵抗１
６ｂ1と１６ｂ2の接続点の電圧がアナログ信号Ｓ１６と
して出力される。同様の動作が、アナログスイッチ１６
ａ64まで行われる。８ビットのバイナリカウンタ１４
は、連続カウント動作を行っているので、Ｄ／Ａ変換器
１６も、その内部のアナログスイッチ１６ａ1 〜１６ａ
64の選択動作を連続的に行い、図６のような波形のアナ
ログ信号Ｓ１６を出力し、コンパレータ１７の（−）側
入力端子へ供給する。なお、図６のアナログ信号Ｓ１６
は、カウント値２〜６３の区間、リニアに表現されてい
るが、それを拡大して見ると、図７に示すように階段波
である。コンパレータ１７は、Ｄ／Ａ変換器１６から出
力されたアナログ信号Ｓ１６と、入力端子１１から入力
されたＰＷＭ制御電圧入力信号Ｓ１１（Ｓ１１ａ，Ｓ１
１ｂ）との大小比較を行い、それに応じたＰＷＭ信号Ｓ
１７を生成してＲＳ−ＦＦ３０のリセット入力端子Ｒへ
出力する。ここで、デコーダ１５の“０”出力端子Ｏ0
から出力される“０”出力信号Ｓ１５ａが“Ｈ”レベル
のとき、ＲＳ−ＦＦ３０のセット入力端子Ｓを通して該
ＲＳ−ＦＦ３０がセットされ、その出力端子Ｑの出力信
号Ｓ３０が“Ｈ”レベルとなる。すると、Ｄ−ＦＦ１９
は、クロック入力端子に入力されるクロックパルスＳ１
２により、データ入力端子Ｄに入力される“Ｈ”レベル
の出力信号Ｓ３０を取り込み、該出力端子Ｑから出力さ
れるＰＷＭ信号Ｓ１３ａを“Ｈ”レベルにする。
１０Ａのタイムチャート、及び図７は図６の部分拡大図
である。以下、これらの図６及び図７を参照しつつ、図
１に示す電圧／パルス幅変換回路１０Ａの動作を説明す
る。例えば、自動車の夜間走行において、夜間照明用ス
イッチ２１をオン状態にすると、約１３．８Ｖのバッテ
リ電圧Ｖ２０がＶ２１の形で該スイッチ２１に入力さ
れ、そのバッテリ電圧Ｖ２１が可変抵抗２２へ供給され
ると共に、発振回路２５及びインバータ２６へ供給され
る。可変抵抗２２では、その抵抗値に対応して０〜１
３．８Ｖの電圧を出力し、分圧抵抗２３，２４へ送る。
この分圧抵抗２３，２４の抵抗値は、コンパレータ１７
の動作入力電圧範囲で決定される。分圧抵抗２３と２４
の接続点の電圧は、ＰＷＭ制御電圧入力信号Ｓ１１の形
で、電圧／パルス幅変換回路１０Ａの入力端子１１を通
してコンパレータ１７の（＋）側入力端子へ供給され
る。ＰＷＭ制御電圧入力信号Ｓ１１は、可変抵抗２２の
調整により、図６の信号Ｓ１１ａ，Ｓ１１ｂのようにそ
のレベルが変化する。一方、バッテリ電圧Ｖ２１が発振
回路２５に供給されると、該発振回路２５が発振を行っ
て基準周波数３２．７６８ＫＨZ のクロックパルスＳ１
２を出力し、それを電圧／パルス幅変換回路１０Ａの入
力端子１２を通して８ビットのバイナリカウンタ１４へ
供給する。また、バッテリ電圧Ｖ２１がインバータ２６
へ供給されると、該インバータ２６から“Ｌ”レベルの
信号が出力され、それがＯＲゲート２７へ送られて該Ｏ
Ｒゲート２７が開く。クロックパルスＳ１２が８ビット
のバイナリカウンタ１４に供給されると、該バイナリカ
ウンタ１４では、カウント値０〜２５５までのカウント
動作を連続的に行い、その出力信号を８ビットのデコー
ダ１５へ送る。図３に示すデコーダ１５では、入力端子
Ｉから入力したバイナリカウンタ１４のカウント値に対
応した出力端子０0〜０63，０64〜０255を順次選択し、
選択した出力端子０0 〜０63，０64〜０255を通して６
ビットのＤ／Ａ変換器１６内のアナログスイッチ１６ａ
1〜１６ａ64を順次オン状態にする。すると、分圧抵抗
１６ｂ1〜１６ｂ64で設定された電圧のアナログ信号Ｓ
１６が、Ｄ／Ａ変換器１６の出力端子から出力される。
例えば、デコーダ１５の入力端子Ｉに入力される８ビッ
トのバイナリカウンタ１４のカウント値が０〜１の区
間、該デコーダ１５の出力端子Ｏ0 を通してＤ／Ａ変換
器１６内のアナログスイッチ１６ａ1 がオン状態とな
る。他のアナログスイッチ１６ａ2 〜１６ａ64がオフ状
態であるので、０Ｖのアナログ信号Ｓ１６がＤ／Ａ変換
器１６の出力端子から出力される。バイナリカウンタ１
４のカウント値が２の区間、デコーダ１５の出力端子Ｏ
1 を通してＤ／Ａ変換器１６内のアナログスイッチ１６
ａ2がオン状態となり、他のアナログスイッチ１６ａ1，
１６ａ3 〜１６ａ64がオフ状態であるので、分圧抵抗１
６ｂ1と１６ｂ2の接続点の電圧がアナログ信号Ｓ１６と
して出力される。同様の動作が、アナログスイッチ１６
ａ64まで行われる。８ビットのバイナリカウンタ１４
は、連続カウント動作を行っているので、Ｄ／Ａ変換器
１６も、その内部のアナログスイッチ１６ａ1 〜１６ａ
64の選択動作を連続的に行い、図６のような波形のアナ
ログ信号Ｓ１６を出力し、コンパレータ１７の（−）側
入力端子へ供給する。なお、図６のアナログ信号Ｓ１６
は、カウント値２〜６３の区間、リニアに表現されてい
るが、それを拡大して見ると、図７に示すように階段波
である。コンパレータ１７は、Ｄ／Ａ変換器１６から出
力されたアナログ信号Ｓ１６と、入力端子１１から入力
されたＰＷＭ制御電圧入力信号Ｓ１１（Ｓ１１ａ，Ｓ１
１ｂ）との大小比較を行い、それに応じたＰＷＭ信号Ｓ
１７を生成してＲＳ−ＦＦ３０のリセット入力端子Ｒへ
出力する。ここで、デコーダ１５の“０”出力端子Ｏ0
から出力される“０”出力信号Ｓ１５ａが“Ｈ”レベル
のとき、ＲＳ−ＦＦ３０のセット入力端子Ｓを通して該
ＲＳ−ＦＦ３０がセットされ、その出力端子Ｑの出力信
号Ｓ３０が“Ｈ”レベルとなる。すると、Ｄ−ＦＦ１９
は、クロック入力端子に入力されるクロックパルスＳ１
２により、データ入力端子Ｄに入力される“Ｈ”レベル
の出力信号Ｓ３０を取り込み、該出力端子Ｑから出力さ
れるＰＷＭ信号Ｓ１３ａを“Ｈ”レベルにする。
【００１０】Ｄ／Ａ変換器１６から出力されるアナログ
信号Ｓ１６のレベルが、入力端子１１より入力されるＰ
ＷＭ制御電圧入力信号Ｓ１１のレベルを越えると、コン
パレータ１７から出力されるＰＷＭ信号Ｓ１７の電位が
反転し、その“Ｈ”レベルのＰＷＭ信号Ｓ１７によって
ＲＳ−ＦＦ３０をリセットする。ＲＳ−ＦＦ３０がリセ
ットされると、出力端子Ｑの出力信号Ｓ３０が“Ｌ”レ
ベルとなり、それがＤ−ＦＦ１９のデータ入力端子Ｄに
取り込まれ、該出力端子Ｑから出力されるＰＷＭ信号Ｓ
１３ａが“Ｌ”レベルとなる。従って、可変抵抗２２を
調節することにより、ＰＷＭ制御電圧入力信号Ｓ１１
ａ，Ｓ１１ｂに応じたデュティ比を有するＰＷＭ信号Ｓ
１３ａを出力端子１３から出力できる。このＰＷＭ信号
Ｓ１３ａは、ＯＲゲート２７を通して出力される。夜間
照明用スイッチ２１をオフ状態すると、インバータ２６
の出力信号が“Ｈ”レベルとなり、ＯＲゲート２７へ送
られる。そのため、ＰＷＭ信号Ｓ１３ａのレベルに関わ
らず、ＯＲゲート２７の出力信号が“Ｈ”レベルとな
る。本実施例では、次のような利点を有している。図７
に示すように、Ｄ／Ａ変換器１６から出力されるアナロ
グ信号Ｓ１６のレベルと、ＰＷＭ制御電圧入力信号Ｓ１
１ｂのレベルとが近傍のとき、従来の回路では、コンパ
レータ１７の変換結果出力、ひいてはＤ−ＦＦ１９から
出力されるＰＷＭ信号Ｓ１３がばたつく。これに対し、
本実施例では、ＲＳ−ＦＦ３０を設けているので、コン
パレータ１７の変換結果出力が最初にばたついた時点で
既に該ＲＳ−ＦＦ３０のデータが完全に安定している。
そのため、Ｄ−ＦＦ１９からばたつきのない正常な値の
ＰＷＭ信号Ｓ１３ａを出力できる。従って、回路規模が
従来のものとあまり変わらないにも関わらず、高精度、
及び高安定な輝度制御を実現できる。
信号Ｓ１６のレベルが、入力端子１１より入力されるＰ
ＷＭ制御電圧入力信号Ｓ１１のレベルを越えると、コン
パレータ１７から出力されるＰＷＭ信号Ｓ１７の電位が
反転し、その“Ｈ”レベルのＰＷＭ信号Ｓ１７によって
ＲＳ−ＦＦ３０をリセットする。ＲＳ−ＦＦ３０がリセ
ットされると、出力端子Ｑの出力信号Ｓ３０が“Ｌ”レ
ベルとなり、それがＤ−ＦＦ１９のデータ入力端子Ｄに
取り込まれ、該出力端子Ｑから出力されるＰＷＭ信号Ｓ
１３ａが“Ｌ”レベルとなる。従って、可変抵抗２２を
調節することにより、ＰＷＭ制御電圧入力信号Ｓ１１
ａ，Ｓ１１ｂに応じたデュティ比を有するＰＷＭ信号Ｓ
１３ａを出力端子１３から出力できる。このＰＷＭ信号
Ｓ１３ａは、ＯＲゲート２７を通して出力される。夜間
照明用スイッチ２１をオフ状態すると、インバータ２６
の出力信号が“Ｈ”レベルとなり、ＯＲゲート２７へ送
られる。そのため、ＰＷＭ信号Ｓ１３ａのレベルに関わ
らず、ＯＲゲート２７の出力信号が“Ｈ”レベルとな
る。本実施例では、次のような利点を有している。図７
に示すように、Ｄ／Ａ変換器１６から出力されるアナロ
グ信号Ｓ１６のレベルと、ＰＷＭ制御電圧入力信号Ｓ１
１ｂのレベルとが近傍のとき、従来の回路では、コンパ
レータ１７の変換結果出力、ひいてはＤ−ＦＦ１９から
出力されるＰＷＭ信号Ｓ１３がばたつく。これに対し、
本実施例では、ＲＳ−ＦＦ３０を設けているので、コン
パレータ１７の変換結果出力が最初にばたついた時点で
既に該ＲＳ−ＦＦ３０のデータが完全に安定している。
そのため、Ｄ−ＦＦ１９からばたつきのない正常な値の
ＰＷＭ信号Ｓ１３ａを出力できる。従って、回路規模が
従来のものとあまり変わらないにも関わらず、高精度、
及び高安定な輝度制御を実現できる。
【００１１】第２の実施例 図８は、本発明の第２の実施例を示す電圧／パルス幅変
換回路の回路図であり、第１の実施例を示す図１中の要
素と共通の要素には共通の符号が付されている。この電
圧／パルス幅変換回路１０Ｂでは、第１の実施例の電圧
／パルス幅変換回路１０Ａ内の６ビットの抵抗分圧型Ｄ
／Ａ変換器１６に代えてそれと回路構成の異なる６ビッ
トの抵抗分圧型Ｄ／Ａ変換器４０が設けられると共に、
その出力端子に第１及び第２のコンパレータ１７−１，
１７−２が接続され、それらの各コンパレータ１７−
１，１７−２の出力端子に第１及び第２のＲＳ−ＦＦ３
０−１，３０−２が接続され、さらに該ＲＳ−ＦＦ３０
−１，３０−２の出力端子が２入力ＡＮＤゲート５０を
介してＤ−ＦＦ１９のデータ入力端子Ｄに接続されてい
る点のみが、第１の実施例と異なっている。６ビットの
抵抗分圧型Ｄ／Ａ変換器４０は、８ビットのデコーダ１
５の全出力信号Ｓ１５ｂをＤ／Ａ変換して２種類の第１
及び第２のアナログ信号Ｓ４０ａ，Ｓ４０ｂを出力する
回路である。第１のコンパレータ１７−１は、（＋）側
入力端子がＰＷＭ制御電圧入力信号Ｓ１１を入力する入
力端子１１に接続され、（−）側入力端子がＤ／Ａ変換
器４０の第１のアナログ信号Ｓ４０ａを出力する出力端
子に接続され、第１のＰＷＭ信号Ｓ１７−１を出力する
回路である。第２のコンパレータ１７−２は、（＋）側
入力端子が入力端子１１に接続され、（−）側入力端子
がＤ／Ａ変換器４０の第２のアナログ信号Ｓ４０ｂを出
力する出力端子に接続され、第２のＰＷＭ信号Ｓ１７−
２を出力する回路である。第１及び第２のＲＳ−ＦＦ３
０−１，３０−２は、図１のＲＳ−ＦＦ３０と同一の回
路構成である。第１のＲＳ−ＦＦ３０−１は、リセット
入力端子Ｒが第１のコンパレータ１７−１の出力端子に
接続され、セット入力端子Ｓが８ビットのデコーダ１５
の“０”出力信号Ｓ１５ａを出力する“０”出力端子Ｏ
0 に接続されている。ＲＳ−ＦＦ３０−２は、リセット
入力端子Ｒが第２のコンパレータ１７−２の出力端子に
接続され、セット入力端子Ｓがデコーダ１５の“０”出
力端子Ｏ0 に接続されている。第１及び第２のＲＳ−Ｆ
Ｆ３０−１，３０−２の各出力端子Ｑは、２入力ＡＮＤ
ゲート５０の入力端子にそれぞれ接続され、出力信号Ｓ
５０を出力する該ＡＮＤゲート５０の出力端子がＤ−Ｆ
Ｆ１９のデータ入力端子Ｄに接続されている。
換回路の回路図であり、第１の実施例を示す図１中の要
素と共通の要素には共通の符号が付されている。この電
圧／パルス幅変換回路１０Ｂでは、第１の実施例の電圧
／パルス幅変換回路１０Ａ内の６ビットの抵抗分圧型Ｄ
／Ａ変換器１６に代えてそれと回路構成の異なる６ビッ
トの抵抗分圧型Ｄ／Ａ変換器４０が設けられると共に、
その出力端子に第１及び第２のコンパレータ１７−１，
１７−２が接続され、それらの各コンパレータ１７−
１，１７−２の出力端子に第１及び第２のＲＳ−ＦＦ３
０−１，３０−２が接続され、さらに該ＲＳ−ＦＦ３０
−１，３０−２の出力端子が２入力ＡＮＤゲート５０を
介してＤ−ＦＦ１９のデータ入力端子Ｄに接続されてい
る点のみが、第１の実施例と異なっている。６ビットの
抵抗分圧型Ｄ／Ａ変換器４０は、８ビットのデコーダ１
５の全出力信号Ｓ１５ｂをＤ／Ａ変換して２種類の第１
及び第２のアナログ信号Ｓ４０ａ，Ｓ４０ｂを出力する
回路である。第１のコンパレータ１７−１は、（＋）側
入力端子がＰＷＭ制御電圧入力信号Ｓ１１を入力する入
力端子１１に接続され、（−）側入力端子がＤ／Ａ変換
器４０の第１のアナログ信号Ｓ４０ａを出力する出力端
子に接続され、第１のＰＷＭ信号Ｓ１７−１を出力する
回路である。第２のコンパレータ１７−２は、（＋）側
入力端子が入力端子１１に接続され、（−）側入力端子
がＤ／Ａ変換器４０の第２のアナログ信号Ｓ４０ｂを出
力する出力端子に接続され、第２のＰＷＭ信号Ｓ１７−
２を出力する回路である。第１及び第２のＲＳ−ＦＦ３
０−１，３０−２は、図１のＲＳ−ＦＦ３０と同一の回
路構成である。第１のＲＳ−ＦＦ３０−１は、リセット
入力端子Ｒが第１のコンパレータ１７−１の出力端子に
接続され、セット入力端子Ｓが８ビットのデコーダ１５
の“０”出力信号Ｓ１５ａを出力する“０”出力端子Ｏ
0 に接続されている。ＲＳ−ＦＦ３０−２は、リセット
入力端子Ｒが第２のコンパレータ１７−２の出力端子に
接続され、セット入力端子Ｓがデコーダ１５の“０”出
力端子Ｏ0 に接続されている。第１及び第２のＲＳ−Ｆ
Ｆ３０−１，３０−２の各出力端子Ｑは、２入力ＡＮＤ
ゲート５０の入力端子にそれぞれ接続され、出力信号Ｓ
５０を出力する該ＡＮＤゲート５０の出力端子がＤ−Ｆ
Ｆ１９のデータ入力端子Ｄに接続されている。
【００１２】図９は、図８に示す８ビットのデコーダ１
５及び６ビットの抵抗分圧型Ｄ／Ａ変換器４０の構成例
を示す回路図である。６ビットの抵抗分圧型Ｄ／Ａ変換
器４０は、８ビットのデコーダ１５の出力端子０0〜０
63，０64〜０255から出力される出力信号Ｓ１５ａ，Ｓ
１５ｂによって切替え制御されるアナログスイッチ４１
0〜４１64，４２0〜４２64と、分圧抵抗４３1〜４
３64，４４0〜４４63とを有し、それらの分圧抵抗４３
1 〜４３64，４４0〜４４63が基準電圧ＶrefとＧＮＤと
の間に直列接続されている。分圧抵抗４４0 の一端がＧ
ＮＤに接続されると共に、分圧抵抗４３64の一端が基準
電圧Ｖre fに接続されている。 アナログスイッチ４１0
〜４１64の一方の端子は、分圧抵抗４４0〜４４63の接
続点（電位の低い方）にそれぞれ接続され、他方の端子
が、共通接続されて第２のアナログ信号Ｓ４０ｂを出力
する該Ｄ／Ａ変換器４０の出力端子に接続されている。
アナログスイッチ４２0〜４２64の一方の端子は、分圧
抵抗４３1〜４３64の接続点（電位の低い方）にそれぞ
れ接続され、他方の端子が、共通接続されて第１のアナ
ログ信号Ｓ４０ａを出力する該Ｄ／Ａ変換器４０の出力
端子に接続されている。
５及び６ビットの抵抗分圧型Ｄ／Ａ変換器４０の構成例
を示す回路図である。６ビットの抵抗分圧型Ｄ／Ａ変換
器４０は、８ビットのデコーダ１５の出力端子０0〜０
63，０64〜０255から出力される出力信号Ｓ１５ａ，Ｓ
１５ｂによって切替え制御されるアナログスイッチ４１
0〜４１64，４２0〜４２64と、分圧抵抗４３1〜４
３64，４４0〜４４63とを有し、それらの分圧抵抗４３
1 〜４３64，４４0〜４４63が基準電圧ＶrefとＧＮＤと
の間に直列接続されている。分圧抵抗４４0 の一端がＧ
ＮＤに接続されると共に、分圧抵抗４３64の一端が基準
電圧Ｖre fに接続されている。 アナログスイッチ４１0
〜４１64の一方の端子は、分圧抵抗４４0〜４４63の接
続点（電位の低い方）にそれぞれ接続され、他方の端子
が、共通接続されて第２のアナログ信号Ｓ４０ｂを出力
する該Ｄ／Ａ変換器４０の出力端子に接続されている。
アナログスイッチ４２0〜４２64の一方の端子は、分圧
抵抗４３1〜４３64の接続点（電位の低い方）にそれぞ
れ接続され、他方の端子が、共通接続されて第１のアナ
ログ信号Ｓ４０ａを出力する該Ｄ／Ａ変換器４０の出力
端子に接続されている。
【００１３】図１０は、図８に示す電圧／パルス幅変換
回路１０Ｂのタイムチャートであり、この図を参照しつ
つ図８及び図９の動作を説明する。夜間照明用スイッチ
２１をオン状態にすると、バッテリ電圧Ｖ２０がＶ２１
の形で入力され、そのバッテリ電圧Ｖ２１が可変抵抗２
２、発振回路２５、及びインバータ２６に供給される。
バッテリ電圧Ｖ２１が可変抵抗２２に供給されると、分
圧抵抗２３，２４を介してＰＷＭ制御電圧入力信号Ｓ１
１が電圧／パルス幅変換回路１０Ｂの入力端子１１に入
力され、第１，第２のコンパレータ１７−１，１７−２
の（＋）側入力端子へ供給される。バッテリ電圧Ｖ２１
が発振回路２５に供給されると、該発振回路２５から基
準周波数のクロックパルスＳ１２が電圧／パルス幅変換
回路１０Ｂの入力端子１２へ供給され、８ビットのバイ
ナリカウンタ１４へ送られる。すると、バイナリカウン
タ１４がカウント動作を行い、そのカウント結果がデコ
ーダ１５の入力端子Ｉヘ送られる。また、バッテリ電圧
Ｖ２１がインバータ２６に供給されると、該インバータ
２６から“Ｌ”レベルが出力され、ＯＲゲート２７へ送
られる。バイナリカウンタ１４のカウント結果が８ビッ
トのデコーダ１５の入力端子Ｉヘ送られると、該デコー
ダ１５の“０”出力端子Ｏ0 から“Ｈ”レベルの“０”
出力信号Ｓ１５ａが出力され、第１，第２のＲＳ−ＦＦ
３０−１，３０−２がセットされる。第１，第２のＲＳ
−ＦＦ３１−１，３１−２がセットされると、それらの
出力端子Ｑが“Ｈ”レベルとなり、ＡＮＤゲート５０の
出力信号Ｓ５０も“Ｈ”レベルとなる。ＡＮＤゲート５
０から出力される“Ｈ”レベルの出力信号Ｓ５０は、Ｄ
−ＦＦ１９のデータ入力端子Ｄに取り込まれ、その出力
端子Ｑから“Ｈ”レベルのＰＷＭ信号Ｓ１３ｂが出力端
子１３へ出力され、それがＯＲゲート２７を通して出力
される。Ｄ／Ａ変換器４０から出力される第１，第２の
アナログ信号Ｓ４０ａ，Ｓ４０ｂのレベルが、入力端子
１１から入力されるＰＷＭ制御電圧入力信号Ｓ１１（Ｓ
１１ａ，Ｓ１１ｂ）のレベルを越えると、第１，第２の
コンパレータ１７−１，１７−２から出力されるＰＷＭ
信号Ｓ１７−１，Ｓ１７−２の電位が反転し、第１，第
２のＲＳ−ＦＦ３０−１，３０−２がリセットされる。
第１，第２のＲＳ−ＦＦ３０−１，３０−２がリセット
されると、それらの出力端子Ｑが“Ｌ”レベルとなり、
ＡＮＤゲート５０の出力信号Ｓ５０が“Ｌ”レベルとな
る。すると、Ｄ−ＦＦ１９の出力端子Ｑから出力される
ＰＷＭ信号Ｓ１３ｂが“Ｌ”レベルとなり、出力端子１
３から出力されてＯＲゲート２７へ送られ、該ＯＲゲー
ト２７の出力信号が“Ｌ”レベルとなる。図１０に示す
ように、例えば、Ｄ／Ａ変換器４０から出力される第２
のアナログ信号Ｓ４０ｂのレベルと、ＰＷＭ制御電圧入
力信号Ｓ１１ａのレベルとが近傍のとき、第２のコンパ
レータ１７−２から出力されるＰＷＭ信号Ｓ１７−２ａ
がばたつく。しかし、第２のＲＳ−ＦＦ３０−２によ
り、最初にばたついた時点で該ＲＳ−ＦＦ３０−２から
安定した出力信号が出力される。しかも、第１のコンパ
レータ１７−１から出力されるＰＷＭ信号Ｓ１７−１ａ
が完全に安定した状態であるので、このＰＷＭ信号Ｓ１
７−１ａを入力している第１のＲＳ−ＦＦ３０−１の出
力信号と、第２のコンパレータ１７−２から出力される
ＰＷＭ信号Ｓ１７−２ａを入力している第２のＲＳ−Ｆ
Ｆ３０−２の出力信号とが、ＡＮＤゲート５０で論理積
が取られる。そのため、ＡＮＤゲート５０の出力信号Ｓ
５０ａが完全に安定し、それがＤ−ＦＦ１９を介して出
力端子１３へ出力されるので、正常なＰＷＭ信号Ｓ１３
ｂをＯＲゲート２７へ出力することができる。さらに、
入力端子１１から入力されるＰＷＭ制御電圧入力信号Ｓ
１１が、Ｄ／Ａ変換器４０の１ステップ以内のノイズを
含んでいる場合、そのノイズによってコンパレータ１７
−１，１７−２のいずれか一方の出力がバタつくが、他
方の出力が安定であるため、それらの両出力がＡＮＤゲ
ート５０で論理積が取られることにより、ノイズの影響
が除去されて正常なＰＷＭ信号Ｓ１３ｂを出力端子１３
から出力することができる。従って、高精度、及び高安
定な電子表示装置における輝度制御が可能になる。
回路１０Ｂのタイムチャートであり、この図を参照しつ
つ図８及び図９の動作を説明する。夜間照明用スイッチ
２１をオン状態にすると、バッテリ電圧Ｖ２０がＶ２１
の形で入力され、そのバッテリ電圧Ｖ２１が可変抵抗２
２、発振回路２５、及びインバータ２６に供給される。
バッテリ電圧Ｖ２１が可変抵抗２２に供給されると、分
圧抵抗２３，２４を介してＰＷＭ制御電圧入力信号Ｓ１
１が電圧／パルス幅変換回路１０Ｂの入力端子１１に入
力され、第１，第２のコンパレータ１７−１，１７−２
の（＋）側入力端子へ供給される。バッテリ電圧Ｖ２１
が発振回路２５に供給されると、該発振回路２５から基
準周波数のクロックパルスＳ１２が電圧／パルス幅変換
回路１０Ｂの入力端子１２へ供給され、８ビットのバイ
ナリカウンタ１４へ送られる。すると、バイナリカウン
タ１４がカウント動作を行い、そのカウント結果がデコ
ーダ１５の入力端子Ｉヘ送られる。また、バッテリ電圧
Ｖ２１がインバータ２６に供給されると、該インバータ
２６から“Ｌ”レベルが出力され、ＯＲゲート２７へ送
られる。バイナリカウンタ１４のカウント結果が８ビッ
トのデコーダ１５の入力端子Ｉヘ送られると、該デコー
ダ１５の“０”出力端子Ｏ0 から“Ｈ”レベルの“０”
出力信号Ｓ１５ａが出力され、第１，第２のＲＳ−ＦＦ
３０−１，３０−２がセットされる。第１，第２のＲＳ
−ＦＦ３１−１，３１−２がセットされると、それらの
出力端子Ｑが“Ｈ”レベルとなり、ＡＮＤゲート５０の
出力信号Ｓ５０も“Ｈ”レベルとなる。ＡＮＤゲート５
０から出力される“Ｈ”レベルの出力信号Ｓ５０は、Ｄ
−ＦＦ１９のデータ入力端子Ｄに取り込まれ、その出力
端子Ｑから“Ｈ”レベルのＰＷＭ信号Ｓ１３ｂが出力端
子１３へ出力され、それがＯＲゲート２７を通して出力
される。Ｄ／Ａ変換器４０から出力される第１，第２の
アナログ信号Ｓ４０ａ，Ｓ４０ｂのレベルが、入力端子
１１から入力されるＰＷＭ制御電圧入力信号Ｓ１１（Ｓ
１１ａ，Ｓ１１ｂ）のレベルを越えると、第１，第２の
コンパレータ１７−１，１７−２から出力されるＰＷＭ
信号Ｓ１７−１，Ｓ１７−２の電位が反転し、第１，第
２のＲＳ−ＦＦ３０−１，３０−２がリセットされる。
第１，第２のＲＳ−ＦＦ３０−１，３０−２がリセット
されると、それらの出力端子Ｑが“Ｌ”レベルとなり、
ＡＮＤゲート５０の出力信号Ｓ５０が“Ｌ”レベルとな
る。すると、Ｄ−ＦＦ１９の出力端子Ｑから出力される
ＰＷＭ信号Ｓ１３ｂが“Ｌ”レベルとなり、出力端子１
３から出力されてＯＲゲート２７へ送られ、該ＯＲゲー
ト２７の出力信号が“Ｌ”レベルとなる。図１０に示す
ように、例えば、Ｄ／Ａ変換器４０から出力される第２
のアナログ信号Ｓ４０ｂのレベルと、ＰＷＭ制御電圧入
力信号Ｓ１１ａのレベルとが近傍のとき、第２のコンパ
レータ１７−２から出力されるＰＷＭ信号Ｓ１７−２ａ
がばたつく。しかし、第２のＲＳ−ＦＦ３０−２によ
り、最初にばたついた時点で該ＲＳ−ＦＦ３０−２から
安定した出力信号が出力される。しかも、第１のコンパ
レータ１７−１から出力されるＰＷＭ信号Ｓ１７−１ａ
が完全に安定した状態であるので、このＰＷＭ信号Ｓ１
７−１ａを入力している第１のＲＳ−ＦＦ３０−１の出
力信号と、第２のコンパレータ１７−２から出力される
ＰＷＭ信号Ｓ１７−２ａを入力している第２のＲＳ−Ｆ
Ｆ３０−２の出力信号とが、ＡＮＤゲート５０で論理積
が取られる。そのため、ＡＮＤゲート５０の出力信号Ｓ
５０ａが完全に安定し、それがＤ−ＦＦ１９を介して出
力端子１３へ出力されるので、正常なＰＷＭ信号Ｓ１３
ｂをＯＲゲート２７へ出力することができる。さらに、
入力端子１１から入力されるＰＷＭ制御電圧入力信号Ｓ
１１が、Ｄ／Ａ変換器４０の１ステップ以内のノイズを
含んでいる場合、そのノイズによってコンパレータ１７
−１，１７−２のいずれか一方の出力がバタつくが、他
方の出力が安定であるため、それらの両出力がＡＮＤゲ
ート５０で論理積が取られることにより、ノイズの影響
が除去されて正常なＰＷＭ信号Ｓ１３ｂを出力端子１３
から出力することができる。従って、高精度、及び高安
定な電子表示装置における輝度制御が可能になる。
【００１４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１及び図８のＲＳ−ＦＦ３０，３０−１，３
０−２を、リセット付きＤ−ＦＦ等の他のフリップフロ
ップに置き換えても良い。例えば、図１のＲＳ−ＦＦ３
０をリセット付きＤ−ＦＦで置き換える場合、該Ｄ−Ｆ
Ｆのデータ入力端子を“Ｈ”レベルに固定し、クロック
入力端子をコンパレータ１７の出力端子に接続し、リセ
ット入力端子をデコーダ１５の“０”出力端子Ｏ0 に接
続すれば、図１のＲＳ−ＦＦ３０と同様の作用、効果が
得られる。 （ii） 図８のＡＮＤゲート５０は、ＮＡＮＤゲートや
ＮＯＲゲート等といった他の論理回路に置き換えても良
い。例えば、ＮＡＮＤゲートやＮＯＲゲートを使用する
場合、それらの入力端子をＲＳ−ＦＦ３０−１，３０−
２の反転出力端子に接続すれば、図８の回路とほぼ同様
の作用、効果が得られる。 （iii) 図１及び図８では、８ビットのバイナリカウン
タ１４、８ビットのデコーダ、及び６ビットの抵抗分圧
型Ｄ／Ａ変換器１６，４０を用いたが、それらのビット
数を他の数にしたり、あるいはそのバイナリカウンタ１
４を他のカウンタに置き換えても良い。この際、使用す
るカウンタのカウントコードに合わせてデコーダ１５を
対応させれば良い。また、抵抗分圧型Ｄ／Ａ変換器１
６，４０は、同様のＤ／Ａ変換出力が得られる他の構造
のＤ／Ａ変換器を用いても良い。（iv） 図１及び図８
において、入力端子１１に接続される入力回路を他の回
路構成にする等、種々の変形が可能である。また、本発
明は、チューナ、カセットデッキ、コンパクトディス
ク、カークロック、その他情報表示装置等といったカー
オーディオ装置や、その他の電子表示装置の輝度制御回
路等の種々の装置に適用することが可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１及び図８のＲＳ−ＦＦ３０，３０−１，３
０−２を、リセット付きＤ−ＦＦ等の他のフリップフロ
ップに置き換えても良い。例えば、図１のＲＳ−ＦＦ３
０をリセット付きＤ−ＦＦで置き換える場合、該Ｄ−Ｆ
Ｆのデータ入力端子を“Ｈ”レベルに固定し、クロック
入力端子をコンパレータ１７の出力端子に接続し、リセ
ット入力端子をデコーダ１５の“０”出力端子Ｏ0 に接
続すれば、図１のＲＳ−ＦＦ３０と同様の作用、効果が
得られる。 （ii） 図８のＡＮＤゲート５０は、ＮＡＮＤゲートや
ＮＯＲゲート等といった他の論理回路に置き換えても良
い。例えば、ＮＡＮＤゲートやＮＯＲゲートを使用する
場合、それらの入力端子をＲＳ−ＦＦ３０−１，３０−
２の反転出力端子に接続すれば、図８の回路とほぼ同様
の作用、効果が得られる。 （iii) 図１及び図８では、８ビットのバイナリカウン
タ１４、８ビットのデコーダ、及び６ビットの抵抗分圧
型Ｄ／Ａ変換器１６，４０を用いたが、それらのビット
数を他の数にしたり、あるいはそのバイナリカウンタ１
４を他のカウンタに置き換えても良い。この際、使用す
るカウンタのカウントコードに合わせてデコーダ１５を
対応させれば良い。また、抵抗分圧型Ｄ／Ａ変換器１
６，４０は、同様のＤ／Ａ変換出力が得られる他の構造
のＤ／Ａ変換器を用いても良い。（iv） 図１及び図８
において、入力端子１１に接続される入力回路を他の回
路構成にする等、種々の変形が可能である。また、本発
明は、チューナ、カセットデッキ、コンパクトディス
ク、カークロック、その他情報表示装置等といったカー
オーディオ装置や、その他の電子表示装置の輝度制御回
路等の種々の装置に適用することが可能である。
【００１５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、デコーダの“０”出力によってコンパレータ
の出力を取り込む第１のフリップフロップと、クロック
パルスに基づき第１のフリップフロップの出力を入力し
てそれを所定のタイミングで出力する第２のフリップフ
ロップとを設けたので、Ｄ／Ａ変換器から出力されるア
ナログ信号のレベルとＰＷＭ制御電圧入力信号のレベル
とが近傍のとき、コンパレータの変換結果出力がばたつ
いても、その最初にばたついた時点で既に第１のフリッ
プフロップのデータが完全に安定しているので、第２の
フリップフロップから正常なＰＷＭ信号を出力すること
ができる。従って、回路規模をそれ程増大させることな
く、高精度、及び高安定な表示装置の輝度制御が可能と
なる。第２の発明によれば、第１及び第２のアナログ信
号を出力するＤ／Ａ変換器と、第１及び第２のコンパレ
ータと、第１及び第２のフリップフロップと、論理回路
と、第３のフリップフロップとを設けたので、Ｄ／Ａ変
換器から出力されるアナログ信号のレベルとＰＷＭ制御
電圧入力信号のレベルとが近傍しているときに、第１，
第２のコンパレータの出力がばたついても、第１の発明
と同様に、第１，第２のフリップフロップにより、最初
にばたついた時点で該フリップフロップによって安定し
たＰＷＭ信号を得ることができる。しかも、ＰＷＭ制御
電圧入力信号に、Ｄ／Ａ変換器の１ステップ以内のノイ
ズを含んでいる場合、第１または第２のコンパレータの
いずれか一方の出力がばたついても、他方の出力が安定
であるため、その両出力が論理回路によって論理を取ら
れ、ノイズの影響が除去されて第３のフリップフロップ
から正常なＰＷＭ信号を出力できる。従って、ノイズに
対して強く、より高精度、及び高安定な表示装置の輝度
制御が可能になる。
によれば、デコーダの“０”出力によってコンパレータ
の出力を取り込む第１のフリップフロップと、クロック
パルスに基づき第１のフリップフロップの出力を入力し
てそれを所定のタイミングで出力する第２のフリップフ
ロップとを設けたので、Ｄ／Ａ変換器から出力されるア
ナログ信号のレベルとＰＷＭ制御電圧入力信号のレベル
とが近傍のとき、コンパレータの変換結果出力がばたつ
いても、その最初にばたついた時点で既に第１のフリッ
プフロップのデータが完全に安定しているので、第２の
フリップフロップから正常なＰＷＭ信号を出力すること
ができる。従って、回路規模をそれ程増大させることな
く、高精度、及び高安定な表示装置の輝度制御が可能と
なる。第２の発明によれば、第１及び第２のアナログ信
号を出力するＤ／Ａ変換器と、第１及び第２のコンパレ
ータと、第１及び第２のフリップフロップと、論理回路
と、第３のフリップフロップとを設けたので、Ｄ／Ａ変
換器から出力されるアナログ信号のレベルとＰＷＭ制御
電圧入力信号のレベルとが近傍しているときに、第１，
第２のコンパレータの出力がばたついても、第１の発明
と同様に、第１，第２のフリップフロップにより、最初
にばたついた時点で該フリップフロップによって安定し
たＰＷＭ信号を得ることができる。しかも、ＰＷＭ制御
電圧入力信号に、Ｄ／Ａ変換器の１ステップ以内のノイ
ズを含んでいる場合、第１または第２のコンパレータの
いずれか一方の出力がばたついても、他方の出力が安定
であるため、その両出力が論理回路によって論理を取ら
れ、ノイズの影響が除去されて第３のフリップフロップ
から正常なＰＷＭ信号を出力できる。従って、ノイズに
対して強く、より高精度、及び高安定な表示装置の輝度
制御が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す電圧／パルス幅変
換回路の回路図である。
換回路の回路図である。
【図２】従来の電圧／パルス幅変換回路の回路図であ
る。
る。
【図３】図２に示すデコーダ及びＤ／Ａ変換器の回路図
である。
である。
【図４】図２の動作を示すタイムチャートである。
【図５】従来の問題点を示す図４の部分拡大図である。
【図６】図１の動作を示すタイムチャートである。
【図７】図６の部分拡大図である。
【図８】本発明の第２の実施例を示す電圧／パルス幅変
換回路の回路図である。
換回路の回路図である。
【図９】図８に示すデコーダ及びＤ／Ａ変換器の回路図
である。
である。
【図１０】図８の動作を示すタイムチャートである。
１０Ａ，１０Ｂ 電圧／パルス幅変換回路 １４ バイナリカウンタ １５ デコーダ １６，４０ Ｄ／Ａ変換器 １７ コンパレータ １７−１，１７−２ 第１，第２のコンパレー
タ ３０ ＲＳ−ＦＦ ３０−１，３０−２ 第１，第２のＲＳ−ＦＦ １９ Ｄ−ＦＦ ５０ ＡＮＤゲート Ｓ１１，Ｓ１１ａ，Ｓ１１ｂ ＰＷＭ制御電圧入力信号 Ｓ１２ クロックパルス Ｓ１３ａ，Ｓ１３ｂ ＰＷＭ信号
タ ３０ ＲＳ−ＦＦ ３０−１，３０−２ 第１，第２のＲＳ−ＦＦ １９ Ｄ−ＦＦ ５０ ＡＮＤゲート Ｓ１１，Ｓ１１ａ，Ｓ１１ｂ ＰＷＭ制御電圧入力信号 Ｓ１２ クロックパルス Ｓ１３ａ，Ｓ１３ｂ ＰＷＭ信号
Claims (2)
- 【請求項１】 基準周波数のクロックパルスのパルス数
をカウントする複数ビットのカウンタと、 前記カウンタの出力をデコードして“０”出力及び全出
力をデコード結果として出力するデコーダと、 前記デコーダの全出力をアナログ信号に変換して出力す
るディジタル／アナログ変換器と、 前記ディジタル／アナログ変換器の出力とパルス幅変調
制御電圧入力信号とを比較して所定のデュティ比を持つ
パルス幅変調信号を出力するコンパレータとを、 備えた電圧／パルス幅変換回路において、 前記デコーダの“０”出力によって前記コンパレータの
出力を取り込む第１のフリップフロップと、 前記クロックパルスに基づき前記第１のフリップフロッ
プの出力を入力してそれを所定のタイミングで出力する
第２のフリップフロップとを、 設けたことを特徴とする電圧／パルス幅変換回路。 - 【請求項２】 基準周波数のクロックパルスのパルス数
をカウントする複数ビットのカウンタと、 前記カウンタの出力をデコードして“０”出力及び全出
力をデコード結果として出力するデコーダと、 前記デコーダの全出力を２種類の異なるディジタル／ア
ナログ変換ステップでアナログ信号に変換して第１と第
２のアナログ信号を出力するディジタル／アナログ変換
器と、 前記第１のアナログ信号とパルス幅変調制御電圧入力信
号とを比較して所定のデュティ比を持つ第１のパルス幅
変調信号を出力する第１のコンパレータと、 前記第２のアナログ信号と前記パルス幅変調制御電圧入
力信号とを比較して所定のデュティ比を持つ第２のパル
ス幅変調信号を出力する第２のコンパレータと、 前記デコーダの“０”出力によって前記第１のパルス幅
変調信号を取り込む第１のフリップフロップと、 前記デコーダの“０”出力によって前記第２のパルス幅
変調信号を取り込む第２のフリップフロップと、 前記第１及び第２のフリップフロップの出力の論理を求
める論理回路と、 前記クロックパルスに基づき前記論理回路の出力を入力
してそれを所定のタイミングで出力する第３のフリップ
フロップとを、 備えたことを特徴とする電圧／パルス幅変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181669A JPH0738397A (ja) | 1993-07-22 | 1993-07-22 | 電圧／パルス幅変換回路 |
| US08/277,063 US5481214A (en) | 1993-07-22 | 1994-07-19 | Voltage to pulse-width conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181669A JPH0738397A (ja) | 1993-07-22 | 1993-07-22 | 電圧／パルス幅変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738397A true JPH0738397A (ja) | 1995-02-07 |
Family
ID=16104801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181669A Withdrawn JPH0738397A (ja) | 1993-07-22 | 1993-07-22 | 電圧／パルス幅変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5481214A (ja) |
| JP (1) | JPH0738397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006050588A (ja) * | 2004-07-02 | 2006-02-16 | Yamaha Corp | パルス幅変調増幅器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742249A (en) * | 1996-05-24 | 1998-04-21 | Vlsi Technology, Inc. | System using a digital timer for a joystick potentiometer readout |
| US5894239A (en) * | 1997-04-18 | 1999-04-13 | International Business Machines Corporation | Single shot with pulse width controlled by reference oscillator |
| JPH11136129A (ja) * | 1997-10-28 | 1999-05-21 | Denso Corp | Ｐｗｍ変換回路およびそれを用いたセンサ装置 |
| JP2003255900A (ja) * | 2002-02-27 | 2003-09-10 | Sanyo Electric Co Ltd | カラー有機ｅｌ表示装置 |
| US6879201B1 (en) * | 2002-04-01 | 2005-04-12 | Xilinx, Inc. | Glitchless pulse generator |
| US7184480B1 (en) * | 2002-09-25 | 2007-02-27 | O2Micro International Limited | Digital PWM generator |
| US7340657B2 (en) * | 2004-12-30 | 2008-03-04 | Intel Corporation | On-chip high-speed serial data analyzers, systems, and associated methods |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698580B2 (ja) * | 1987-03-09 | 1998-01-19 | 沖電気工業株式会社 | 電圧／パルス幅変換回路 |
| JP3053658B2 (ja) * | 1991-03-04 | 2000-06-19 | 沖電気工業株式会社 | 電圧／パルス幅変調回路 |
-
1993
- 1993-07-22 JP JP5181669A patent/JPH0738397A/ja not_active Withdrawn
-
1994
- 1994-07-19 US US08/277,063 patent/US5481214A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006050588A (ja) * | 2004-07-02 | 2006-02-16 | Yamaha Corp | パルス幅変調増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5481214A (en) | 1996-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2698580B2 (ja) | 電圧／パルス幅変換回路 | |
| JP3837095B2 (ja) | インピーダンス制御回路 | |
| US7157941B2 (en) | Differential switching circuit and digital-to-analog converter | |
| JPH0738397A (ja) | 電圧／パルス幅変換回路 | |
| JP3053658B2 (ja) | 電圧／パルス幅変調回路 | |
| JP3788317B2 (ja) | 位相同期発振回路 | |
| JPH0723589A (ja) | Ｈ形ブリッジ回路の制御回路 | |
| JP3638696B2 (ja) | Ｖｃｏ回路の駆動方法及びｖｃｏ回路 | |
| JPH08288811A (ja) | プッシュプル駆動回路 | |
| JP3026412B2 (ja) | 電圧／パルス幅変換回路 | |
| US6914494B1 (en) | Very low current oscillator with variable duty cycle | |
| JP3209967B2 (ja) | 電流セル及びこれを用いたディジタル／アナログ変換器 | |
| JPH1131968A (ja) | Ａｄ変換器 | |
| JP2897706B2 (ja) | 基準電圧発生回路 | |
| JP2001177380A (ja) | 比較回路及びこれを用いた発振回路 | |
| JPH08288825A (ja) | 出力回路 | |
| JPH10270985A (ja) | 電圧制御発振回路 | |
| JP2912351B1 (ja) | チャージポンプ装置 | |
| KR100230408B1 (ko) | 저전력 비교기 회로 및 비교기의 제어방법 | |
| JP2960192B2 (ja) | 液晶表示装置 | |
| JP2000244289A (ja) | コンパレータ回路 | |
| JP3218168B2 (ja) | 液晶駆動用電源回路 | |
| JP3633540B2 (ja) | 降圧コンバータおよび降圧コンバータのｆｅｔ駆動方法 | |
| JP3284167B2 (ja) | 液晶駆動用電源回路 | |
| JPH0753313Y2 (ja) | Ａ／ｄ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |