JP3788317B2 - 位相同期発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器を構成要素とする位相同期発振回路に開する。
【０００２】
【従来の技術】
従来の位相同期発振回路の構成を図３に示す。同図において、位相同期発振回路は、位相比較器１と、抵抗Ｒ１、コンデンサＣ１からなるループフィルタ２と、電圧制御発振器３と、分周器４とを有している。
また、ＰＭＯＳトランジスタＰ１のソースが電源電圧ＶDDが供給される電源ラインに接続され、ＰＭＯＳトランジスタＰ１のドレインがＮＭＯＳトランジスタＮ１のドレインに接続されつるとともに、ＮＭＯＳトランジスタＮ１のソースが接地されている。
【０００３】
位相比較器１の出力端のうち電圧制御発振器３の発振周波数を上昇させるためのＵＰ信号出力する出力端はＰＭＯＳトランジスタＰ１のゲートに、電圧制御発振器３の発振周波数を低下させるためのＤＯＷＮ信号を出力する出力端はＮＭＯＳトランジスタＮ１のゲートに接続されている。
【０００４】
位相比較器１は、入力端子１００より入力される入力信号と、電圧制御発振器３の発振出力を分周器４により分周した信号との位相を比較し、比較結果に応じて入力信号（基準信号）に対し、分周器４の出力信号の位相が進んでいる場合にはＵＰ信号をＰＭＯＳトランジスタＰ１のゲートに、分周器４の出力信号の位相が遅れている場合にはＤＯＷＮ信号をＮＭＯＳトランジスタＮ１のゲートに、それぞれ出力する。
【０００５】
したがって、ループフィルタ２の入力端には、位相比較器１における比較結果に応じて電源電圧ＶDDまたは接地電位が印加され、この結果、電圧制御発振器３には位相比較器１における比較結果に応じた直流電圧Ｖinが入力される。
電圧制御発振器３では、この直流電圧Ｖinのレベルに応じて発振周波数が調整され、最終的に入力端子１００から入力される信号の周波数に一致するように制御される。
【０００６】
次に、電圧制御発振器３の具体的構成を図４に示す。同図において、電圧制御発振器３は、オペアンプＯＰ１、ＰＭＯＳトランジスタＰ０、抵抗Ｒ０からなる電圧−電流変換回路３００と、ソースが、電源電圧ＶDDが供給される電源ラインに接続され、かつドレインがＮＭＯＳトランジスタＮ１０のドレインに接続されたＰＭＯＳトランジスタＰ１０、ドレインとゲートが短絡され、かつソースが接地されたＮＭＯＳトランジスタＮ１０からなる電流バイアス回路３０１と、リングオシレータ３０２とを有している。
【０００７】
電圧−電流変換回路３００は、ＰＭＯＳトランジスタＰ０のソースに電源電圧ＶDDが供給される電源ラインが接続され、ドレインは抵抗Ｒ０を介して接地されている。オペアンプＯＰ１の非反転入力端子は入力端子３１０に接続され、反転入力端子はＰＭＯＳトランジスタＰ０のドレインに接続され、オペアンプＯＰ１の出力端子はＰＭＯＳトランジスタＰ０のゲートに接続されている。
【０００８】
リングオシレータ３０２は、Ｎ（奇数）段のインバータＩＮＶ１〜ＩＮＶｎがリング状に接続され、各インバータＩＮＶ１〜ＩＮＶｎはＰＭＯＳトランジスタＰ１１〜Ｐ１ｎを介して一方の電源電圧ＶDDが供給され、ＮＭＯＳトランジスタＮ１１〜Ｎ１ｎを介して他方の電源電位（接地電位）が供給されるように構成されている。
また、電流バイアス回路３０１を構成するＰＭＯＳトランジスタ１０とＰＭＯＳトランジスタＰ１１〜Ｐ１ｎとはゲートが共通接続され、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎも同様に共通接続され、カレントミラーを構成している。
【０００９】
【発明が解決しようとする課題】
上記構成において、入力端子３１０より入力電圧ＶinがオペアンプＯＰ１の非反転入力端子に入力されると、ＰＭＯＳトランジスタＰ０を介して抵抗Ｒ０には、抵抗Ｒ０の抵抗値をＲとすると、Ｖin／Ｒの電流が流れる。このとき、電圧−電流変換回路３００のＰＭＯＳトランジスタＰ０と電流バイアス回路３０１のＰＭＯＳトランジスタＰ１０とはゲートが同電位に固定されているので、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１０には電流Ｖin／Ｒが流れる。
【００１０】
一方、ＰＭＯＳトランジスタ１０とＰＭＯＳトランジスタＰ１１〜Ｐ１ｎ、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎとがカレントミラーを構成しているために各インバータＩＮＶ１〜ＩＮＶｎには電流Ｖin／Ｒに比例した電流で駆動され、電圧制御発振器３の発振周波数ｆは、
ｆ＝Ｋ・（Ｖin／Ｒ）／ＶDD （１）
となる。但し、Ｋはインバータの段数と、ゲート容量で決まる定数であり、上式（１）から明らかなように、電源電圧ＶDDが変動すると、発振周波数ｆが変動し、位相同期ループでフィードバックがかかって補正されるまでジッタが生じることとなる。
【００１１】
本発明はこのような事情に鑑みてなされたものであり、発振周波数が電源電圧に依存しにくい電圧制御発振器及び位相同期発振回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、位相比較器と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタと、該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信号を発振する電圧制御発振器と、該電圧制御発振器の出力を所定の分周比で分周し前記位相比較器の一方の入力端に出力する分周器とを有し、前記位相比較器は入力信号と前記分周器の出力信号の位相を比較し前記アップダウンカウンタにアップカウントまたはダウンカウントを指示する信号を出力する位相同期発振回路であって、前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数出力をラッチし、ラッチされた計数出力をデコードするラッチ回路及びデコーダと、電源電圧が供給される電源ラインと接地間に直列接続された抵抗群と、該抵抗群の各タップに接続され前記ラッチ回路及びデコーダより出力されるデータコード値に基づいてオン、オフ状態が制御され、前記デコード値に応じてアナログ電圧を出力するアナログスイッチ群とを有し、前記アップダウンカウンタの計数出力に基づいて電源電圧を分圧した電圧に変換することを特徴とする。
【００１３】
また、請求項２に記載の発明は、位相比較器と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタと、該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信号を発振する電圧制御発振器と、該電圧制御発振器の出力を所定の分周比で分周し前記位相比較器の一方の入力端に出力する分周器とを有し、前記位相比較器は入力信号と前記分周器の出力信号の位相を比較し前記アップダウンカウンタにアップカウントまたはダウンカウントを指示する信号を出力する位相同期発振回路であって、前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数出力を所定のビット数で表現する場合における前記所定ビット数のうちの上位ビットをデコードする第１のデコーダと、前記所定ビット数のうちの下位ビットをデコードする第２のデコーダと、電源電圧が供給される電源ラインと接地間に直列接続された抵抗群と、該抵抗群の各タップに接続され前記第１のデコーダより出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群とを備え、前記第１のデコーダの出力に基づいて前記電圧制御発振器に供給される電源電圧に依存した電圧を分圧し出力する第１の分圧回路と、前記第１の分圧回路の出力端に直列接続された抵抗群と、該抵抗群の各タップに接続され前記第２のデコーダより出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群とを備え、前記第１の分圧回路の出力電圧を前記第２のデコーダの出力に基づいて分圧し、前記電圧制御発振器に出力する第２の分圧回路とを有し、さらに、前記位相同期発振回路における位相同期のロック状態を前記位相比較器１０から出力されるアップダウンカウンタ１２にアップカウントを指示する信号とダウンカウントを指示する信号の出力頻度に応じて判定するロック判定回路を有し、前記第１、第２のデコーダは前記ロック判定回路の判定出力に基づいて動作し、ロック状態になるまでは前記第1.のデコー-ダが動作し、ロック状態になった時点で該第１のデコーダはデコード値を保持し、次いで、第２のデコーダが動作を開始することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。本発明の実施の形態に係る位相同期発振回路の構成を図１に示す。同図において、本実施の形態に係る位相同期発振回路は、位相比較器１０と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタ１２と、アップダウンカウンタ１２の計数出力をＤ／Ａ変換するＤ／Ａ変換器１４と、Ｄ／Ａ変換器１４の出力に応じた周波数の信号を発振する電圧制御発振器１６と、電圧制御発振器１６の出力を所定の分周比で分周し位相比較器１０の一方の入力端に出力する分周器１８とを有している。
【００１６】
Ｄ／Ａ変換器１４は、アップダウンカウンタ１２の計数出力をラッチし、ラッチされた計数出力をデコードするラッチ回路及びデコーダ１４０と、電源電圧ＶDDが供給される電源ラインと接地間に直列接続された抵抗群１４１と、抵抗群１４１の各タップに接続されラッチ回路及びデコーダ１４０より出力されるデコード値に基づいてオン、オフ状態が制御され、上記デコード値に応じてアナログ電圧を出力するアナログスイッチ群１４２とを有している。アナログスイッチ群１４２は、アップダウンカウンタ１２の計数出力、すなわちラッチ回路及びデコーダ１４０より出力されるデコード値に基づいて１つのアナログスイッチが選択され、オン状態に制御される。
【００１７】
上記構成において、位相比較器１０は入力端子１００より入力される入力信号と分周器１８の出力信号の位相を比較しアップダウンカウンタ１２にアップカウントを指示するＵＰ信号、またはダウンカウントを指示するＤＯＷＮ信号を出力する。アップダウンカウンタ１２は、位相比較器１０から出力されるＵＰ信号または、ＤＯＷＮ信号に基づいて計数動作を行い、その計数出力をＤ／Ａ変換器１４に出力する。
【００１８】
Ｄ／Ａ変換器１４では、アップダウンカウンタ１２の計数出力がラッチ回路及びデコーダ１４０によりデコードされ、そのデコード値に基づいてアナログスイッチ群１４２のうち１つのアナログスイッチがオン状態に制御され、上記デコード値は、電源電圧ＶDDを分圧した電圧値に変換される。すなわち、上記デコード値に応じたアナログ電圧Ｖinが電圧制御発振器１６に出力される。
このＤ／Ａ変換器１４では、抵抗群１４１のタップ数をＭとすると、アナログスイッチ群１４２のスイッチ制御によりＶDD／Ｍステップで電圧が切り替わる。
【００１９】
ある時点でＮ番目のスイッチがオン状態になると、電圧制御発振器１６の入力電圧Ｖinは、（ＶDD／Ｍ）・Ｎであるから、
電圧制御発振器１６の発振周波数ｆは、式（１）より、
で表され、電源電圧ＶDDを含まない、すなわち、電圧制御発振器１６の発振周波数ｆは、電源電圧に依存しないことが判る。
このように、本実施の形態に係る位相同期発振器によれば、電圧制御発振器の発振周波数を電源電圧に依存させないようにすることができる。
【００２０】
次に、本発明の第２の実施の形態に係る位相同期発振回路の構成を図２に示す。本実施の形態に係る位相同期発振回路が第１の実施の形態に係る位相同期発振回路と構成上、異なるのは、Ｄ／Ａ変換器の分圧回路を粗調整用と微調整用との２段階構成とし、２つの分圧回路に対応する２つのデコーダを設け、これらのデコーダの動作状態を位相同期ループのロック状態に応じて制御するようにした点であり、他の構成は同様であるので、図１に示した位相同期発振回路と同一の要素には同一の符号を付し、重複する説明は省略する。
【００２１】
同図において、本実施の形態に係る位相同期発振回路は、入力信号と分周器１８の出力信号の位相を比較しアップダウンカウンタ１２にアップカウントまたはダウンカウントを指示する信号を出力する位相比較器１０と、位相比較器１０の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタ１２と、アップダウンカウンタ１２の計数出力をＤ／Ａ変換するＤ／Ａ変換器２０と、Ｄ／Ａ変換器２０の出力に応じた周波数の信号を発振する電圧制御発振器１６と、電圧制御発振器１６の出力を所定の分周比で分周し位相比較器１０の一方の入力端に出力する分周器１８とを有している。
【００２２】
Ｄ／Ａ変換器２０は、アップダウンカウンタ１２の計数出力を所定のビット数（本実施の形態では８ビット）で表現する場合における前記所定ビット数のうちの上位ビットをデコードするラッチ回路及びデコーダ２００と、前記所定ビット数のうちの下位ビットをデコードするラッチ回路及びデコーダ２０１と、ラッチ回路及びデコーダ２００の出力に基づいて電圧制御発振器１６に供給される電源電圧に依存した電圧を分圧し出力する第１の分圧回路と、第１の分圧回路の出力電圧をラッチ回路及びデコーダ２０１の出力に基づいて分圧し、電圧制御発振器１６に出力する第２の分圧回路とを有している。
【００２３】
第１の分圧回路は、電源電圧ＶDDが供給される電源ラインと接地間に直列接続された抵抗群２０２と、抵抗群２０２の各タップに接続されラッチ回路及びデコーダ２００より出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群２０３とを有している。
第２の分圧回路は、第１の分圧回路の出力端に直列接続された抵抗群２０４と、抵抗群２０４の各タップに接続されラッチ回路及びデコーダ２０１より出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群２０５とを有している。
【００２４】
さらに、位相同期発振回路は、位相同期発振回路における位相同期のロック状態を位相比較器１０から出力されるアップダウンカウンタ１２にアップカウントを指示する信号とダウンカウントを指示する信号の出力頻度に応じて判定するロック判定回路２２を有している。
ラッチ回路及びデコーダ２００、２０１はロック判定回路２２から入力される信号が論理「０」で動作状態となり、「１」でデコード値をホールドする状態となる。ラッチ回路及びデコーダ２００は本発明の第１のデコーダに、ラッチ回路及びデコーダ２０１は本発明の第２のデコーダに、それぞれ相当する。
【００２５】
ロック判定回路２２は、ロック状態になったか否かに応じて論理「１」、「０」の信号を出力する。ロック判定回路２２の出力はラッチ回路及びデコーダ２００に直接、ラッチ回路及びデコーダ２０１にはインバータ２０６を介して入力されるようになっている。
【００２６】
上記構成において、位相同期発振回路がロック状態になっていない場合にはロック判定回路２２より論理「０」信号がラッチ回路及びデコーダ２００に直接、ラッチ回路及びデコーダ２０１にはインバータ２０６を介して入力される。この結果、位相同期発振回路がロック状態なるまでは、ラッチ回路及びデコーダ２００が動作し、前記所定ビット数のうちの上位ビットについてのデコード値に基づいてアナログスイッチ群２０３が制御され、ロック状態になった時点でラッチ回路及びデコーダ２００にデコード値がホールドされ、第１の分圧回路の出力が確定する。
【００２７】
次いで、ロック状態になった時点で、ラッチ回路及びデコーダ２０１にインバータを介して論理「０」信号が入力されるので、ラッチ回路及びデコーダ２０１が動作状態となり、ラッチ回路及びデコーダ２０１による前記所定ビット数のうちの下位ビットについてのデコード値に基づいてアナログスイッチ群２０５が制御され、第２の分圧回路の出力、すなわちＤ／Ａ変換器２０の出力が確定する。
【００２８】
本実施の形態に係る位相同期発振回路によれば、電圧制御発振器の発振周波数を、ロック状態になるまでは、大きなステップで速やかに目標周波数近傍に到達させ、その後は小さなステップで発振周波数を変化させるように制御するので、第１の実施の形態による効果に加えて、ロック状態に至るまでの速度を向上させることができ、かつジッタ特性の改善が図れるという効果が得られる。
【００２９】
【発明の効果】
請求項１に記載の発明によれば、電圧制御発振器の発振周波数が電源電圧に依存しない位相同期発振回路が得られる。
【００３０】
請求項２に記載の発明によれば、請求項１に記載の発明による効果に加えて、ロック状態に至るまでの速度を向上させることができ、かつジッタ特性の改善が図れるという効果が得られる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る位相同期発振回路の構成を示すブロック図。
【図２】 本発明の第２の実施の形態に係る位相同期発振回路の構成を示すブロック図。
【図３】 従来の位相同期発振回路の構成を示すブロック図。
【図４】 図３における電圧制御発振器の具体的構成を示す回路図。
【符号の説明】
１０…位相比較器、１２…アップダウンカウンタ、１４、２０…Ｄ／Ａ変換器、１６…電圧制御発振器、１８…分周器、２２…ロック判定回路
【発明の属する技術分野】
本発明は、電圧制御発振器を構成要素とする位相同期発振回路に開する。
【０００２】
【従来の技術】
従来の位相同期発振回路の構成を図３に示す。同図において、位相同期発振回路は、位相比較器１と、抵抗Ｒ１、コンデンサＣ１からなるループフィルタ２と、電圧制御発振器３と、分周器４とを有している。
また、ＰＭＯＳトランジスタＰ１のソースが電源電圧ＶDDが供給される電源ラインに接続され、ＰＭＯＳトランジスタＰ１のドレインがＮＭＯＳトランジスタＮ１のドレインに接続されつるとともに、ＮＭＯＳトランジスタＮ１のソースが接地されている。
【０００３】
位相比較器１の出力端のうち電圧制御発振器３の発振周波数を上昇させるためのＵＰ信号出力する出力端はＰＭＯＳトランジスタＰ１のゲートに、電圧制御発振器３の発振周波数を低下させるためのＤＯＷＮ信号を出力する出力端はＮＭＯＳトランジスタＮ１のゲートに接続されている。
【０００４】
位相比較器１は、入力端子１００より入力される入力信号と、電圧制御発振器３の発振出力を分周器４により分周した信号との位相を比較し、比較結果に応じて入力信号（基準信号）に対し、分周器４の出力信号の位相が進んでいる場合にはＵＰ信号をＰＭＯＳトランジスタＰ１のゲートに、分周器４の出力信号の位相が遅れている場合にはＤＯＷＮ信号をＮＭＯＳトランジスタＮ１のゲートに、それぞれ出力する。
【０００５】
したがって、ループフィルタ２の入力端には、位相比較器１における比較結果に応じて電源電圧ＶDDまたは接地電位が印加され、この結果、電圧制御発振器３には位相比較器１における比較結果に応じた直流電圧Ｖinが入力される。
電圧制御発振器３では、この直流電圧Ｖinのレベルに応じて発振周波数が調整され、最終的に入力端子１００から入力される信号の周波数に一致するように制御される。
【０００６】
次に、電圧制御発振器３の具体的構成を図４に示す。同図において、電圧制御発振器３は、オペアンプＯＰ１、ＰＭＯＳトランジスタＰ０、抵抗Ｒ０からなる電圧−電流変換回路３００と、ソースが、電源電圧ＶDDが供給される電源ラインに接続され、かつドレインがＮＭＯＳトランジスタＮ１０のドレインに接続されたＰＭＯＳトランジスタＰ１０、ドレインとゲートが短絡され、かつソースが接地されたＮＭＯＳトランジスタＮ１０からなる電流バイアス回路３０１と、リングオシレータ３０２とを有している。
【０００７】
電圧−電流変換回路３００は、ＰＭＯＳトランジスタＰ０のソースに電源電圧ＶDDが供給される電源ラインが接続され、ドレインは抵抗Ｒ０を介して接地されている。オペアンプＯＰ１の非反転入力端子は入力端子３１０に接続され、反転入力端子はＰＭＯＳトランジスタＰ０のドレインに接続され、オペアンプＯＰ１の出力端子はＰＭＯＳトランジスタＰ０のゲートに接続されている。
【０００８】
リングオシレータ３０２は、Ｎ（奇数）段のインバータＩＮＶ１〜ＩＮＶｎがリング状に接続され、各インバータＩＮＶ１〜ＩＮＶｎはＰＭＯＳトランジスタＰ１１〜Ｐ１ｎを介して一方の電源電圧ＶDDが供給され、ＮＭＯＳトランジスタＮ１１〜Ｎ１ｎを介して他方の電源電位（接地電位）が供給されるように構成されている。
また、電流バイアス回路３０１を構成するＰＭＯＳトランジスタ１０とＰＭＯＳトランジスタＰ１１〜Ｐ１ｎとはゲートが共通接続され、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎも同様に共通接続され、カレントミラーを構成している。
【０００９】
【発明が解決しようとする課題】
上記構成において、入力端子３１０より入力電圧ＶinがオペアンプＯＰ１の非反転入力端子に入力されると、ＰＭＯＳトランジスタＰ０を介して抵抗Ｒ０には、抵抗Ｒ０の抵抗値をＲとすると、Ｖin／Ｒの電流が流れる。このとき、電圧−電流変換回路３００のＰＭＯＳトランジスタＰ０と電流バイアス回路３０１のＰＭＯＳトランジスタＰ１０とはゲートが同電位に固定されているので、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１０には電流Ｖin／Ｒが流れる。
【００１０】
一方、ＰＭＯＳトランジスタ１０とＰＭＯＳトランジスタＰ１１〜Ｐ１ｎ、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎとがカレントミラーを構成しているために各インバータＩＮＶ１〜ＩＮＶｎには電流Ｖin／Ｒに比例した電流で駆動され、電圧制御発振器３の発振周波数ｆは、
ｆ＝Ｋ・（Ｖin／Ｒ）／ＶDD （１）
となる。但し、Ｋはインバータの段数と、ゲート容量で決まる定数であり、上式（１）から明らかなように、電源電圧ＶDDが変動すると、発振周波数ｆが変動し、位相同期ループでフィードバックがかかって補正されるまでジッタが生じることとなる。
【００１１】
本発明はこのような事情に鑑みてなされたものであり、発振周波数が電源電圧に依存しにくい電圧制御発振器及び位相同期発振回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、位相比較器と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタと、該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信号を発振する電圧制御発振器と、該電圧制御発振器の出力を所定の分周比で分周し前記位相比較器の一方の入力端に出力する分周器とを有し、前記位相比較器は入力信号と前記分周器の出力信号の位相を比較し前記アップダウンカウンタにアップカウントまたはダウンカウントを指示する信号を出力する位相同期発振回路であって、前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数出力をラッチし、ラッチされた計数出力をデコードするラッチ回路及びデコーダと、電源電圧が供給される電源ラインと接地間に直列接続された抵抗群と、該抵抗群の各タップに接続され前記ラッチ回路及びデコーダより出力されるデータコード値に基づいてオン、オフ状態が制御され、前記デコード値に応じてアナログ電圧を出力するアナログスイッチ群とを有し、前記アップダウンカウンタの計数出力に基づいて電源電圧を分圧した電圧に変換することを特徴とする。
【００１３】
また、請求項２に記載の発明は、位相比較器と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタと、該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信号を発振する電圧制御発振器と、該電圧制御発振器の出力を所定の分周比で分周し前記位相比較器の一方の入力端に出力する分周器とを有し、前記位相比較器は入力信号と前記分周器の出力信号の位相を比較し前記アップダウンカウンタにアップカウントまたはダウンカウントを指示する信号を出力する位相同期発振回路であって、前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数出力を所定のビット数で表現する場合における前記所定ビット数のうちの上位ビットをデコードする第１のデコーダと、前記所定ビット数のうちの下位ビットをデコードする第２のデコーダと、電源電圧が供給される電源ラインと接地間に直列接続された抵抗群と、該抵抗群の各タップに接続され前記第１のデコーダより出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群とを備え、前記第１のデコーダの出力に基づいて前記電圧制御発振器に供給される電源電圧に依存した電圧を分圧し出力する第１の分圧回路と、前記第１の分圧回路の出力端に直列接続された抵抗群と、該抵抗群の各タップに接続され前記第２のデコーダより出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群とを備え、前記第１の分圧回路の出力電圧を前記第２のデコーダの出力に基づいて分圧し、前記電圧制御発振器に出力する第２の分圧回路とを有し、さらに、前記位相同期発振回路における位相同期のロック状態を前記位相比較器１０から出力されるアップダウンカウンタ１２にアップカウントを指示する信号とダウンカウントを指示する信号の出力頻度に応じて判定するロック判定回路を有し、前記第１、第２のデコーダは前記ロック判定回路の判定出力に基づいて動作し、ロック状態になるまでは前記第1.のデコー-ダが動作し、ロック状態になった時点で該第１のデコーダはデコード値を保持し、次いで、第２のデコーダが動作を開始することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。本発明の実施の形態に係る位相同期発振回路の構成を図１に示す。同図において、本実施の形態に係る位相同期発振回路は、位相比較器１０と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタ１２と、アップダウンカウンタ１２の計数出力をＤ／Ａ変換するＤ／Ａ変換器１４と、Ｄ／Ａ変換器１４の出力に応じた周波数の信号を発振する電圧制御発振器１６と、電圧制御発振器１６の出力を所定の分周比で分周し位相比較器１０の一方の入力端に出力する分周器１８とを有している。
【００１６】
Ｄ／Ａ変換器１４は、アップダウンカウンタ１２の計数出力をラッチし、ラッチされた計数出力をデコードするラッチ回路及びデコーダ１４０と、電源電圧ＶDDが供給される電源ラインと接地間に直列接続された抵抗群１４１と、抵抗群１４１の各タップに接続されラッチ回路及びデコーダ１４０より出力されるデコード値に基づいてオン、オフ状態が制御され、上記デコード値に応じてアナログ電圧を出力するアナログスイッチ群１４２とを有している。アナログスイッチ群１４２は、アップダウンカウンタ１２の計数出力、すなわちラッチ回路及びデコーダ１４０より出力されるデコード値に基づいて１つのアナログスイッチが選択され、オン状態に制御される。
【００１７】
上記構成において、位相比較器１０は入力端子１００より入力される入力信号と分周器１８の出力信号の位相を比較しアップダウンカウンタ１２にアップカウントを指示するＵＰ信号、またはダウンカウントを指示するＤＯＷＮ信号を出力する。アップダウンカウンタ１２は、位相比較器１０から出力されるＵＰ信号または、ＤＯＷＮ信号に基づいて計数動作を行い、その計数出力をＤ／Ａ変換器１４に出力する。
【００１８】
Ｄ／Ａ変換器１４では、アップダウンカウンタ１２の計数出力がラッチ回路及びデコーダ１４０によりデコードされ、そのデコード値に基づいてアナログスイッチ群１４２のうち１つのアナログスイッチがオン状態に制御され、上記デコード値は、電源電圧ＶDDを分圧した電圧値に変換される。すなわち、上記デコード値に応じたアナログ電圧Ｖinが電圧制御発振器１６に出力される。
このＤ／Ａ変換器１４では、抵抗群１４１のタップ数をＭとすると、アナログスイッチ群１４２のスイッチ制御によりＶDD／Ｍステップで電圧が切り替わる。
【００１９】
ある時点でＮ番目のスイッチがオン状態になると、電圧制御発振器１６の入力電圧Ｖinは、（ＶDD／Ｍ）・Ｎであるから、
電圧制御発振器１６の発振周波数ｆは、式（１）より、
このように、本実施の形態に係る位相同期発振器によれば、電圧制御発振器の発振周波数を電源電圧に依存させないようにすることができる。
【００２０】
次に、本発明の第２の実施の形態に係る位相同期発振回路の構成を図２に示す。本実施の形態に係る位相同期発振回路が第１の実施の形態に係る位相同期発振回路と構成上、異なるのは、Ｄ／Ａ変換器の分圧回路を粗調整用と微調整用との２段階構成とし、２つの分圧回路に対応する２つのデコーダを設け、これらのデコーダの動作状態を位相同期ループのロック状態に応じて制御するようにした点であり、他の構成は同様であるので、図１に示した位相同期発振回路と同一の要素には同一の符号を付し、重複する説明は省略する。
【００２１】
同図において、本実施の形態に係る位相同期発振回路は、入力信号と分周器１８の出力信号の位相を比較しアップダウンカウンタ１２にアップカウントまたはダウンカウントを指示する信号を出力する位相比較器１０と、位相比較器１０の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタ１２と、アップダウンカウンタ１２の計数出力をＤ／Ａ変換するＤ／Ａ変換器２０と、Ｄ／Ａ変換器２０の出力に応じた周波数の信号を発振する電圧制御発振器１６と、電圧制御発振器１６の出力を所定の分周比で分周し位相比較器１０の一方の入力端に出力する分周器１８とを有している。
【００２２】
Ｄ／Ａ変換器２０は、アップダウンカウンタ１２の計数出力を所定のビット数（本実施の形態では８ビット）で表現する場合における前記所定ビット数のうちの上位ビットをデコードするラッチ回路及びデコーダ２００と、前記所定ビット数のうちの下位ビットをデコードするラッチ回路及びデコーダ２０１と、ラッチ回路及びデコーダ２００の出力に基づいて電圧制御発振器１６に供給される電源電圧に依存した電圧を分圧し出力する第１の分圧回路と、第１の分圧回路の出力電圧をラッチ回路及びデコーダ２０１の出力に基づいて分圧し、電圧制御発振器１６に出力する第２の分圧回路とを有している。
【００２３】
第１の分圧回路は、電源電圧ＶDDが供給される電源ラインと接地間に直列接続された抵抗群２０２と、抵抗群２０２の各タップに接続されラッチ回路及びデコーダ２００より出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群２０３とを有している。
第２の分圧回路は、第１の分圧回路の出力端に直列接続された抵抗群２０４と、抵抗群２０４の各タップに接続されラッチ回路及びデコーダ２０１より出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群２０５とを有している。
【００２４】
さらに、位相同期発振回路は、位相同期発振回路における位相同期のロック状態を位相比較器１０から出力されるアップダウンカウンタ１２にアップカウントを指示する信号とダウンカウントを指示する信号の出力頻度に応じて判定するロック判定回路２２を有している。
ラッチ回路及びデコーダ２００、２０１はロック判定回路２２から入力される信号が論理「０」で動作状態となり、「１」でデコード値をホールドする状態となる。ラッチ回路及びデコーダ２００は本発明の第１のデコーダに、ラッチ回路及びデコーダ２０１は本発明の第２のデコーダに、それぞれ相当する。
【００２５】
ロック判定回路２２は、ロック状態になったか否かに応じて論理「１」、「０」の信号を出力する。ロック判定回路２２の出力はラッチ回路及びデコーダ２００に直接、ラッチ回路及びデコーダ２０１にはインバータ２０６を介して入力されるようになっている。
【００２６】
上記構成において、位相同期発振回路がロック状態になっていない場合にはロック判定回路２２より論理「０」信号がラッチ回路及びデコーダ２００に直接、ラッチ回路及びデコーダ２０１にはインバータ２０６を介して入力される。この結果、位相同期発振回路がロック状態なるまでは、ラッチ回路及びデコーダ２００が動作し、前記所定ビット数のうちの上位ビットについてのデコード値に基づいてアナログスイッチ群２０３が制御され、ロック状態になった時点でラッチ回路及びデコーダ２００にデコード値がホールドされ、第１の分圧回路の出力が確定する。
【００２７】
次いで、ロック状態になった時点で、ラッチ回路及びデコーダ２０１にインバータを介して論理「０」信号が入力されるので、ラッチ回路及びデコーダ２０１が動作状態となり、ラッチ回路及びデコーダ２０１による前記所定ビット数のうちの下位ビットについてのデコード値に基づいてアナログスイッチ群２０５が制御され、第２の分圧回路の出力、すなわちＤ／Ａ変換器２０の出力が確定する。
【００２８】
本実施の形態に係る位相同期発振回路によれば、電圧制御発振器の発振周波数を、ロック状態になるまでは、大きなステップで速やかに目標周波数近傍に到達させ、その後は小さなステップで発振周波数を変化させるように制御するので、第１の実施の形態による効果に加えて、ロック状態に至るまでの速度を向上させることができ、かつジッタ特性の改善が図れるという効果が得られる。
【００２９】
【発明の効果】
請求項１に記載の発明によれば、電圧制御発振器の発振周波数が電源電圧に依存しない位相同期発振回路が得られる。
【００３０】
請求項２に記載の発明によれば、請求項１に記載の発明による効果に加えて、ロック状態に至るまでの速度を向上させることができ、かつジッタ特性の改善が図れるという効果が得られる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る位相同期発振回路の構成を示すブロック図。
【図２】 本発明の第２の実施の形態に係る位相同期発振回路の構成を示すブロック図。
【図３】 従来の位相同期発振回路の構成を示すブロック図。
【図４】 図３における電圧制御発振器の具体的構成を示す回路図。
【符号の説明】
１０…位相比較器、１２…アップダウンカウンタ、１４、２０…Ｄ／Ａ変換器、１６…電圧制御発振器、１８…分周器、２２…ロック判定回路
Claims (2)
- 位相比較器と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタと、該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信号を発振する電圧制御発振器と、該電圧制御発振器の出力を所定の分周比で分周し前記位相比較器の一方の入力端に出力する分周器とを有し、前記位相比較器は入力信号と前記分周器の出力信号の位相を比較し前記アップダウンカウンタにアップ力ウントまたはダウンカウントを指示する信号を出力する位相同期発振回路であって、
前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数出力をラッチし、ラッチされた計数出力をデコードするラッチ回路及びデコーダと、電源電圧が供給される電源ラインと接地間に直列接続された抵抗群と、該抵抗群の各タップに接続され前記ラッチ回路及びデコーダより出力されるデータコード値に基づいてオン、オフ状態が制御され、前記デコード値に応じてアナログ電圧を出力するアナログスイッチ群とを有し、前記アップダウンカウンタの計数出力に基づいて電源電圧を分圧した電圧に変換することを特徴とする位相同期発振回路。 - 位相比較器と、該位相比較器の比較結果に応じてアップカウント又はダウンカウントを行うアップダウンカウンタと、該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信号を発振する電圧制御発振器と、該電圧制御発振器の出力を所定の分周比で分周し前記位相比較器の一方の入力端に出力する分周器とを有し、前記位相比較器は入力信号と前記分周器の出力信号の位相を比較し前記アップダウンカウンタにアップ力ウントまたはダウンカウントを指示する信号を出力する位相同期発振回路であって、
前記Ｄ／Ａ変換器は、
前記アップダウンカウンタの計数出力を所定のビット数で表現する場合における前記所定ビット数のうちの上位ビットをデコードする第１のデコーダと、
前記所定ビット数のうちの下位ビットをデコードする第２のデコーダと、
電源電圧が供給される電源ラインと接地間に直列接続された抵抗群と、
該抵抗群の各タップに接続され前記第１のデコーダより出力されるデコ−ド値に基づいてオン、オフ制御されるアナログスイッチ群とを備え、
前記第１のデコーダの出力に基づいて前記電圧制御発振器に供給される電源電圧に依存した電圧を分圧し出力する第１の分圧回路と、
前記第１の分圧回路の出力端に直列接続された抵抗群と、該抵抗群の各タップに接続され前記第２のデコーダより出力されるデコード値に基づいてオン、オフ制御されるアナログスイッチ群とを備え、前記第１の分圧回路の出力電圧を前記第２のデコーダの出力に基づいて分圧し、前記電圧制御発振器に出力する第２の分圧回路とを有し、
さらに、前記位相同期発振回路における位相同期のロック状態を前記位相比較器から出力されるアップダウンカウンタにアップカウントを指示する信号とダウンカウントを指示する信号の出力頻度に応じて判定するロック判定回路を有し、
前記第１、第２のデコーダは前記ロック判定回路の判定出力に基づいて動作し、ロック状態になるまでは前記第１のデコーダが動作し、ロック状態になった時点で該第１のデコーダはデコード値を保持し、次いで、第２のデコーダが動作を開始することを特徴とする位相同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343806A JP3788317B2 (ja) | 2001-11-08 | 2001-11-08 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343806A JP3788317B2 (ja) | 2001-11-08 | 2001-11-08 | 位相同期発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152534A JP2003152534A (ja) | 2003-05-23 |
| JP3788317B2 true JP3788317B2 (ja) | 2006-06-21 |
Family
ID=19157427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001343806A Expired - Fee Related JP3788317B2 (ja) | 2001-11-08 | 2001-11-08 | 位相同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3788317B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101618431B1 (ko) * | 2013-03-15 | 2016-05-04 | 인텔 코포레이션 | 전압 조절기를 위한 확산 스펙트럼 장치 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079998A (ja) * | 2003-09-01 | 2005-03-24 | Sanyo Electric Co Ltd | 発振周波数制御回路 |
| TWI400886B (zh) | 2005-02-28 | 2013-07-01 | Semiconductor Energy Lab | 半導體裝置和使用該半導體裝置的電子設備 |
| JP2006270945A (ja) * | 2005-02-28 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びそれを用いた電子機器 |
| JP2006319393A (ja) * | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | 通信用半導体集積回路および無線通信装置 |
| US7642868B2 (en) * | 2007-06-15 | 2010-01-05 | Kabushiki Kaisha Toshiba | Wide range interpolative voltage controlled oscillator |
| KR100867545B1 (ko) | 2007-07-20 | 2008-11-06 | 삼성전기주식회사 | 전압 ｄａ 변환을 이용한 전압 제어 발진기 |
| JP4973579B2 (ja) * | 2008-03-31 | 2012-07-11 | 富士通セミコンダクター株式会社 | Ｃｒ発振回路 |
| US8089319B2 (en) | 2009-11-24 | 2012-01-03 | Kabushiki Kaisha Toshiba | Wide range interpolative voltage controlled oscillator |
| WO2012132847A1 (ja) * | 2011-03-31 | 2012-10-04 | 国立大学法人東京工業大学 | 注入同期型周波数同期発振器 |
-
2001
- 2001-11-08 JP JP2001343806A patent/JP3788317B2/ja not_active Expired - Fee Related
Cited By (1)
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|---|---|---|---|---|
| KR101618431B1 (ko) * | 2013-03-15 | 2016-05-04 | 인텔 코포레이션 | 전압 조절기를 위한 확산 스펙트럼 장치 |
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| Publication number | Publication date |
|---|---|
| JP2003152534A (ja) | 2003-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
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