JP2005079998A

JP2005079998A - 発振周波数制御回路

Info

Publication number: JP2005079998A
Application number: JP2003309056A
Authority: JP
Inventors: Fumihiro Sasaki; 文博佐々木
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-09-01
Filing date: 2003-09-01
Publication date: 2005-03-24

Abstract

【課題】ローパルフィルタを不要として、発振回路へ適切な制御電圧を供給する。
【解決手段】発振回路１０の出力信号を周波数カウンタ１２にカウントし、カウント結果を演算部１４において、基準データと比較する。演算部１４の比較結果によりアップダウンカウンタ１６のカウント値を増減し、カウント値をＤ／Ａコンバータ１８でアナログ制御電圧に変換し、発振回路１０に供給する。
【選択図】図１

Description

本発明は、ラジオ受信機の局部発振器などの発振周波数可変の発振器における周波数を制御する発振周波数制御回路に関する。

従来より、ラジオ受信機においては、希望局信号とＩＦ（中間周波数）だけ異なった周波数の局部発振周波数信号を混合し、特定周波数のＩＦ信号を得、これをフィルタで処理して、希望局の信号を選択している。このため、局部発振器として、各種希望局とＩＦだけ異なった周波数の信号を発振するものが必要となる。

発振周波数が可変の発振器においては、発振周波数制御を行わないと、発振周波数が特定されない。また、周辺の温度や発振器に掛かる電圧などによっても発振周波数は変化する。このような不安定な発振周波数を一定に保つためには、ＰＬＬ（フェーズロックループ）回路を挿入するのが一般的である。このＰＬＬ回路では、発振周波数と、基準周波数の位相比較により、発振周波数の誤差を検出し、この検出電圧に応じて発振周波数を制御する。

ここで、発振器自体はＬＣ発振器などを用いるが、その制御回路としては、分周比がデジタル的に変更できるプログラマブルカウンタ、基準周波数を発生する基準周波数回路、位相比較器、およびＬＰＦ（ローパスフィルタ）から構成される。すなわち、ＬＣ発振器の出力をプログラマブルカウンタで、１／Ｎ分周する。例えば、８０ＭＨｚの希望局の電波を受信したい場合には、ＩＦ＝１０．７ＭＨｚであるため、局部発振器の発振周波数は、６９．３ＭＨｚとしたい。そこで、Ｎ＝６９．３ＭＨｚ／１００ｋＨｚとすることで、プログラマブルカウンタからの出力は１００ｋＨｚとなる。このプログラマブルカウンタの出力を位相比較器において、基準周波数発振器からの１００ｋＨｚの基準信号と比較する。位相比較器は、入力のいずれが大きいかにより、ＨまたはＬのパルスを出力するため、この出力をローパルフィルタで積分することで、位相比較結果による制御電圧が制御電圧（直流電圧）生成され、この制御電圧により発振器を制御することで、６９．３ＭＨｚの発振のＰＬＬループが形成される。

そして、プログラマブルカウンタにおけるＮをマイコン内のＣＰＵにより制御することで、各種希望局の信号を選択するための局部発振周波数を発振することができる。特に、プログラマブルカウンタを用いる発振周波数制御により、リアルタイムで周波数を制御することができる。なお、このようなＰＬＬを用いた受信回路は例えば特許文献１に示されている。

特開平１０−２７６０８４号公報

しかし、上述のような回路では、ＬＰＦを必要とし、このＬＰＦはプログラマブルカウンタなどを構成するマイコンに対し外付けされるコンデンサおよび抵抗によって構成される。特に、基準周波数が小さいものを利用する場合、コンデンサ、抵抗の値が大きくなり、腕時計など小さな装置には収容することが物理的に困難であり、上述のような回路は適用できないという問題があった。また、外付け部品が多いとそれだけコストがアップしてしまうという問題もある。さらに、ＬＰＦの時定数は、ＰＬＬ回路の特性を作用するため、これについて手間の掛かる慎重な定数設定が必要となるという問題もあった。

本発明は、供給されるアナログ制御電圧によって発振周波数が変更される発振回路と、この発振回路の出力の所定期間における変動をカウントすることによって周波数をカウントする周波数カウンタと、この周波数カウンタのカウント値と、そのカウント値のあるべき基準値とを比較するデジタル比較手段と、このデジタル比較手段の比較結果に応じてデジタル値を増減する増減手段と、この増減手段の出力をアナログ電圧に変換する変換手段と、を有し、前記変換手段からのアナログ電圧を前記発振回路のアナログ制御電圧として利用することを特徴とする。

また、前記増減手段は、前記デジタル比較手段の比較結果に応じて、カウント値が増減されるアップダウンカウンタを含むことが好適である。

このように、本発明によれば、デジタル比較手段における比較結果に応じて発振回路のアナログ制御電圧とする。従って、ローパスフィルタを必要とせずに、制御電圧を得ることができ、小型化および難しい調整が不要であるというメリットがある。

また、アップダウンカウンタにより、デジタル比較手段の比較結果により、制御電圧の増減が容易となる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、一実施形態に発振回路の全体構成を示す図である。アナログのＬＣタイプの発振回路１０は、一端がグランドに接続されたコイルＬと、このコイルに並列接続されたコンデンサＣと、バリキャップＶＣの直列接続を有している。この発振回路１０の発振周波数は、コンデンサＣとバリキャップＶＣの接続点（制御電圧入力点）へ供給される制御電圧によって制御される。そして、この発振回路１０の出力は、所望の周波数に制御されたものであり、対象とする回路に供給される。なお、発振回路１０としては、本例のようなＬＣ型の他、リングＯＳＣ型、ＩＮＶ発振回路型などがあり、いずれも採用することができる。

発振回路１０の出力は、周波数カウンタ１２に供給される。この周波数カウンタ１２は、一定時間内にいくつのゼロクロスがあるかをカウントするものであり、カウント結果がデジタルデータとして得られる。なお、周波数がカウントできれば必ずしもゼロクロスでなくてもよい。周波数カウンタ１２の出力は、演算部（ＡＬＵ：演算論理ユニット）１４に供給され、ここで発振周波数について基準データと比較される。すなわち、周波数カウンタ１２のカウント値の目標値が基準データである。なお、基準値データは、外部の不揮発性メモリに記憶しておき、動作時はＲＡＭ３４に記憶しておくとよい。また、内部にフラッシュメモリなどを設け、プログラムの一部や、電源のオフにおいても消したくないデータなどを記憶させるともできる。また、外部のマイコンの不揮発性メモリに必要なデータを持っておき、電源の立ち上げ時に、各種設定データをもらい、これをＲＡＭ３４に記憶するとよい。

演算部１４の出力は、アップダウンカウンタ１６に供給される。このアップダウンカウンタ１６は、演算部１４の出力に応じて、カウント値が増減される。アップダウンカウンタ１６のカウント値は、Ｄ／Ａコンバータ１８に供給される。Ｄ／Ａコンバータ１８は、与えられたカウント値をアナログの電圧信号（制御電圧）に変換し、これを発振回路１０の制御電圧入力点に供給される。なお、Ｄ／Ａコンバータ１８の出力と、発振回路１０の制御電圧入力点の間には調整用の抵抗が挿入されている。

また、周波数カウンタ１２、演算部１４、アップダウンカウンタ１６、およびＤ／Ａコンバータ１８は、１つの半導体回路（マイコン）１００内に内蔵されており、この半導体回路内には、ＣＰＵ３０、プログラムＲＯＭ３２、ＲＡＭ３４、およびタイマ３６等が内蔵されており、またシステムクロックの発生源として、水晶発振器Ｘｔａｌが外付けされている。そして、ＣＰＵ３０がプログラムＲＯＭ３２の内容を実行することで各種処理を実行する。また、周波数カウンタ１２の一定時間は、タイマ３６が水晶発振器Ｘｔａｌからのクロックを利用して計測する。タイマ３６の一定時間のタイムアップによって、周波数カウンタ１２がそのときのカウント値を出力するとともに、リセットされる。なお、ＲＡＭ３４は、ＣＰＵ３０が演算処理を行う際に記憶領域として使用する。また、演算部１４は、通常ＣＰＵ３０の機能の一部として達成される。さらに、タイマ３６の機能もＣＰＵ３０の機能として行うことも可能である。なお、プログラムＲＯＭ３２、ＲＡＭ３４は外付けしてもよい。

電源電圧を供給することによって、発振回路１０が動作を開始し、デフォルトの周波数Ｆｘの信号が出力される。なお、電源の立ち上がり時において、演算部１４において、プログラムＲＯＭ３２の内容により、初期値をアップダウンカウンタ１６にセットすることで、発振回路１０に供給する制御電圧の初期値を設定することも好適である。

発振回路１０の発振周波数は、周波数カウンタ１２によって測定される。この周波数カウンタ１２のカウント値を例えばｆ１とし、このカウント値ｆ１は、演算部１４に入力される。演算部１４には、基準データｆ２も入力されており、演算部１４はカウント値ｆ１と基準値ｆ２を比較する。演算部１４は、ｆ１＜ｆ２の場合に、アップ側のパルスを出力し、アップダウンカウンタ１６はカウントアップする。これによって、Ｄ／Ａコンバータ１８からの制御電圧が上昇して、発振回路１０の発振周波数が高くなる。一方、ｆ１＞ｆ２の場合に、演算部１４は、ダウン側のパルスを出力し、アップダウンカウンタ１６はカウントダウンする。これによって、Ｄ／Ａコンバータ１８からの制御電圧が降下して、発振回路１０の発振周波数が低くなる。ｆ１＝ｆ２の場合に、演算部１４は、パルスを出力せず、制御電圧は変更されないが、この状態が所定回数続いた場合には、演算部１４はその状態をロックすることが好適である。すなわち、チューニングが行われるまでは、通常のｍｓｅｃのオーダーで処理を行うが、ロックした場合には１分間に１回などの低頻度で比較動作を行う。また、ｆ１＝ｆ２でない状態が所定の複数回続かなければ、パルスを出力しないようにすることも好適である。このようにして、発振回路１０の発振周波数が、基準データに基づく周波数に制御される。

このように、本実施形態によれば、演算部１４における比較結果に応じてアップダウンカウンタのカウント値を増減し、このカウント値をＤ／Ａ変換して発振回路１０の制御電圧とする。従って、ローパスフィルタを必要とせずに、制御電圧を得ることができ、小型化および難しい調整が不要であるというメリットがある。

また、演算部１４における比較は、デジタルの比較であり、比較するビットを変更することもできる。例えば、ＭＳＢから比較しておき、所定のビットで差が生じた場合には、アップダウンカウンタ１６の対応ビットを変更し、制御電圧を大きく変更し、徐々に下位ビットの比較に移ることで、常に１ビット分のデータ変更を行うのに比べ早期に希望周波数に到達することができる。

また、本実施形態をラジオ受信機に適用した場合には、プログラマブルカウンタを発振回路１０と、周波数カウンタ１２との間に設け、基準データ自体は変更しなくてよいようにするとよい。プログラマブルカウンタは設けず、希望局に基づいて、基準データを変更してもよいし、両者を変更してもよい。

さらに、ロックした際のアップダウンカウンタ１６におけるカウント値を希望局と対応づけてＲＡＭ３４などに記憶しておき、次にその希望局が選択されたときに、その値をアップダウンカウンタ１６にセットすることで、早期に発振周波数を設定することができる。

実施形態の構成を示すブロック図である。

符号の説明

１０発振回路、１２周波数カウンタ、１４演算部、１６アップダウンカウンタ、１８Ｄ／Ａコンバータ、３６タイマ、３０ＣＰＵ、３２プログラムＲＯＭ、３４ＲＡＭ、３６タイマ、Ｘｔａｌ水晶発振器。

Claims

供給されるアナログ制御電圧によって発振周波数が変更される発振回路と、
この発振回路の出力の所定期間における変動をカウントすることによって周波数をカウントする周波数カウンタと、
この周波数カウンタのカウント値と、そのカウント値のあるべき基準値とを比較するデジタル比較手段と、
このデジタル比較手段の比較結果に応じてデジタル値を増減する増減手段と、
この増減手段の出力をアナログ電圧に変換する変換手段と、
を有し、
前記変換手段からのアナログ電圧を前記発振回路のアナログ制御電圧として利用することを特徴とする発振周波数制御回路。
請求項１に記載の回路において、
前記増減手段は、
前記デジタル比較手段の比較結果に応じて、カウント値が増減されるアップダウンカウンタを含むことを特徴とする発振周波数制御回路。