JP2003152534A - 電圧制御発振器及び位相同期発振回路 - Google Patents
電圧制御発振器及び位相同期発振回路Info
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- JP2003152534A JP2003152534A JP2001343806A JP2001343806A JP2003152534A JP 2003152534 A JP2003152534 A JP 2003152534A JP 2001343806 A JP2001343806 A JP 2001343806A JP 2001343806 A JP2001343806 A JP 2001343806A JP 2003152534 A JP2003152534 A JP 2003152534A
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Abstract
(57)【要約】
【課題】 発振周波数が電源電圧に依存しにくい電圧制
御発振器及び位相同期発振回路を提供する。 【解決手段】 位相比較器１０と、該位相比較器の比較
結果に応じてアップカウント又はダウンカウントを行う
アップダウンカウンタ１２と、アップダウンカウンタ１
２の計数出力をＤ／Ａ変換するＤ／Ａ変換器１４と、Ｄ
／Ａ変換器１４の出力に応じた周波数の信号を発振する
電圧制御発振器１６と、電圧制御発振器１６の出力を所
定の分周比で分周し位相比較器１０の一方の入力端に出
力する分周器１８とを有し、Ｄ／Ａ変換器１４は、アッ
プダウンカウンタ１２の計数出力をデータコードし、そ
のデコード値に基づいて電源電圧ＶDDを分圧した電圧値
に変換する。
御発振器及び位相同期発振回路を提供する。 【解決手段】 位相比較器１０と、該位相比較器の比較
結果に応じてアップカウント又はダウンカウントを行う
アップダウンカウンタ１２と、アップダウンカウンタ１
２の計数出力をＤ／Ａ変換するＤ／Ａ変換器１４と、Ｄ
／Ａ変換器１４の出力に応じた周波数の信号を発振する
電圧制御発振器１６と、電圧制御発振器１６の出力を所
定の分周比で分周し位相比較器１０の一方の入力端に出
力する分周器１８とを有し、Ｄ／Ａ変換器１４は、アッ
プダウンカウンタ１２の計数出力をデータコードし、そ
のデコード値に基づいて電源電圧ＶDDを分圧した電圧値
に変換する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器、
及び電圧制御発振器を構成要素とする位相同期発振回路
に関する。
及び電圧制御発振器を構成要素とする位相同期発振回路
に関する。
【０００２】
【従来の技術】従来の位相同期発振回路の構成を図３に
示す。同図において、位相同期発振回路は、位相比較器
１と、抵抗Ｒ１、コンデンサＣ１からなるループフィル
タ２と、電圧制御発振器３と、分周器４とを有してい
る。また、ＰＭＯＳトランジスタＰ１のソースが電源電
圧ＶDDが供給される電源ラインに接続され、ＰＭＯＳト
ランジスタＰ１のドレインがＮＭＯＳトランジスタＮ１
のドレインに接続されつるとともに、ＮＭＯＳトランジ
スタＮ１のソースが接地されている。
示す。同図において、位相同期発振回路は、位相比較器
１と、抵抗Ｒ１、コンデンサＣ１からなるループフィル
タ２と、電圧制御発振器３と、分周器４とを有してい
る。また、ＰＭＯＳトランジスタＰ１のソースが電源電
圧ＶDDが供給される電源ラインに接続され、ＰＭＯＳト
ランジスタＰ１のドレインがＮＭＯＳトランジスタＮ１
のドレインに接続されつるとともに、ＮＭＯＳトランジ
スタＮ１のソースが接地されている。
【０００３】位相比較器１の出力端のうち電圧制御発振
器３の発振周波数を上昇させるためのＵＰ信号出力する
出力端はＰＭＯＳトランジスタＰ１のゲートに、電圧制
御発振器３の発振周波数を低下させるためのＤＯＷＮ信
号を出力する出力端はＮＭＯＳトランジスタＮ１のゲー
トに接続されている。
器３の発振周波数を上昇させるためのＵＰ信号出力する
出力端はＰＭＯＳトランジスタＰ１のゲートに、電圧制
御発振器３の発振周波数を低下させるためのＤＯＷＮ信
号を出力する出力端はＮＭＯＳトランジスタＮ１のゲー
トに接続されている。
【０００４】位相比較器１は、入力端子１００より入力
される入力信号と、電圧制御発振器３の発振出力を分周
器４により分周した信号との位相を比較し、比較結果に
応じて入力信号（基準信号）に対し、分周器４の出力信
号の位相が進んでいる場合にはＵＰ信号をＰＭＯＳトラ
ンジスタＰ１のゲートに、分周器４の出力信号の位相が
遅れている場合にはＤＯＷＮ信号をＮＭＯＳトランジス
タＮ１のゲートに、それぞれ出力する。
される入力信号と、電圧制御発振器３の発振出力を分周
器４により分周した信号との位相を比較し、比較結果に
応じて入力信号（基準信号）に対し、分周器４の出力信
号の位相が進んでいる場合にはＵＰ信号をＰＭＯＳトラ
ンジスタＰ１のゲートに、分周器４の出力信号の位相が
遅れている場合にはＤＯＷＮ信号をＮＭＯＳトランジス
タＮ１のゲートに、それぞれ出力する。
【０００５】したがって、ループフィルタ２の入力端に
は、位相比較器１における比較結果に応じて電源電圧Ｖ
DDまたは接地電位が印加され、この結果、電圧制御発振
器３には位相比較器１における比較結果に応じた直流電
圧Ｖinが入力される。電圧制御発振器３では、この直流
電圧Ｖinのレベルに応じて発振周波数が調整され、最終
的に入力端子１００から入力される信号の周波数に一致
するように制御される。
は、位相比較器１における比較結果に応じて電源電圧Ｖ
DDまたは接地電位が印加され、この結果、電圧制御発振
器３には位相比較器１における比較結果に応じた直流電
圧Ｖinが入力される。電圧制御発振器３では、この直流
電圧Ｖinのレベルに応じて発振周波数が調整され、最終
的に入力端子１００から入力される信号の周波数に一致
するように制御される。
【０００６】次に、電圧制御発振器３の具体的構成を図
４に示す。同図において、電圧制御発振器３は、オペア
ンプＯＰ１、ＰＭＯＳトランジスタＰ０、抵抗Ｒ０から
なる電圧−電流変換回路３００と、ソースが、電源電圧
ＶDDが供給される電源ラインに接続され、かつドレイン
がＮＭＯＳトランジスタＮ１０のドレインに接続された
ＰＭＯＳトランジスタＰ１０、ドレインとゲートが短絡
され、かつソースが接地されたＮＭＯＳトランジスタＮ
１０からなる電流バイアス回路３０１と、リングオシレ
ータ３０２とを有している。
４に示す。同図において、電圧制御発振器３は、オペア
ンプＯＰ１、ＰＭＯＳトランジスタＰ０、抵抗Ｒ０から
なる電圧−電流変換回路３００と、ソースが、電源電圧
ＶDDが供給される電源ラインに接続され、かつドレイン
がＮＭＯＳトランジスタＮ１０のドレインに接続された
ＰＭＯＳトランジスタＰ１０、ドレインとゲートが短絡
され、かつソースが接地されたＮＭＯＳトランジスタＮ
１０からなる電流バイアス回路３０１と、リングオシレ
ータ３０２とを有している。
【０００７】電圧−電流変換回路３００は、ＰＭＯＳト
ランジスタＰ０のソースに電源電圧ＶDDが供給される電
源ラインが接続され、ドレインは抵抗Ｒ０を介して接地
されている。オペアンプＯＰ１の非反転入力端子は入力
端子３１０に接続され、反転入力端子はＰＭＯＳトラン
ジスタＰ０のドレインに接続され、オペアンプＯＰ１の
出力端子はＰＭＯＳトランジスタＰ０のゲートに接続さ
れている。
ランジスタＰ０のソースに電源電圧ＶDDが供給される電
源ラインが接続され、ドレインは抵抗Ｒ０を介して接地
されている。オペアンプＯＰ１の非反転入力端子は入力
端子３１０に接続され、反転入力端子はＰＭＯＳトラン
ジスタＰ０のドレインに接続され、オペアンプＯＰ１の
出力端子はＰＭＯＳトランジスタＰ０のゲートに接続さ
れている。
【０００８】リングオシレータ３０２は、Ｎ（奇数）段
のインバータＩＮＶ１〜ＩＮＶｎがリング状に接続さ
れ、各インバータＩＮＶ１〜ＩＮＶｎはＰＭＯＳトラン
ジスタＰ１１〜Ｐ１ｎを介して一方の電源電圧ＶDDが供
給され、ＮＭＯＳトランジスタＮ１１〜Ｎ１ｎを介して
他方の電源電位（接地電位）が供給されるように構成さ
れている。また、電流バイアス回路３０１を構成するＰ
ＭＯＳトランジスタ１０とＰＭＯＳトランジスタＰ１１
〜Ｐ１ｎとはゲートが共通接続され、ＮＭＯＳトランジ
スタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎも同
様に共通接続され、カレントミラーを構成している。
のインバータＩＮＶ１〜ＩＮＶｎがリング状に接続さ
れ、各インバータＩＮＶ１〜ＩＮＶｎはＰＭＯＳトラン
ジスタＰ１１〜Ｐ１ｎを介して一方の電源電圧ＶDDが供
給され、ＮＭＯＳトランジスタＮ１１〜Ｎ１ｎを介して
他方の電源電位（接地電位）が供給されるように構成さ
れている。また、電流バイアス回路３０１を構成するＰ
ＭＯＳトランジスタ１０とＰＭＯＳトランジスタＰ１１
〜Ｐ１ｎとはゲートが共通接続され、ＮＭＯＳトランジ
スタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎも同
様に共通接続され、カレントミラーを構成している。
【０００９】
【発明が解決しようとする課題】上記構成において、入
力端子３１０より入力電圧ＶinがオペアンプＯＰ１の非
反転入力端子に入力されると、ＰＭＯＳトランジスタＰ
０を介して抵抗Ｒ０には、抵抗Ｒ０の抵抗値をＲとする
と、Ｖin／Ｒの電流が流れる。このとき、電圧−電流変
換回路３００のＰＭＯＳトランジスタＰ０と電流バイア
ス回路３０１のＰＭＯＳトランジスタＰ１０とはゲート
が同電位に固定されているので、ＰＭＯＳトランジスタ
Ｐ１０、ＮＭＯＳトランジスタＮ１０には電流Ｖin／Ｒ
が流れる。
力端子３１０より入力電圧ＶinがオペアンプＯＰ１の非
反転入力端子に入力されると、ＰＭＯＳトランジスタＰ
０を介して抵抗Ｒ０には、抵抗Ｒ０の抵抗値をＲとする
と、Ｖin／Ｒの電流が流れる。このとき、電圧−電流変
換回路３００のＰＭＯＳトランジスタＰ０と電流バイア
ス回路３０１のＰＭＯＳトランジスタＰ１０とはゲート
が同電位に固定されているので、ＰＭＯＳトランジスタ
Ｐ１０、ＮＭＯＳトランジスタＮ１０には電流Ｖin／Ｒ
が流れる。
【００１０】一方、ＰＭＯＳトランジスタ１０とＰＭＯ
ＳトランジスタＰ１１〜Ｐ１ｎ、ＮＭＯＳトランジスタ
Ｎ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎとがカレ
ントミラーを構成しているために各インバータＩＮＶ１
〜ＩＮＶｎには電流Ｖin／Ｒに比例した電流で駆動さ
れ、電圧制御発振器３の発振周波数ｆは、 ｆ＝Ｋ・（Ｖin／Ｒ）／ＶDD （１） となる。但し、Ｋはインバータの段数と、ゲート容量で
決まる定数であり、上式（１）から明らかなように、電
源電圧ＶDDが変動すると、発振周波数ｆが変動し、位相
同期ループでフィードバックがかかって補正されるまで
ジッタが生じることとなる。
ＳトランジスタＰ１１〜Ｐ１ｎ、ＮＭＯＳトランジスタ
Ｎ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎとがカレ
ントミラーを構成しているために各インバータＩＮＶ１
〜ＩＮＶｎには電流Ｖin／Ｒに比例した電流で駆動さ
れ、電圧制御発振器３の発振周波数ｆは、 ｆ＝Ｋ・（Ｖin／Ｒ）／ＶDD （１） となる。但し、Ｋはインバータの段数と、ゲート容量で
決まる定数であり、上式（１）から明らかなように、電
源電圧ＶDDが変動すると、発振周波数ｆが変動し、位相
同期ループでフィードバックがかかって補正されるまで
ジッタが生じることとなる。
【００１１】本発明はこのような事情に鑑みてなされた
ものであり、発振周波数が電源電圧に依存しにくい電圧
制御発振器及び位相同期発振回路を提供することを目的
とする。
ものであり、発振周波数が電源電圧に依存しにくい電圧
制御発振器及び位相同期発振回路を提供することを目的
とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、入力電圧に応じた周波数で
発振する電圧制御発振器において、前記入力電圧を前記
電圧制御発振器の電源電圧に依存させて発生させること
を特徴とする。
に請求項１に記載の発明は、入力電圧に応じた周波数で
発振する電圧制御発振器において、前記入力電圧を前記
電圧制御発振器の電源電圧に依存させて発生させること
を特徴とする。
【００１３】また、請求項２に記載の発明は、位相比較
器と、該位相比較器の比較結果に応じてアップカウント
又はダウンカウントを行うアップダウンカウンタと、該
アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／
Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信
号を発振する電圧制御発振器と、該電圧制御発振器の出
力を所定の分周比で分周し前記位相比較器の一方の入力
端に出力する分周器とを有し、前記位相比較器は入力信
号と前記分周器の出力信号の位相を比較し前記アップダ
ウンカウンタにアップカウントまたはダウンカウントを
指示する信号を出力する位相同期発振回路であって、前
記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数出
力に基づいて電源電圧を分圧した電圧に変換することを
特徴とする。
器と、該位相比較器の比較結果に応じてアップカウント
又はダウンカウントを行うアップダウンカウンタと、該
アップダウンカウンタの計数出力をＤ／Ａ変換するＤ／
Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の信
号を発振する電圧制御発振器と、該電圧制御発振器の出
力を所定の分周比で分周し前記位相比較器の一方の入力
端に出力する分周器とを有し、前記位相比較器は入力信
号と前記分周器の出力信号の位相を比較し前記アップダ
ウンカウンタにアップカウントまたはダウンカウントを
指示する信号を出力する位相同期発振回路であって、前
記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数出
力に基づいて電源電圧を分圧した電圧に変換することを
特徴とする。
【００１４】さらに、請求項３に記載の発明は、位相比
較器と、該位相比較器の比較結果に応じてアップカウン
ト又はダウンカウントを行うアップダウンカウンタと、
該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ
／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の
信号を発振する電圧制御発振器と、該電圧制御発振器の
出力を所定の分周比で分周し前記位相比較器の一方の入
力端に出力する分周器とを有し、前記位相比較器は入力
信号と前記分周器の出力信号の位相を比較し前記アップ
ダウンカウンタにアップカウントまたはダウンカウント
を指示する信号を出力する位相同期発振回路であって、
前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数
出力を所定のビット数で表現する場合における前記所定
ビット数のうちの上位ビットをデコードする第１のデコ
ーダと、前記所定ビット数のうちの下位ビットをデコー
ドする第２のデコーダと、前記第１のデコーダの出力に
基づいて前記電圧制御発振器に供給される電源電圧に依
存した電圧を分圧し出力する第１の分圧回路と、前記第
１の分圧回路の出力電圧を前記第２のデコーダの出力に
基づいて分圧し、前記電圧制御発振器に出力する第２の
分圧回路とを有し、さらに、前記位相同期発振回路にお
ける位相同期のロック状態を判定するロック判定回路を
有し、前記第１、第２のデコーダは前記ロック判定回路
の判定出力に基づいて動作し、ロック状態になるまでは
前記第１のデコーダが動作し、ロック状態になった時点
で該第１のデコーダはデコード値を保持し、次いで、第
２のデコーダが動作を開始することを特徴とする。
較器と、該位相比較器の比較結果に応じてアップカウン
ト又はダウンカウントを行うアップダウンカウンタと、
該アップダウンカウンタの計数出力をＤ／Ａ変換するＤ
／Ａ変換器と、該Ｄ／Ａ変換器の出力に応じた周波数の
信号を発振する電圧制御発振器と、該電圧制御発振器の
出力を所定の分周比で分周し前記位相比較器の一方の入
力端に出力する分周器とを有し、前記位相比較器は入力
信号と前記分周器の出力信号の位相を比較し前記アップ
ダウンカウンタにアップカウントまたはダウンカウント
を指示する信号を出力する位相同期発振回路であって、
前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数
出力を所定のビット数で表現する場合における前記所定
ビット数のうちの上位ビットをデコードする第１のデコ
ーダと、前記所定ビット数のうちの下位ビットをデコー
ドする第２のデコーダと、前記第１のデコーダの出力に
基づいて前記電圧制御発振器に供給される電源電圧に依
存した電圧を分圧し出力する第１の分圧回路と、前記第
１の分圧回路の出力電圧を前記第２のデコーダの出力に
基づいて分圧し、前記電圧制御発振器に出力する第２の
分圧回路とを有し、さらに、前記位相同期発振回路にお
ける位相同期のロック状態を判定するロック判定回路を
有し、前記第１、第２のデコーダは前記ロック判定回路
の判定出力に基づいて動作し、ロック状態になるまでは
前記第１のデコーダが動作し、ロック状態になった時点
で該第１のデコーダはデコード値を保持し、次いで、第
２のデコーダが動作を開始することを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。本発明の実施の形態に係
る位相同期発振回路の構成を図１に示す。同図におい
て、本実施の形態に係る位相同期発振回路は、位相比較
器１０と、該位相比較器の比較結果に応じてアップカウ
ント又はダウンカウントを行うアップダウンカウンタ１
２と、アップダウンカウンタ１２の計数出力をＤ／Ａ変
換するＤ／Ａ変換器１４と、Ｄ／Ａ変換器１４の出力に
応じた周波数の信号を発振する電圧制御発振器１６と、
電圧制御発振器１６の出力を所定の分周比で分周し位相
比較器１０の一方の入力端に出力する分周器１８とを有
している。
面を参照して詳細に説明する。本発明の実施の形態に係
る位相同期発振回路の構成を図１に示す。同図におい
て、本実施の形態に係る位相同期発振回路は、位相比較
器１０と、該位相比較器の比較結果に応じてアップカウ
ント又はダウンカウントを行うアップダウンカウンタ１
２と、アップダウンカウンタ１２の計数出力をＤ／Ａ変
換するＤ／Ａ変換器１４と、Ｄ／Ａ変換器１４の出力に
応じた周波数の信号を発振する電圧制御発振器１６と、
電圧制御発振器１６の出力を所定の分周比で分周し位相
比較器１０の一方の入力端に出力する分周器１８とを有
している。
【００１６】Ｄ／Ａ変換器１４は、アップダウンカウン
タ１２の計数出力をラッチし、ラッチされた計数出力を
デコードするラッチ回路及びデコーダ１４０と、電源電
圧ＶDDが供給される電源ラインと接地間に直列接続され
た抵抗群１４１と、抵抗群１４１の各タップに接続され
ラッチ回路及びデコーダ１４０より出力されるデコード
値に基づいてオン、オフ状態が制御され、上記デコード
値に応じてアナログ電圧を出力するアナログスイッチ群
１４２とを有している。アナログスイッチ群１４２は、
アップダウンカウンタ１２の計数出力、すなわちラッチ
回路及びデコーダ１４０より出力されるデコード値に基
づいて１つのアナログスイッチが選択され、オン状態に
制御される。
タ１２の計数出力をラッチし、ラッチされた計数出力を
デコードするラッチ回路及びデコーダ１４０と、電源電
圧ＶDDが供給される電源ラインと接地間に直列接続され
た抵抗群１４１と、抵抗群１４１の各タップに接続され
ラッチ回路及びデコーダ１４０より出力されるデコード
値に基づいてオン、オフ状態が制御され、上記デコード
値に応じてアナログ電圧を出力するアナログスイッチ群
１４２とを有している。アナログスイッチ群１４２は、
アップダウンカウンタ１２の計数出力、すなわちラッチ
回路及びデコーダ１４０より出力されるデコード値に基
づいて１つのアナログスイッチが選択され、オン状態に
制御される。
【００１７】上記構成において、位相比較器１０は入力
端子１００より入力される入力信号と分周器１８の出力
信号の位相を比較しアップダウンカウンタ１２にアップ
カウントを指示するＵＰ信号、またはダウンカウントを
指示するＤＯＷＮ信号を出力する。アップダウンカウン
タ１２は、位相比較器１０から出力されるＵＰ信号また
は、ＤＯＷＮ信号に基づいて計数動作を行い、その計数
出力をＤ／Ａ変換器１４に出力する。
端子１００より入力される入力信号と分周器１８の出力
信号の位相を比較しアップダウンカウンタ１２にアップ
カウントを指示するＵＰ信号、またはダウンカウントを
指示するＤＯＷＮ信号を出力する。アップダウンカウン
タ１２は、位相比較器１０から出力されるＵＰ信号また
は、ＤＯＷＮ信号に基づいて計数動作を行い、その計数
出力をＤ／Ａ変換器１４に出力する。
【００１８】Ｄ／Ａ変換器１４では、アップダウンカウ
ンタ１２の計数出力がラッチ回路及びデコーダ１４０に
よりデコードされ、そのデコード値に基づいてアナログ
スイッチ群１４２のうち１つのアナログスイッチがオン
状態に制御され、上記デコード値は、電源電圧ＶDDを分
圧した電圧値に変換される。すなわち、上記デコード値
に応じたアナログ電圧Ｖinが電圧制御発振器１６に出力
される。このＤ／Ａ変換器１４では、抵抗群１４１のタ
ップ数をＭとすると、アナログスイッチ群１４２のスイ
ッチ制御によりＶDD／Ｍステップで電圧が切り替わる。
ンタ１２の計数出力がラッチ回路及びデコーダ１４０に
よりデコードされ、そのデコード値に基づいてアナログ
スイッチ群１４２のうち１つのアナログスイッチがオン
状態に制御され、上記デコード値は、電源電圧ＶDDを分
圧した電圧値に変換される。すなわち、上記デコード値
に応じたアナログ電圧Ｖinが電圧制御発振器１６に出力
される。このＤ／Ａ変換器１４では、抵抗群１４１のタ
ップ数をＭとすると、アナログスイッチ群１４２のスイ
ッチ制御によりＶDD／Ｍステップで電圧が切り替わる。
【００１９】ある時点でＮ番目のスイッチがオン状態に
なると、電圧制御発振器１６の入力電圧Ｖinは、（ＶDD
／Ｍ）・Ｎであるから、電圧制御発振器１６の発振周波
数ｆは、式（１）より、 ｆ＝Ｋ・（Ｖin／Ｒ）／ＶDD＝Ｋ・（（ＶDD／Ｍ）・Ｎ／Ｒ）／ＶDD ＝Ｋ・（Ｎ／Ｍ）／Ｒ＝ＫＮ／ＭＲ （２） で表され、電源電圧ＶDDを含まない、すなわち、電圧制
御発振器１６の発振周波数ｆは、電源電圧に依存しない
ことが判る。このように、本実施の形態に係る位相同期
発振器によれば、電圧制御発振器の発振周波数を電源電
圧に依存させないようにすることができる。
なると、電圧制御発振器１６の入力電圧Ｖinは、（ＶDD
／Ｍ）・Ｎであるから、電圧制御発振器１６の発振周波
数ｆは、式（１）より、 ｆ＝Ｋ・（Ｖin／Ｒ）／ＶDD＝Ｋ・（（ＶDD／Ｍ）・Ｎ／Ｒ）／ＶDD ＝Ｋ・（Ｎ／Ｍ）／Ｒ＝ＫＮ／ＭＲ （２） で表され、電源電圧ＶDDを含まない、すなわち、電圧制
御発振器１６の発振周波数ｆは、電源電圧に依存しない
ことが判る。このように、本実施の形態に係る位相同期
発振器によれば、電圧制御発振器の発振周波数を電源電
圧に依存させないようにすることができる。
【００２０】次に、本発明の第２の実施の形態に係る位
相同期発振回路の構成を図２に示す。本実施の形態に係
る位相同期発振回路が第１の実施の形態に係る位相同期
発振回路と構成上、異なるのは、Ｄ／Ａ変換器の分圧回
路を粗調整用と微調整用との２段階構成とし、２つの分
圧回路に対応する２つのデコーダを設け、これらのデコ
ーダの動作状態を位相同期ループのロック状態に応じて
制御するようにした点であり、他の構成は同様であるの
で、図１に示した位相同期発振回路と同一の要素には同
一の符号を付し、重複する説明は省略する。
相同期発振回路の構成を図２に示す。本実施の形態に係
る位相同期発振回路が第１の実施の形態に係る位相同期
発振回路と構成上、異なるのは、Ｄ／Ａ変換器の分圧回
路を粗調整用と微調整用との２段階構成とし、２つの分
圧回路に対応する２つのデコーダを設け、これらのデコ
ーダの動作状態を位相同期ループのロック状態に応じて
制御するようにした点であり、他の構成は同様であるの
で、図１に示した位相同期発振回路と同一の要素には同
一の符号を付し、重複する説明は省略する。
【００２１】同図において、本実施の形態に係る位相同
期発振回路は、入力信号と分周器１８の出力信号の位相
を比較しアップダウンカウンタ１２にアップカウントま
たはダウンカウントを指示する信号を出力する位相比較
器１０と、位相比較器１０の比較結果に応じてアップカ
ウント又はダウンカウントを行うアップダウンカウンタ
１２と、アップダウンカウンタ１２の計数出力をＤ／Ａ
変換するＤ／Ａ変換器２０と、Ｄ／Ａ変換器２０の出力
に応じた周波数の信号を発振する電圧制御発振器１６
と、電圧制御発振器１６の出力を所定の分周比で分周し
位相比較器１０の一方の入力端に出力する分周器１８と
を有している。
期発振回路は、入力信号と分周器１８の出力信号の位相
を比較しアップダウンカウンタ１２にアップカウントま
たはダウンカウントを指示する信号を出力する位相比較
器１０と、位相比較器１０の比較結果に応じてアップカ
ウント又はダウンカウントを行うアップダウンカウンタ
１２と、アップダウンカウンタ１２の計数出力をＤ／Ａ
変換するＤ／Ａ変換器２０と、Ｄ／Ａ変換器２０の出力
に応じた周波数の信号を発振する電圧制御発振器１６
と、電圧制御発振器１６の出力を所定の分周比で分周し
位相比較器１０の一方の入力端に出力する分周器１８と
を有している。
【００２２】Ｄ／Ａ変換器２０は、アップダウンカウン
タ１２の計数出力を所定のビット数（本実施の形態では
８ビット）で表現する場合における前記所定ビット数の
うちの上位ビットをデコードするラッチ回路及びデコー
ダ２００と、前記所定ビット数のうちの下位ビットをデ
コードするラッチ回路及びデコーダ２０１と、ラッチ回
路及びデコーダ２００の出力に基づいて電圧制御発振器
１６に供給される電源電圧に依存した電圧を分圧し出力
する第１の分圧回路と、第１の分圧回路の出力電圧をラ
ッチ回路及びデコーダ２０１の出力に基づいて分圧し、
電圧制御発振器１６に出力する第２の分圧回路とを有し
ている。
タ１２の計数出力を所定のビット数（本実施の形態では
８ビット）で表現する場合における前記所定ビット数の
うちの上位ビットをデコードするラッチ回路及びデコー
ダ２００と、前記所定ビット数のうちの下位ビットをデ
コードするラッチ回路及びデコーダ２０１と、ラッチ回
路及びデコーダ２００の出力に基づいて電圧制御発振器
１６に供給される電源電圧に依存した電圧を分圧し出力
する第１の分圧回路と、第１の分圧回路の出力電圧をラ
ッチ回路及びデコーダ２０１の出力に基づいて分圧し、
電圧制御発振器１６に出力する第２の分圧回路とを有し
ている。
【００２３】第１の分圧回路は、電源電圧ＶDDが供給さ
れる電源ラインと接地間に直列接続された抵抗群２０２
と、抵抗群２０２の各タップに接続されラッチ回路及び
デコーダ２００より出力されるデコード値に基づいてオ
ン、オフ制御されるアナログスイッチ群２０３とを有し
ている。第２の分圧回路は、第１の分圧回路の出力端に
直列接続された抵抗群２０４と、抵抗群２０４の各タッ
プに接続されラッチ回路及びデコーダ２０１より出力さ
れるデコード値に基づいてオン、オフ制御されるアナロ
グスイッチ群２０５とを有している。
れる電源ラインと接地間に直列接続された抵抗群２０２
と、抵抗群２０２の各タップに接続されラッチ回路及び
デコーダ２００より出力されるデコード値に基づいてオ
ン、オフ制御されるアナログスイッチ群２０３とを有し
ている。第２の分圧回路は、第１の分圧回路の出力端に
直列接続された抵抗群２０４と、抵抗群２０４の各タッ
プに接続されラッチ回路及びデコーダ２０１より出力さ
れるデコード値に基づいてオン、オフ制御されるアナロ
グスイッチ群２０５とを有している。
【００２４】さらに、位相同期発振回路は、位相同期発
振回路における位相同期のロック状態を位相比較器１０
から出力されるアップダウンカウンタ１２にアップカウ
ントを指示する信号とダウンカウントを指示する信号の
出力頻度に応じて判定するロック判定回路２２を有して
いる。ラッチ回路及びデコーダ２００、２０１はロック
判定回路２２から入力される信号が論理「０」で動作状
態となり、「１」でデコード値をホールドする状態とな
る。ラッチ回路及びデコーダ２００は本発明の第１のデ
コーダに、ラッチ回路及びデコーダ２０１は本発明の第
２のデコーダに、それぞれ相当する。
振回路における位相同期のロック状態を位相比較器１０
から出力されるアップダウンカウンタ１２にアップカウ
ントを指示する信号とダウンカウントを指示する信号の
出力頻度に応じて判定するロック判定回路２２を有して
いる。ラッチ回路及びデコーダ２００、２０１はロック
判定回路２２から入力される信号が論理「０」で動作状
態となり、「１」でデコード値をホールドする状態とな
る。ラッチ回路及びデコーダ２００は本発明の第１のデ
コーダに、ラッチ回路及びデコーダ２０１は本発明の第
２のデコーダに、それぞれ相当する。
【００２５】ロック判定回路２２は、ロック状態になっ
たか否かに応じて論理「１」、「０」の信号を出力す
る。ロック判定回路２２の出力はラッチ回路及びデコー
ダ２００に直接、ラッチ回路及びデコーダ２０１にはイ
ンバータ２０６を介して入力されるようになっている。
たか否かに応じて論理「１」、「０」の信号を出力す
る。ロック判定回路２２の出力はラッチ回路及びデコー
ダ２００に直接、ラッチ回路及びデコーダ２０１にはイ
ンバータ２０６を介して入力されるようになっている。
【００２６】上記構成において、位相同期発振回路がロ
ック状態になっていない場合にはロック判定回路２２よ
り論理「０」信号がラッチ回路及びデコーダ２００に直
接、ラッチ回路及びデコーダ２０１にはインバータ２０
６を介して入力される。この結果、位相同期発振回路が
ロック状態なるまでは、ラッチ回路及びデコーダ２００
が動作し、前記所定ビット数のうちの上位ビットについ
てのデコード値に基づいてアナログスイッチ群２０３が
制御され、ロック状態になった時点でラッチ回路及びデ
コーダ２００にデコード値がホールドされ、第１の分圧
回路の出力が確定する。
ック状態になっていない場合にはロック判定回路２２よ
り論理「０」信号がラッチ回路及びデコーダ２００に直
接、ラッチ回路及びデコーダ２０１にはインバータ２０
６を介して入力される。この結果、位相同期発振回路が
ロック状態なるまでは、ラッチ回路及びデコーダ２００
が動作し、前記所定ビット数のうちの上位ビットについ
てのデコード値に基づいてアナログスイッチ群２０３が
制御され、ロック状態になった時点でラッチ回路及びデ
コーダ２００にデコード値がホールドされ、第１の分圧
回路の出力が確定する。
【００２７】次いで、ロック状態になった時点で、ラッ
チ回路及びデコーダ２０１にインバータを介して論理
「０」信号が入力されるので、ラッチ回路及びデコーダ
２０１が動作状態となり、ラッチ回路及びデコーダ２０
１による前記所定ビット数のうちの下位ビットについて
のデコード値に基づいてアナログスイッチ群２０５が制
御され、第２の分圧回路の出力、すなわちＤ／Ａ変換器
２０の出力が確定する。
チ回路及びデコーダ２０１にインバータを介して論理
「０」信号が入力されるので、ラッチ回路及びデコーダ
２０１が動作状態となり、ラッチ回路及びデコーダ２０
１による前記所定ビット数のうちの下位ビットについて
のデコード値に基づいてアナログスイッチ群２０５が制
御され、第２の分圧回路の出力、すなわちＤ／Ａ変換器
２０の出力が確定する。
【００２８】本実施の形態に係る位相同期発振回路によ
れば、電圧制御発振器の発振周波数を、ロック状態にな
るまでは、大きなステップで速やかに目標周波数近傍に
到達させ、その後は小さなステップで発振周波数を変化
させるように制御するので、第１の実施の形態による効
果に加えて、ロック状態に至るまでの速度を向上させる
ことができ、かつジッタ特性の改善が図れるという効果
が得られる。
れば、電圧制御発振器の発振周波数を、ロック状態にな
るまでは、大きなステップで速やかに目標周波数近傍に
到達させ、その後は小さなステップで発振周波数を変化
させるように制御するので、第１の実施の形態による効
果に加えて、ロック状態に至るまでの速度を向上させる
ことができ、かつジッタ特性の改善が図れるという効果
が得られる。
【００２９】
【発明の効果】請求項１に記載の発明によれば、電圧制
御発振器の発振周波数を電源電圧に依存させないように
することができる。
御発振器の発振周波数を電源電圧に依存させないように
することができる。
【００３０】請求項２に記載の発明によれば、電圧制御
発振器の発振周波数が電源電圧に依存しない位相同期発
振回路が得られる。
発振器の発振周波数が電源電圧に依存しない位相同期発
振回路が得られる。
【００３１】請求項３に記載の発明によれば、請求項２
に記載の発明による効果に加えて、ロック状態に至るま
での速度を向上させることができ、かつジッタ特性の改
善が図れるという効果が得られる。
に記載の発明による効果に加えて、ロック状態に至るま
での速度を向上させることができ、かつジッタ特性の改
善が図れるという効果が得られる。
【図１】 本発明の第１の実施の形態に係る位相同期発
振回路の構成を示すブロック図。
振回路の構成を示すブロック図。
【図２】 本発明の第２の実施の形態に係る位相同期発
振回路の構成を示すブロック図。
振回路の構成を示すブロック図。
【図３】 従来の位相同期発振回路の構成を示すブロッ
ク図。
ク図。
【図４】 図３における電圧制御発振器の具体的構成を
示す回路図。
示す回路図。
１０…位相比較器、１２…アップダウンカウンタ、１
４、２０…Ｄ／Ａ変換器、１６…電圧制御発振器、１８
…分周器、２２…ロック判定回路
４、２０…Ｄ／Ａ変換器、１６…電圧制御発振器、１８
…分周器、２２…ロック判定回路
Claims (3)
- 【請求項１】 入力電圧に応じた周波数で発振する電圧
制御発振器において、 前記入力電圧を前記電圧制御発振器の電源電圧に依存さ
せて発生させることを特徴とする電圧制御発振器。 - 【請求項２】 位相比較器と、該位相比較器の比較結果
に応じてアップカウント又はダウンカウントを行うアッ
プダウンカウンタと、該アップダウンカウンタの計数出
力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の
出力に応じた周波数の信号を発振する電圧制御発振器
と、該電圧制御発振器の出力を所定の分周比で分周し前
記位相比較器の一方の入力端に出力する分周器とを有
し、前記位相比較器は入力信号と前記分周器の出力信号
の位相を比較し前記アップダウンカウンタにアップカウ
ントまたはダウンカウントを指示する信号を出力する位
相同期発振回路であって、 前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数
出力に基づいて電源電圧を分圧した電圧に変換すること
を特徴とする位相同期発振回路。 - 【請求項３】 位相比較器と、該位相比較器の比較結果
に応じてアップカウント又はダウンカウントを行うアッ
プダウンカウンタと、該アップダウンカウンタの計数出
力をＤ／Ａ変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の
出力に応じた周波数の信号を発振する電圧制御発振器
と、該電圧制御発振器の出力を所定の分周比で分周し前
記位相比較器の一方の入力端に出力する分周器とを有
し、前記位相比較器は入力信号と前記分周器の出力信号
の位相を比較し前記アップダウンカウンタにアップカウ
ントまたはダウンカウントを指示する信号を出力する位
相同期発振回路であって、 前記Ｄ／Ａ変換器は、前記アップダウンカウンタの計数
出力を所定のビット数で表現する場合における前記所定
ビット数のうちの上位ビットをデコードする第１のデコ
ーダと、 前記所定ビット数のうちの下位ビットをデコードする第
２のデコーダと、前記第１のデコーダの出力に基づいて
前記電圧制御発振器に供給される電源電圧に依存した電
圧を分圧し出力する第１の分圧回路と、 前記第１の分圧回路の出力電圧を前記第２のデコーダの
出力に基づいて分圧し、前記電圧制御発振器に出力する
第２の分圧回路とを有し、 さらに、前記位相同期発振回路における位相同期のロッ
ク状態を判定するロック判定回路を有し、 前記第１、第２のデコーダは前記ロック判定回路の判定
出力に基づいて動作し、ロック状態になるまでは前記第
１のデコーダが動作し、ロック状態になった時点で該第
１のデコーダはデコード値を保持し、次いで、第２のデ
コーダが動作を開始することを特徴とする位相同期発振
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343806A JP3788317B2 (ja) | 2001-11-08 | 2001-11-08 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343806A JP3788317B2 (ja) | 2001-11-08 | 2001-11-08 | 位相同期発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152534A true JP2003152534A (ja) | 2003-05-23 |
| JP3788317B2 JP3788317B2 (ja) | 2006-06-21 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3788317B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079998A (ja) * | 2003-09-01 | 2005-03-24 | Sanyo Electric Co Ltd | 発振周波数制御回路 |
| JP2006270945A (ja) * | 2005-02-28 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びそれを用いた電子機器 |
| JP2006319393A (ja) * | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | 通信用半導体集積回路および無線通信装置 |
| KR100867545B1 (ko) | 2007-07-20 | 2008-11-06 | 삼성전기주식회사 | 전압 ｄａ 변환을 이용한 전압 제어 발진기 |
| JP2008312212A (ja) * | 2007-06-15 | 2008-12-25 | Toshiba Corp | 範囲の広いインターポレイティブ電圧制御発振器 |
| JP2009246793A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Microelectronics Ltd | Ｃｒ発振回路 |
| US8089319B2 (en) | 2009-11-24 | 2012-01-03 | Kabushiki Kaisha Toshiba | Wide range interpolative voltage controlled oscillator |
| WO2012132847A1 (ja) * | 2011-03-31 | 2012-10-04 | 国立大学法人東京工業大学 | 注入同期型周波数同期発振器 |
| US8946710B2 (en) | 2005-02-28 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| KR20160048049A (ko) * | 2013-03-15 | 2016-05-03 | 인텔 코포레이션 | 전압 조절기를 위한 확산 스펙트럼 장치 |
-
2001
- 2001-11-08 JP JP2001343806A patent/JP3788317B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8946710B2 (en) | 2005-02-28 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
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| WO2012132847A1 (ja) * | 2011-03-31 | 2012-10-04 | 国立大学法人東京工業大学 | 注入同期型周波数同期発振器 |
| JPWO2012132847A1 (ja) * | 2011-03-31 | 2014-07-28 | 株式会社半導体理工学研究センター | 注入同期型周波数同期発振器 |
| KR20160048049A (ko) * | 2013-03-15 | 2016-05-03 | 인텔 코포레이션 | 전압 조절기를 위한 확산 스펙트럼 장치 |
| KR102067508B1 (ko) * | 2013-03-15 | 2020-01-20 | 인텔 코포레이션 | 전압 조절기를 위한 확산 스펙트럼 장치 |
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