以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図7は、CR発振回路の実施例の可変抵抗回路部分を示す図である。図7のPMn(nは整数)はPMOSトランジスタを、NMn(nは整数)はNMOSトランジスタを、Vddは正側の電源(例えば3V)を、GNDは負側の電源(例えば接地電位0V)を、NDn(nは英数字)は発振回路内部のノードを示す。またNAn(nは整数)はNAND回路を、NOn(nは整数)はNOR回路を、RFn(nは整数)は微調整回路の抵抗を、RCn(nは整数)は粗調整回路の抵抗を、IV3はインバータを、IV3OはインバータIV3の出力を示す。更に、SELLn(nは整数)及びSELLnX(nは整数)は微調整回路の選択信号を、SELUn(nは整数)及びSELUnX(nは整数)は粗調整回路の選択信号を、CTUNE1は粗調整回路を示す。またFTUNEP1はPMOS側の微調整回路を、FTUNEN1はNMOS側の微調整回路を、PSはPMOS側微調整回路と粗調整回路との間の結合ノードを、NSはNMOS側微調整回路と粗調整回路との間の結合ノードを示す。
PMOS側の微調整回路である第1の抵抗微調整回路FTUNEP1は、正側の電源Vddと第1の出力端PSとの間を、複数の第1のPMOSトランジスタPM12〜PM15と複数の第1の抵抗RF1〜RF3とを介して、複数の電流経路で結合する。NMOS側の微調整回路である第2の抵抗微調整回路FTUNEN1は、負側の電源GNDと第2の出力端NSとの間を複数の第1のNMOSトランジスタNM12〜NM15と複数の第2の抵抗RF4〜RF6とを介して複数の電流経路で結合する。抵抗粗調整回路CTUNE1は、第1の出力端PSと第3の出力端ND4との間を複数の第2のPMOSトランジスタPM8〜PM11と複数の第3の抵抗RC1〜RC4とを介して複数の電流経路で結合する。抵抗粗調整回路CTUNE1は更に、第2の出力端NSと第3の出力端ND4との間を上記複数の第3の抵抗RC1〜RC4と複数の第2のNMOSトランジスタNM8〜NM11とを介して複数の電流経路で結合する。なお第3の抵抗RC1〜RC4の抵抗値(10R)は、第1の抵抗RF1〜RF3の抵抗値(R)及び第2の抵抗RF4〜RF6の抵抗値(R)よりも大きい。この構成により、正側の電源Vddと第3の出力端ND4との間に介在する抵抗値及び負側の電源GNDと第3の出力端ND4との間に介在する抵抗値を可変に調整することができる。
より具体的には、第1の抵抗微調整回路FTUNEP1においては、複数の第1の抵抗RF1〜RF3が直列に接続される。また各第1の抵抗の一端のノード(NDRF1、NDRF1RF2、NDRF2RF3、PS)に各第1のPMOSトランジスタPM12〜PM15のドレインが接続される。更に、複数の第1のPMOSトランジスタPM12〜PM15のソースが正側の電源Vddに接続される。複数の第1のPMOSトランジスタPM12〜PM15のうちの1つを、外部のデコーダ等から指定する選択信号SELL1X〜SELL4Xにより導通状態とすることにより、正側の電源Vddと第1の出力端PSとの間の抵抗値を決定する。
第2の抵抗微調整回路FTUNEN1においては、複数の第2の抵抗RF4〜RF6が直列に接続される。また各第2の抵抗RF4〜RF6の一端のノード(NDRF4、NDRF4RF5、NDRF5RF6、NS)に各第1のNMOSトランジスタNM12〜NM15のドレインが接続される。更に、複数の第1のNMOSトランジスタNM12〜NM15のソースが負側の電源GNDに接続される。複数の第1のNMOSトランジスタNM12〜NM15のうちの1つを、外部のデコーダ等から指定する選択信号SELL1〜SELL4により導通状態とすることにより、負側の電源GNDと第2の出力端NSとの間の抵抗値を決定する。
抵抗粗調整回路CTUNE1においては、複数の第3の抵抗RC1〜RC4が直列に接続される。また各第3の抵抗RC1〜RC4の一端のノード(NDRC1、NDRC1RC2、NDRC2RC3、NDRC3RC4)に各第2のPMOSトランジスタPM8〜PM11のドレイン及び各第2のNMOSトランジスタNM8〜NM11のドレインが接続される。更に、複数の第2のPMOSトランジスタPM8〜PM11のソースが第1の出力端PSに接続され、複数の第2のNMOSトランジスタNM8〜NM11のソースが第2の出力端NSに接続される。複数の第2のPMOSトランジスタPM8〜PM11のうちの1つを導通状態とすることにより、第1の出力端PSと第3の出力端ND4との間の抵抗値を決定する。この際の導通トランジスタの選択は、インバータIV3の出力がHIGHの時に、外部のデコーダ等から指定する選択信号SELU1〜SELU4の1つをHIGHにすることで行なわれる。また複数の第2のNMOSトランジスタNM8〜NM11のうちの1つを導通状態とすることにより、第2の出力端NSと第3の出力端ND4との間の抵抗値を決定する。この際の導通トランジスタの選択は、インバータIV3の出力がLOWの時に、外部のデコーダ等から指定する選択信号SELU1X〜SELU4Xの1つをLOWにすることで行なわれる。
なお図7の回路は、図1のCR発振回路において、インバータIV3と抵抗R1とを置き換えるものであ。インバータIV3と抵抗R1とを図7の回路で置き換えることにより、発振周波数を決める抵抗値及び容量値の一方である抵抗値を可変とすることにより、発振周波数を可変に調整することができる。
そのような発振周波数調整可能なCR発振回路は、具体的には、図1に示されるように、第1のノードND1を出力端とする第1のインバータIV1と、第1のノードND1を入力端とし第2のノードND2を出力端とする第2のインバータIV2とを含む。またCR発振回路は更に、第2のノードND2を入力端とし第3のノードND3を出力端とする第3のインバータIV3と、第1のインバータIV1の入力端である第4のノードND4と第2のノードND2との間を接続する容量素子C1とを含む。ここで図7に示される上記の第1の抵抗微調整回路FTUNEP1、第2の抵抗微調整回路FTUNEN1、及び抵抗粗調整回路CTUNE1を含む抵抗調整回路が、第3のノードND3と第4のノードND4との間に設けられる。複数の第2のPMOSトランジスタPM8〜PM11のゲート及び複数の第2のNMOSトランジスタNM8〜NM11のゲート側にて第3のノードND3から入力を受け取り、図7に示す第3の出力端ND4が図1に示す第4のノードND4に接続される。
また上記抵抗調整回路においては、複数のNAND回路NA1〜NA4が、複数の第2のPMOSトランジスタPM8〜PM11のゲートをそれぞれ駆動する。また複数のNOR回路NO1〜NO4が、複数の第2のNMOSトランジスタNM8〜NM11のゲートをそれぞれ駆動する。複数のNAND回路NA1〜NA4及び複数のNOR回路NO1〜NO4の2入力の一方の入力には、共通の信号として第3のノードND3の信号IV3Oが入力される。NAND回路NA1〜NA4の他方の入力には、外部から指定する選択信号SELU1〜SELU4が供給される。またNOR回路NO1〜NO4の他方の入力には、外部から指定する選択信号SELU1X〜SELU4Xが供給される。
以下に、図7の回路の特長を説明する。図4の従来回路では、抵抗調整の分解能を高くしようとすると回路規模が大きくなることを、従来回路の問題点として説明した。そのほかにも、図4の従来回路には、以下に説明するような問題がある。
図4の回路では、スイッチMOS、PM4からPM6、NM4からNM6がすべてOFFのとき、抵抗の抵抗値はR2+R3+R4+R5となる(R2、R3、R4、R5のそれぞれの抵抗値もR2、R3、R4、R5であらわすものとする)。一方、PM4とNM4がONで、残りのスイッチMOSがOFFしているときの抵抗は、RMOS+R3+R4+R5となる(PM4とNM4のON抵抗をRMOSで表すものとする)。PM5とNM5がONで、残りのスイッチMOSがOFFしているときの抵抗は、RMOS+R4+R5となる。PM6とNM6がONで、残りのスイッチMOSがOFFしているときの抵抗は、RMOS+R5となる。
つまり、抵抗値が最大のときと、それ以外のときで、切り替えている抵抗以外に、スイッチMOSのON抵抗分の差が生じてしまう。このため、抵抗値の変化量を一定にしようとすると、R2とR3の抵抗値を同一にできず、スイッチMOSのON抵抗を考慮して設計しなければならず、設計が複雑になる問題がある。
図5は、図4の回路の変形例を示す図である。図5の回路は、図4の可変抵抗部分だけを抜き出して、改良を加えたものとなっている。図5の回路と図4の回路との違いは、NM7、PM7だけなので、この部分の働きを説明する。図5において、図4の回路と同一の働きをする素子及び対応するノードは同一の符号で示し、重複する説明は省略する。R2〜R5に添えられた符号Rは、抵抗値が例えばRであることを示す。
ゲートにVddを加えたNM7とゲートにGND電位を加えたPM7とを、R2と直列に接続することにより、選択できる抵抗の値は、RMOS+R2+R3+R4+R5、RMOS+R3+R4+R5、RMOS+R4+R5、RMOS+R5となる。図4の回路を図5のように改良することにより、MOSのON抵抗により、切り替える抵抗の刻みが影響を受ける問題は避けることができるようになる。ところが、可変抵抗回路の抵抗は、R2からR5の抵抗とスイッチMOSの抵抗との和となってしまう。つまり、図4の従来回路及び図5の回路には、分解能を大きくしたときに回路規模が大きくなる問題に加えて、スイッチMOSのON抵抗が加算されてしまう問題もある。この図4及び図5の問題を解決する回路の1つとして、図6のような回路構成を採用することが可能である。
図6は、図1のIV3とR1を置き換える可変抵抗回路の一例を示す図である。図6のPMn(nは整数)はPMOSトランジスタを、NMn(nは整数)はNMOSトランジスタを、Vddは正側の電源(例えば3V)を、GNDはGND電位(0V)を、NDn(nは英数字)は発振回路内部のノードを示す。またNAn(nは整数)はNAND回路を、NOn(nは整数)はNOR回路を、Rn(nは整数)は抵抗を、IV3はインバータを、IV3OはインバータIV3の出力を示す。SELn(nは整数)及びSELnX(nは整数)は選択信号を示している。R2〜R5に添えられた符号Rは、抵抗値が例えばRであることを示す。図6において、図1、図3、図4、図5等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。
SEL1からSEL4のうち1つだけがHになり、SEL1XからSEL4Xのうち、それと相補な信号だけがLになるように制御する。例えばSEL1がH、SEL2からSEL4がL、SEL1XがL、SEL2XからSEL4XがHのときは、ND2がHならPM8だけがONする。可変抵抗はR2+R3+R4+R5となる。このときPM9からPM11、NM8からNM11はOFFとなる。
抵抗値を変更するには、SEL1からSEL4のうちHとする信号を変更すればよい。SEL1からSEL4、SEL1XからSEL4Xは、デコーダ回路で発生することができる。例えば、SEL3をH、SEL3XをL、SEL1、SEL2、SEL4をL、SEL1X、SEL2X、SEL4XをHとしたときには、PM10、NM10が駆動トランジスタとして選択される。ND2がHのときにはPM10だけがONし、ND2がLのときにはNM10だけがONとなる。このとき図6の可変抵抗回路の抵抗はR4+R5となる。
図6のような回路構成を採用することで、前述の図5の回路の問題、即ちスイッチMOSのON抵抗が可変抵抗回路の抵抗として加算される問題を回避することができる。抵抗の一端のノードを駆動する図6のPM8、NM8、PM9、NM9、PM10、NM10、PM11、NM11が、図5のIV3と同じくソースを電源に接続されたMOSとなるので、図6の構成は、図5の構成にくらべて、直列抵抗が小さい利点がある。
図6の回路では、図5の回路に比べて、スイッチMOSのON抵抗が可変抵抗回路の抵抗として加算されない利点はあるが、図4及び図5の回路と同様に、抵抗の調整の分解能を大きくすると指数関数的に回路規模が増加するという問題が解決されていない。前述の図7に示す抵抗調整回路では、階層化された抵抗調整機能を実現し、回路規模の削減を実現している。
図7に示す粗調整回路CTUNE1では、RC1からRC4に添えられた符号10Rは、例えば、これらの抵抗の抵抗値が10Rであることを示している。CTUNE1の回路構成が図6の回路とほぼ同様の構成となっていることから、図6の回路と同様、図4及び図5の回路と比較して、スイッチMOSのON抵抗が直列接続されない利点があることがいえる。
SELU1からSELU4のうち1つだけが、Hになり、SELU1XからSELU4Xのうち、それと相補な信号だけがLになるように制御する。例えばSELU1がH、SELU2からSELU4がL、SELU1XがL、SELU2XからSELU4XがHのときは、ND2がLならPM8だけがONする。可変抵抗はRC1+RC2+RC3+RC4となる。このときPM9からPM11、NM8からNM11はOFFとなる。
抵抗値を変更するには、SELU1からSELU4のうちHとする信号を変更すればよい。SELU1からSELU4、SELU1XからSELU4Xは、デコーダ回路で発生することができる。例えば、SELU2をH、SELU2XをL、SELU1、SELU3、SELU4をL、SELU1X、SELU3X、SELU4XをHとしたときには、PM9、NM9が駆動トランジスタとして選択される。ND2がLのときにはPM9だけがONし、ND2がHのときにはNM9だけがONとなる。このとき可変抵抗回路の抵抗はRC2+RC3+RC4となる。SELU1からSELU4とSELU1XからSELU4Xを用いて抵抗値を変更することで、例えば、図7の例では、抵抗値を、10R、20R、30R、40Rの中から選択することができるようになる。
図6の回路と、図7の回路が異なる点は、図7では、抵抗の粗調整回路CTUNE1に加えて、微調整回路が用意されている点にある。抵抗の微調整回路FTUNEP1の動作を説明する。SELL1XからSELL4Xは、微調整用抵抗の選択信号として働く。例えば、SELL1XがL、SELL2XからSELL4XがHの場合は、PM12がON、PM13、PM14、PM15がOFFとなり、FTUNEP1の抵抗は、RF1+RF2+RF3となる。SELL2XがL、SELL1X、SELL3X、SELL4XがHの場合は、PM13がON、PM12、PM14、PM15がOFFとなる。FTUNEP1の抵抗はRF2+RF3となる。PM12からPM15により選択された抵抗はPSに接続され、CTUNE1のPMOSのソースに供給される。SELL1XからSELL4Xのどれか1つをLとすることで、PSに接続される抵抗は、図7の例では、0、R、2R、3Rのどれか1つを選択できる。
ND2がLのとき、ND4はHとなる。このND4がLからHに変化する時定数を、容量と図7の回路の抵抗とで調整する。例えば、SELL1XがL、SELL2XからSELL4XがHの場合は、PM12がON、PM13、PM14、PM15がOFFとなり、FTUNEP1の抵抗は、RF1+RF2+RF3となる。FTUNEP1の抵抗は、3Rとなる。例えばSELU1がH、SELU2からSELU4がL、SELU1XがL、SELU2XからSELU4XがHのときは、ND2がLならPM8だけがONする。可変抵抗はRC1+RC2+RC3+RC4となる。CTUNE1の抵抗値は40Rとなる。PM8のソースには、PSを介してFTUNEP1の抵抗値である3Rが接続されるので、合計抵抗値は43Rとなる。
このように、祖調整回路CTUNE1の抵抗と、微調整回路FTUNEP1の抵抗をそれぞれ変更することで、合計抵抗を、図7の場合は16通りに変化させることができる。上の説明では、ND2がLのときの動作を説明したが、ND2がHのときはNMOS側の微調整回路FTUNEN1により、NSに接続される抵抗の値を微調整することで、ND4の時定数を調整することができる。この際、SELL1からSELL4とSELL1XからSELL4Xとを互いに相補な信号としておくことで、PSに接続される微調整回路の抵抗とNSに接続される微調整回路の抵抗とを同じ値とすることができる。
図7の回路のように、抵抗の調整を階層化することで、回路規模を削減することができる。図7では、図を簡単にするために、微調整に2ビット、粗調整に2ビット、合計4ビット調整の場合を示した。図4の回路で、4ビット、16通りの抵抗値調整を実現しようとすると、MOSスイッチは16組必要となる。一方、図7の回路では、微調整回路に4組のMOSスイッチ、粗調整回路に4組のMOSスイッチ、合計8組のMOSスイッチで、16通りの抵抗値の変更が可能となっている。図7では、図を簡単にするために、2ビット+2ビットの場合を示したが、実際に必要な8ビット程度の調整分解能を実現する場合には、例えば、微調整回路を4ビット、粗調整回路を4ビットとする。この場合、微調整回路のMOSスイッチの数は16組、粗調整回路のMOSスイッチの数は16組となる。合計のスイッチの数は32組となる。これに対して、図4の回路で8ビットの調整分解能を実現すると、必要なMOSスイッチの数は256組となる。
図7の回路のように、微調整回路を電源側つまりPSとVddとの間及びNSとGNDとの間に設けることで、PS及びNSの電位をそれぞれ電源電位Vdd及びGNDに近い電位とすることができる。これにより、粗調整回路のMOSトランジスタのゲートとソースとの間の電圧を最も大きな電位として使用することができ、MOSトランジスタのON抵抗をできるだけ小さく保って、微調整及び粗調整による階層化を実現できるという利点が得られる。
図8は、容量を可変とした場合のCR発振回路の回路例を示す図である。図8の回路は、図7の回路の特長を他の回路と比較して説明するために示される。図8のPMn(nは整数)はPMOSトランジスタを、NMn(nは整数)はNMOSトランジスタを、GNDはGND電位(0V)を、NDn(nは英数字)は発振回路内部のノードを、R1は抵抗を、IVn(nは整数)はインバータを示す。またCn(nは整数)は容量を、PM16G、NM16G、PM17G、NM17Gは、それぞれ、PM16、NM16、PM17、NM17のゲート信号を示す。図8において、図1、図3、図4、図5、図6等の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示している。
図4の従来回路では、抵抗値を調整することにより発振周波数を調整していた。一方図8の回路では、抵抗R1は一定としながら容量値を調整することにより、発振周波数を調整している。
つまり、容量の値の製造ばらつき、抵抗の値の製造ばらつき、抵抗値の温度変化により、発振周波数が、目標周波数に対してずれた場合に、容量値を変更して、発振周波数を調整する回路構成となっている。図8で、C1からC6に添えられた1pF、0.1pFの数値は、C1からC6の値の例を示している。PM16G、PM17GがH、NM16G、NM17GがLの場合には、PM16、PM17、NM16、NM17はOFFとなる。このときND4の容量はC1とC2だけとなる。PM16GをL、PM17GをH、NM16GをH、NM17GをLとすると、NM16、PM16はON、NM17、PM17はOFFとなるので、ND4には、PM16、NM16を通して、C3、C4も接続される。PM17、NM17はOFFなので、C5、C6はND4に接続されない。つまり、PM16GをL、PM17GをH、NM16GをH、NM17GをLとすると、ND4の容量はC1、C2、C3、C4となる。
PM16GをL、PM17GをL、NM16GをH、NM17GをHとすると、NM16、PM16、NM17、PM17はONとなるので、ND4には、PM16、NM16
、PM17、NM17を通して、C3、C4、C5、C6も接続される。つまり、PM16GをL、PM17GをL、NM16GをH、NM17GをHとすると、ND4の容量はC1、C2、C3、C4、C5、C6となる。
このように、図8の回路のような構成を採用することにより、容量値を変化させて発振周波数を調整することが可能である。しかしながら、図8のような回路構成には、以下のような問題がある。
例えば、容量値及び抵抗値両方の製造ばらつきにより、容量値及び抵抗値がともに設計値より小さくなった場合、図8の回路では、PM16、NM16、PM17、NM17をONとして、ノードND4の容量値を増加して、発振周波数を目標周波数に調整する。図8では、図を簡単にするために、MOSスイッチは、PM16、NM16、PM17、NM17の2組しか図示されていないが、実際の回路では、周波数調整に必要な数が用意されているものとする。
PM16、NM16、PM17、NM17をONとすると、C1、C2に加えて、C3、C4、C5、C6がノードND4に接続される。このとき、PM16、NM16、PM17、NM17のドレイン、ソースの接合容量もND4に接続される。さらに、PM16G、PM17GがL、NM16G、NM17GがHとなっているので、PM16、PM17、NM16、NM17のゲート容量もノードND4に接続される。つまり、図8のように容量値を可変として発振周波数を調整する回路では、調整のために接続しようとしている容量に加えて、MOSスイッチのゲート容量、ドレイン、ソースの接合容量が、ND4に接続され、寄生容量が増大する問題がある。
これに対して、図7の回路では、容量の値の製造ばらつき、抵抗の値の製造ばらつきにより、容量の値、抵抗の値がともに、設計値より小さくなった場合でも、寄生容量となるのは、MOSスイッチの接合容量だけになる利点がある。つまり図7の回路のように、容量ではなく抵抗を切り替えて発振周波数を調整することにより、周波数調整のための素子の寄生容量の効果を最小化できるという効果が得られる。
図7で、周波数調整時の寄生容量を説明する前に、より単純な図6の回路で、寄生容量を削減できる原理を説明しておく。図6の可変抵抗回路では、容量の値の製造ばらつき、抵抗の値の製造ばらつきにより、容量の値、抵抗の値がともに、設計値より小さくなった場合、抵抗の値を大きくすることで、発振周波数を目標周波数に近づける。このために、例えば、SEL1をH、SEL1XをLとし、SEL2からSEL4をL、SEL2XからSEL4XをHとする。PM8或いは、NM8がON、PM9からPM11、NM9からNM11がOFFとなることにより、抵抗値は最大となる。この場合でも、R2、R3、R4、R5に接続される寄生容量は、PM8からPM11、NM8からNM11のドレインの接合容量だけで、ソース側の接合容量は抵抗に接続されない。この点が図6の回路と図8の回路とで異なる。
さらに、抵抗値を最大に設定したときでも、PM9からPM11、NM9からNM11はOFFしているので、チャネルは形成されておらず、これらMOSトランジスタのゲート容量は抵抗に接続されない。この点も図6と図8の回路とは異なる。つまり図6のように、抵抗値を調整する回路構成を採用することで、ソース側の接合容量、選択されていないスイッチMOSのゲート容量が寄生容量とならない利点を実現できる。図7の回路の粗調整回路CTUNE1も、図6の回路とほぼ同様の構成及び原理に基づいて抵抗値を調整するので、選択されていないスイッチMOSのゲート容量が寄生容量とならない利点がある。
図9は、図4の従来回路を図7の回路のように階層化した場合の回路を示す図である。図9と図7の発明の回路を比較することで、以下に説明するように図7の利点がより明らかになる。
図9のPMn(nは整数)はPMOSトランジスタを、NMn(nは整数)はNMOSトランジスタを、Vddは正側の電源(例えば3V)を、GNDはGND電位(0V)を、NDn(nは英数字)は発振回路内部のノードを示す。またRFn(nは整数)は微調整回路の抵抗を、RCn(nは整数)は粗調整回路の抵抗を、IVn(nは整数)はインバータを、NMnG(nは整数)はNMOSトランジスタのゲート信号を、PMnG(nは整数)はPMOSトランジスタのゲート信号を示す。図9において、図1、図3、図4、図5、図6等の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示している。各抵抗に添えられた符号Rや10Rは、それぞれの抵抗の値の例を示す。
図9のNM20、NM21、NM22、NM23、PM20、PM21、PM22、PM23で構成されるMOSスイッチは、RF11、RF12、RF13を切り替えて、抵抗値を微調整するための回路として働く。また、NM24、NM25、NM26、NM27、PM24、PM25、PM26、PM27で構成されるMOSスイッチは、RC11、RC12、RC13、RC14を切り替えて、抵抗値を粗調整するための粗調整回路として働く。抵抗値の切り替えの方法や切り替えられた合計の抵抗値は、図4、図5、図7の説明からも明らかなので、詳細な動作の説明は省略する。
例えば、図4の従来回路を変形し、図9のように階層化する回路構成も可能である。図9の回路を採用することでも抵抗値を調整して発振周波数を調整することは可能だが、図7の回路と比較して、直列接続されるMOSトランジスタの数が、図7の発明の回路に対して、1つ多いことが分かる。このため、MOSスイッチのON抵抗の影響が大きい問題がある。
図9の粗調整回路及び微調整回路の結合部分と図7の粗調整回路及び微調整回路の結合部分とを比較すると、図9の粗調整回路及び微調整回路の結合部分NDRF13は、図7の回路では、ノードPS及びNSに相当する。即ち、図7の回路では、PMOS側の微調整回路とNMOS側の微調整回路とをそれぞれ独立に用意しているので、この部分の寄生容量が、図9の回路に対して1/2に削減されている。
図7の回路では、ノードPSの寄生容量となるMOSトランジスタの接合は、PM15のドレイン、PM8のソース、PM9のソース、PM10のソース、PM11のソース接合となる。合計で5つの接合容量が寄生容量となる。これに対して、図9の回路では、ノードNDRF13の寄生容量となるMOSトランジスタの接合は、NM23、PM23、NM24、PM24、NM25、PM25、NM26、PM26、NM27、PM27の接合となる。合計で10個の接合容量が寄生容量となる。ノードNSについても同様に、合計で5つの接合容量がNSの寄生容量となる。
以上説明したように、図7の回路では、PMOS側とNMOS側とにそれぞれ微調整回路を設けることで、微調整回路及び粗調整回路の結合ノードの寄生容量を削減できる特長を実現している。これにより、図4の従来回路に対して、寄生容量を削減し、より高い周波数での発振が可能となる。
図10は、図7の回路の発振周波数と調整ビットの設定値との関係の一例を示す図である。微調整回路の設定のための4ビットと粗調整回路の調整ビットの4ビットとで、合計8ビットを使用する。横軸にこの8ビットの設定値を示し、縦軸に発振周期を示す。発振周波数を2MHz(周期は500ns)に調整する場合の動作例を示した。横軸の値は、粗調整のための4ビットを上位とし、微調整のための4ビットを下位として、8ビットの設定値を示している。選択される抵抗数が最少となる設定が0であり、選択される抵抗数が最多となる設定が256である。
図7の微調整回路の抵抗として、(製造時の中心値で)0Ωから15kΩまで、1kΩ刻みで、16通りの抵抗値を選べるようにした。また、粗調整回路の抵抗として、58kΩ、63kΩ、68kΩ、74kΩ、79kΩ、86kΩ、93kΩ、100kΩ、108kΩ、117kΩ、126kΩ、136kΩ、147kΩ、159kΩ、172kΩ、186kΩの16通りの抵抗を選べるように回路を構成した。これらの抵抗の差分が、図7のRC1からRC3に相当する抵抗の抵抗値となっている。また、最小の抵抗58kΩが、図7のRC4に相当する抵抗の抵抗値となる。容量C1、C2は1.23pFとし、シミュレーションにより周期と設定ビットとの関係を求めた。
抵抗の製造ばらつきによる値の変動の幅を中心値の0.8倍から1.2倍、容量の製造ばらつきによる値の変動の幅を中心値の0.8倍から1.2倍とし、この範囲で、発振周波数を目標周波数(目標周期)に調整できるような回路定数とした。粗調整回路CTUNE1の抵抗値は、ほぼ等比数列となるように値を選んだ。微調整回路の抵抗値は、簡単のために等差列とした。
図10には、容量及び抵抗が製造の中心値に対してそれぞれ1.2倍と大きくなった場合(C=1.2、R=1.2)、1.0倍の場合(C=1.0、R=1.0)、0.8倍となった場合(C=0.8、R=0.8)を示してある。これら3つの場合について、下位4ビットを0に固定して粗調整で16通りに変化させた場合に得られる周期の値を示すと共に、周期500nsの付近においては微調整回路に相当する下位4ビットも変化させた場合に得られる周期の値を示す。
容量及び抵抗が中心値に対して1.2倍と大きくなったとき、1.0倍のとき、0.8倍のときのそれぞれの場合において、設定の値は異なるが、目標周期500nsを実現できる設定値が存在することが分かる。容量及び抵抗が中心値に対して1.2倍と大きくなった場合には、選択する抵抗数を少なくするように設定値を小さくすればよい。1.0倍の場合には、設定値として中心付近を使用すればよい。0.8倍のときは、選択する抵抗数を増やすように設定値を大きくすればよい。このように、粗調整回路により大体の抵抗値を選び、更に微調整回路で抵抗を微調整することにより、CR発振回路の発振周波数を目標周波数(この例では500ns)に近づけることができる。
以上、説明したように、図7の回路により、回路規模を削減して、周波数調整の分解能の大きな回路を実現できる。また、従来回路にくらべて、寄生容量を削減し、より高い周波数で発振する回路を提供することができる。複雑なバイアス回路を使用しないことから、バイアス回路での電流増加の問題も回避できる。
図11は、抵抗調整回路の変形例を示す図である。図11において、PMn(nは整数)はPMOSトランジスタを、NMn(nは整数)はNMOSトランジスタを、GNDはGND電位(0V)を、NDn(nは英数字)は発振回路内部のノードを示す。またNAn(nは整数)はNAND回路を、NOn(nは整数)はNOR回路を、RFn(nは整数)は微調整回路の抵抗を、RCn(nは整数)は粗調整回路の抵抗を、IV3はインバータを、IV3OはインバータIV3の出力を示す。更に、SELLn(nは整数)は微調整回路の選択信号を、SELUn(nは整数)は粗調整回路の選択信号を示す。更に、CTUNE1は粗調整回路を、FTUNEN11乃至FTUNEN14はNMOS側の微調整回路を、PS1からPS4はPMOS側微調整回路と粗調整回路との結合ノードを、NS1からNS4はNMOS側微調整回路と粗調整回路との結合ノードを示す。図11において、図7等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。また図示の簡便さの都合上、一部省略して示している。
図11の回路は、図7の回路とほぼ同様に動作するので、詳細な説明は省略し、図7の回路との違いを説明する。
図7の回路では、粗調整回路のPMOSトランジスタのソースは全て共通のノードPSとし、ノードPSに微調整回路が接続されていた。これに対して図11の回路では、粗調整回路のPMOS、PM8、PM9、PM10、PM11のソースはそれぞれ独立とし、PS1、PS2、PS3、PS4としている。これらPS1、PS2、PS3、PS4にそれぞれ独立な微調整回路を接続する回路構成例となっている。図11では、PMOS側の微調整回路は省略して図示していない。同様に、図11の回路では、NMOS、NM8、NM9、NM10、NM11のそれぞれのソースも独立なノードNS1、NS2、NS3、NS4となっている。これらNS1、NS2、NS3、NS4にそれぞれ独立な微調整回路を接続することができる。図示されるFTUNEN111及びFTUNEN14はこの微調整回路を示している。図11では図を単純にするために、NS1に接続されるFTUNEN11とNS4に接続されるFTUNEN14だけを示した。
図11のように、粗調整回路のPMOS及びNMOSのそれぞれのソースに独立な微調整回路を接続することで、PS1からPS4及びNS1からNS4の接合容量を、図7の回路に対してさらに削減することができる。なお図7及び図11には、微調整回路の選択ビットが2ビットで粗調整回路の選択ビットが2ビットの場合を一例として示しているが、これらのビット数は例示された数に限定されるものではなく、必要に応じて任意の数としてよい。図11のような構成とすると、図7の回路に対して、微調整回路の回路数が増加する。この回路規模の増大を緩和しつつ且つ寄生容量の削減を図るために、図7の回路構成と図11の回路構成との間の中間的な構成を採用してもよい。つまり図11において、NS1からNS4すべてに独立な微調整回路を設けるのではなく、例えばNS1とNS2を共通ノードとしこれに1つの微調整回路を設け、更にNS3とNS4を別の共通ノードとしこれに別の微調整回路を接続する等の構成が可能である。PMOS側についても同様であり、PS1からPS4の各々に別個の微調整回路を設けてもよいし、PS1からPS4を2つのグループに分けて、2つのPMOS側微調整回路を設けてもよい。このように、微調整回路と粗調整回路の構成については、様々な変更が可能である。
図12は、CR発振回路の構成の別の一例を示す図である。図12において、PMn(nは整数)はPMOSトランジスタを、NMn(nは整数)はNMOSトランジスタを、Vddは正側の電源(例えば3V)を、GNDはGND電位(0V)を、NDn(nは英数字)は発振回路内部のノードを示す。NAn(nは整数)はNAND回路を、NOn(nは整数)はNOR回路を、RFn(nは整数)は微調整回路の抵抗を、RCn(nは整数)は粗調整回路の抵抗を示す。またIV2、IV3はインバータを、IV3OはインバータIV3の出力を、SELLn(nは整数)は微調整回路の選択信号を、SELUn(nは整数)は粗調整回路の選択信号を示す。更に、CTUNE1は粗調整回路を、FTUNEP1はPMOS側の微調整回路を、FTUNEN1はNMOS側の微調整回路を、PSはPMOS側微調整回路と粗調整回路の結合ノードを、NSはNMOS側微調整回路と粗調整回路の結合ノードを示す。C1、C2はCR発振回路の時定数を決定するための容量であり、CB1、CB2はAMP1のバイアスのための容量である。AMP1は図1、図4の回路のIV1に相当するアンプ回路(ソース自己バイアスアンプ)を、PMA1、NMA1はAMP1を構成するPMOSトランジスタ及びNMOSトランジスタを、RB1、RB2はAMP1のバイアスのための抵抗を示す。図12において、図7等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。また抵抗及び容量に添えられた数値は、それらの抵抗及び容量の数値例を示す。
CTUNE1、FTUNEP1、FTUNEN1は図を簡単にするために一部符号を省略したが、図7或いは図11の回路と同様に動作する。これらの部分の動作の説明は図7、図11の説明と重複するので省略し、図12の回路に特有の部分を説明する。
図1、図4、図7、図11では発振回路のノードND4の信号を増幅する回路はインバータIV1として説明を進めてきた。図12の回路では、このIV1がAMP1に置き換えられている点が異なる。
ND4の電位は、図2(d)の波形図に示すように、CR時定数で充放電されるために、中間電位となっている期間が長い。このND4の信号を増幅して図2のND1波形に示すような矩形波に整形する働きが、図1のIV1には求められる。
図1の従来回路では、ND4の信号がIV1の論理しきい値付近にあるときに、IV1が十分高速に信号増幅できることと、IV1の消費電流をできるだけ小さく抑えることとの2つの矛盾する要求のバランスをとって、IV1のサイズを設計する必要があった。即ち、入力電位変化と出力電流変化との比である相互コンダクタンスgmと、IV1に流れる電流とは、図1の従来回路では独立には設計することができず、高速にND4の信号を増幅してND1に出力しようとすると、IV1での電流が増加する関係にあった。
図12の回路では、この問題を改善するために、IV1をAMP1で置き換えて、AMP1のgm(ND4の電位が変化したときの出力電流と入力電圧との比)と、AMP1に流れるバイアス電流とを独立に選べるように回路を構成している。図1のインバータIV1でND4の波形を増幅する場合、消費電流をある値に定めると、入力信号が論理しきい値付近にあるときのgmもほぼ定まる。何故ならば、インバータを構成するPMOSのソースはVdd、NMOSのソースはGNDに接続され、最大電流は入力が論理しきい値付近にあるときに流れるためである。高速にND4の信号を増幅しようとすると、IV1に流れる電流も増加してしまう。
一方、図12のAMP1では、PMA1のソース電位はRB1に流れる平均電流により自動的にVddからRB1×平均電流分低い電位に定まる。このため、ソースをVddとする場合と比較して、PMOSトランジスタのL(ゲート長、チャネル長)を小さく設計しても、よりLを大きくしたインバータIV1と同じ程度の平均電流を実現することができる。NMOS側についても同様に、NMA1のLとNMA1に流れる平均電流とを、独立に設計することができる。NMA1に流れる平均電流とRB2の抵抗値の積の値だけNMA1のソース電位はGNDより高い電位となるので、NMA1のLを小さく設計しても、RB2の値を適切に選ぶことにより、平均電流を設計することができる。CB1、CB2はRB1、RB2に流れる電流を一定にするための平滑化容量として働く。
図13は、図12のAMP1の効果を示す図である。図13において、図1の従来回路のIV1に流れる電流及び図12のAMP1に流れる電流を示し、横軸は時間を示している。例えば、IV1及びAMP1の入力電位が論理しきい値付近にあるときに流れる電流を等しく設計しておくと、IV1のLとAMP1のLとの違いにより差はあるが、出力(ND1及びND1’)に供給される電流は同じ程度の値となる。PMA1及びNMA1については、チャネル長Lを小さく設計し、そのソース電位を、例えばVddより0.5V低い電位及びGNDより0.5V高い電位にしている。従って、同一のND4信号を増幅する場合でも、図12のAMP1の場合には電流が流れる期間が短い。これにより、図1のIV1と同じ程度のgmを実現しながら、平均電流を削減できる効果が得られる。図13の破線は図1のIV1に流れる電流を示している。図13の実線は図12のAMP1に流れる電流を示している。図13の斜線で示した部分が図12のAMP1により削減できる電流(電荷、電流と時間の積)を示している。
つまり、図12のようなAMP1の構成を採用してRB1、CB1、RB2、CB2を利用することにより、平均電流と相互コンダクタンスgmとを独立に設計できるようになる。その結果、PMA1とNMA1のチャネル長(ゲート長)Lを最小とすることで、電流削減の効果を得ることができる。このようなアンプ回路AMP1と、図7及び図11で説明したような階層化した抵抗調整回路を併用することで、よりいっそう低電力化の効果を得ることができる。
図14は、周波数調整機能を有した発振回路の構成の一例を示す図である。図14において、GNDはGND電位(0V)を、NDn(nは英数字)は発振回路内部のノードを、RT1は例えば図7に示される可変抵抗回路を、IV1、IV2、IV3、IVX1はインバータを示す。C1、C2はCR発振回路の時定数を決定するための容量であり、CX1、CX2は水晶発振回路の容量である。またRX1は水晶発振回路の抵抗であり、BUF1、BUFX1はバッファ回路である。更に、CLKOはCR発振回路の発振出力を、COUNT1はカウンタ回路を、COUNT1OはCOUNT1の結果にもとづく制御信号を、OSCX1は水晶発振回路を、NDX0、NDX1は水晶発振回路のノードを示す。XTAL1は水晶振動子であり、CKRTCOは水晶発振回路の出力である。図14において、図1、図4、図7等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。
図14において可変抵抗RT1はCOUNT1Oにより制御される。図7の回路の説明において、図7の回路により抵抗値を可変に調整することにより、IV1、IV2、IV3、C1、C2を含むCR発振回路の発振周波数を調整できることを説明した。この図7の可変抵抗が、図14の可変抵抗RT1に相当する。図14では、この発振回路のND2の信号をバッファ回路BUF1で外部に供給する構成を例として示している。
CR発振回路を用いる目的の1つは、周波数精度が中庸であってもよい応用で、起動時間が短いことが望ましい応用に適用することである。このような応用であっても、例えばマイクロコントローラ(MCU)などの場合には、時計用の水晶発振回路が常時動作していることが少なくない。時計用の水晶発振回路は、その発振周波数が32768Hzと低く、定常消費電流も数μAと小さいことが多いからである。このように、高い周波数精度が期待できる時計用の水晶発振回路が動作している場合には、図7の回路と、時計用の水晶発振回路を組み合わせて、CR発振回路の発振周波数を調整することができる。
図14の回路は、このような場合の回路構成例を示している。図14の回路の動作の概略を簡単に説明する。CLKOは、図7のCR発振回路の出力となっている。CKRTCOは、例えば、水晶発振回路OSCX1から出力される32768Hzの出力とする。この両者をカウンタ回路COUNT1で比較して、CLKOの周波数を調整することができる。例えば、32768Hzの周期は30.5μsecなので、この30.5μsecの期間にCLKOの立ち上がりが何回あるかを係数することにより、CLKOの周波数を知ることができる。例えばCLKOを2MHzに調整しようとする場合、30.5μsecの期間にCLKOの立ち上がりは61回あるはずである。測定期間を必要に応じて長くすることで、CLKOの周波数測定の精度も高くできる。この測定結果を基にCOUNT1Oを発生して、RT1の値を目標周波数に近づけるよう制御する。COUNT1Oは図7の設定ビットを変更して、RT1の抵抗値を変更するものとする。
図14のような回路構成とすることで、必要に応じて、CR発振回路の発振周波数を動的に調整することが可能となる。図14では、時計用水晶発振回路出力32768Hzをもとに、CR発振回路の周波数を調整する例を示したが、図15のように外部クロック入力を選択するように構成しておくと、任意の外部クロック信号をもとに、CR発振回路の周波数を調整できる。
図15は、図14のCOUNT1部分を変更した回路例を示す図である。図15のCLKOはCR発振回路の発振出力を、COUNT1はカウンタ回路を、COUNT1OはCOUNT1の結果にもとづく制御信号を示す。またCKRTCOは水晶発振回路の出力を、CKINは任意の外部クロック入力を、SELCKはCKRTCOとCKINのどちらかを選ぶセレクタを、SELCKOはSELCKの出力を示す。
図15において、図14等の回路と同一の働きをする素子及び対応するノードは同一の符号で示す。図15においてCOUNT1、COUNT1Oは図14の回路と同様に動作するものとする。
図14の回路では、時計用水晶発振回路出力CKRTCOをもとにCLKOの周波数を測定する方法を説明した。図15のように、COUNT1の基準となる期間をセレクタSELCKにより外部クロックCKINに切り替えられるように構成しておけば、CKINを基準にしてCR発振回路出力CLKOの周波数を測定することができる。このような構成としておくと、例えば、通信しようとしている他のLSIのクロックにあわせて、CR発振回路の発振周波数を調整できる利点が得られる。通信相手のLSIのクロックの周波数の絶対精度が十分ではない場合、CR発振回路の周波数を、図14の水晶発振回路OSCX1の時計用クロックをもとに校正しても、通信相手のクロック周期に近い値となるとは限らない。このような場合には、CR発振回路の周波数をある絶対値を基準に調整するより、相手のクロック周期をもとに調整するほうが望ましい。
以上説明したように、図14の回路或いは図15の回路のような構成と図7の回路とを組み合わせることにより、所望の基準クロックをもとにCR発振回路の発振周波数を調整することができるようになる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。