JP2011004367A - レベルシフト回路 - Google Patents

Abstract

【課題】デューティ比を維持したレベルシフト回路を提供する。
【解決手段】低電圧系電源電圧Ｖｄｄ１と接地電位ＧＮＤを振幅とする入力信号を受け、高電圧系電源電圧Ｖｄｄ２と接地電位の間の振幅に変換した出力信号電圧Ｖｏｕｔを出力するレベルシフト電圧生成回路２０１と、レベルシフト電圧生成回路のレプリカ構成とされ、低電圧系の閾値電圧と高電圧系の閾値電圧を監視し、入力電圧を低電圧系の論理閾値に、出力電圧を高電圧系の論理閾値として、入力電圧が低電圧系の論理閾値を横切るとき、出力電圧が高電圧系の論理閾値を横切るように同期した出力電圧を生成させるレプリカ回路２０２と、レベルシフト電圧生成回路の出力電圧とレプリカ回路の出力電圧の変動を調整するためのバイアスを生成し、前記レベルシフト電圧生成回路と前記レプリカ回路に供給するバイアス生成回路２０３と、を有する。
【選択図】図１

Description

本発明はレベルシフト回路に関し、特に高周波入力のレベルシフトに好適な回路構成に関する。

半導体集積回路分野において、製造プロセスの微細化が進み動作電圧の低電圧化が進んでいる。しかし低電圧動作が不可能な回路を動作させるために複数の電源電圧を内蔵することで動作させるＬＳＩの増加と、ワイヤレス高速通信を行うために回路動作の高周波化（例えば５００ＭＨｚ以上）が進んでいる。

半導体集積回路のレベルシフト回路は、入力信号のデューティ比を維持しながら低圧電源から高圧電源への高周波信号の受け渡しをする必要性がる。一般的に、レベルシフト回路の入力信号に対する出力信号のデューティ比の変動は、入力信号と出力信号における信号の立ち上がり／立ち下がりの傾きに差が生じることに起因している。高周波（５００ＭＨｚ以上）になると、信号の僅かな立ち上がり／立ち下がりの傾きの変化でも、デューティ比に対して顕著に影響を与える。したがって、高周波（５００ＭＨｚ以上）におけるデューティ比を維持したレベルシフト回路の開発が望まれている。

図５は、特許文献１のレベルシフト回路の構成を示す図（特許文献１の図１）である。図５に示すように、レベルシフト回路１００は、第１の電源電圧Ｖｄｄ１と接地電圧ＧＮＤとの間の電圧振幅に相当するインバータＮＯＴ１の出力を入力部ＩＰに受け、第２の電源電圧Ｖｄｄ２と接地電圧ＧＮＤとの間の電圧振幅に変換するように構成されている。第２の電源端子Ｔ２と出力部ＯＵＴとの間にプルアップ用の抵抗素子Ｒ１が接続され、出力部ＯＵＴと接地端子ＴＧとの間にＮチャネルＭＯＳトランジスタＱ１が接続されている。第２の電源端子Ｔ２と出力部ＯＵＴとの間には、抵抗素子Ｒ１に並列にＰチャネルＭＯＳトランジスタＱ２が接続され、ＮチャネルＭＯＳトランジスタＱ１のゲート電極は入力部ＩＰに接続されている。また、第２の電源端子Ｔ２と入力部ＩＰとの間には、第２の電源端子Ｔ２側から抵抗素子Ｒ２およびキャパシタＣ１が順に直列に接続されており、抵抗素子Ｒ２とキャパシタＣ１との接続ノードにＰチャネルＭＯＳトランジスタＱ２のゲート電極が接続されている。なお、インバータＮＯＴ１の入力部は入力端子ＩＮに接続され、入力端子ＩＮから与えられる入力信号（第１の電源電圧Ｖｄｄ１と接地電圧ＧＮＤとの間の電圧振幅に相当する信号）を反転させて出力する。

図６（ａ）〜図６（ｆ）は、図５の回路動作を示すタイミングチャートである（特許文献１の図２に基づく）。図５、図６を参照して、レベルシフト回路１００の動作について説明する。なお、
図６（ａ）は図５のインバータＮＯＴ１の入力信号ＩＮのタイミングチャート、
図６（ｂ）は図５のインバータＮＯＴ１の出力信号のタイミングチャート、
図６（ｃ）は図５のＮチャネルＭＯＳトランジスタＱ１のオン（ＯＮ）、オフ（ＯＦＦ）のタイミングチャート、
図６（ｄ）は図５のＰチャネルＭＯＳトランジスタＱ２のゲート電極の電圧（Ｃ１の端子電圧）のタイミングチャート、
図６（ｅ）は図５のＰチャネルＭＯＳトランジスタＱ２のオン（ＯＮ）、オフ（ＯＦＦ）のタイミングチャート、
図６（ｆ）は図５のレベルシフト回路１００の出力信号のタイミングチャート、
をそれぞれ示している。なお、図６（ｄ）には、ＰチャネルＭＯＳトランジスタＱ２のしきい値電圧Ｖｔｈについても併せて示している。

＜出力信号の立ち上がり動作＞
まず、レベルシフト回路１００の出力信号の立ち上がり動作について説明する。インバータＮＯＴ１の入力信号がＬｏｗからＨｉｇｈ（接地電圧ＧＮＤから第１の電源電圧Ｖｄｄ１）に変化して（図６（ａ））、インバータＮＯＴ１の出力信号がＨｉｇｈからＬｏｗ（第１の電源電圧Ｖｄｄ１から接地電圧ＧＮＤ）に変化すると（図６（ｂ））、そのタイミングで、ＮチャネルＭＯＳトランジスタＱ１がオンからオフに変化する（図６（ｃ））。このとき、キャパシタＣ１には電荷が充電されており、キャパシタＣ１の２つの電極間には、（Ｖｄｄ２−Ｖｄｄ１）の電位差が生じている。このため、キャパシタＣ１の低電位側電極（インバータＮＯＴ１の出力に接続される側の電極）の電圧が、第１の電源電圧Ｖｄｄ１から接地電圧ＧＮＤに変化すると、その瞬間に、ＰチャネルＭＯＳトランジスタＱ２のゲート電圧、すなわち、キャパシタＣ１の高電位側電極（抵抗素子Ｒ２に接続する側の電極）の電圧は、第２の電源電圧Ｖｄｄ２から（Ｖｄｄ２−Ｖｄｄ１）に変化する（図６（ｄ））。これにより、キャパシタＣ１の高電位側電極（抵抗素子Ｒ２に接続する側の電極）の電圧がしきい値電圧Ｖｔｈに達すると（下回ると）、ＰチャネルＭＯＳトランジスタＱ２はオフからオンに変化する（図６（ｅ））。レベルシフト回路１００の出力部ＯＵＴの電圧はＬｏｗからＨｉｇｈ（接地電圧ＧＮＤから第２の電源電圧Ｖｄｄ２）に瞬間的に変化する。

その後、抵抗素子Ｒ２の抵抗値と、キャパシタＣ１の容量とで規定される時定数に従って、時間の経過とともに、第２の電源端子Ｔ２から抵抗素子Ｒ２を介してキャパシタＣ１に電荷が充電され、キャパシタＣ１の高電位側電極（抵抗素子Ｒ２に接続する側の電極）の電圧が、しきい値電圧Ｖｔｈよりも高くなると（図６（ｄ））、ＰチャネルＭＯＳトランジスタＱ２がオフする（図６（ｅ））。なお、ＰチャネルＭＯＳトランジスタＱ２がオンすると、図６（ｄ）に示すように、ＰチャネルＭＯＳトランジスタＱ２のゲート電圧、すなわちキャパシタＣ１の高電位側電極の電圧は瞬間的に（Ｖｄｄ２−Ｖｄｄ１）まで低下するが、これは、インバータＮＯＴ１の出力インピーダンスが抵抗素子Ｒ１に比べて無視できるほど小さくなるようにインバータＮＯＴ１が構成されているためである。キャパシタＣ１の放電時定数は無視できるほど小さくなり、キャパシタＣ１は瞬間的に放電する。

＜出力信号の立ち下がり動作＞
次に、レベルシフト回路１００の出力信号の立ち下がり動作について説明する。インバータＮＯＴ１の入力信号がＨｉｇｈからＬｏｗ（第１の電源電圧Ｖｄｄ１から接地電圧ＧＮＤ）に変化し（図６（ａ））、インバータＮＯＴ１の出力信号がＬｏｗからＨｉｇｈ（接地電圧ＧＮＤから第１の電源電圧Ｖｄｄ１）に変化すると（図６（ｂ））、そのタイミングでＮチャネルＭＯＳトランジスタＱ１はオフからオンに変化する（図６（ｃ））。このとき、キャパシタＣ１には電荷が充電されており、キャパシタＣ１の２つの電極間には（Ｖｄｄ２−ＧＮＤ）の電位差が生じている。キャパシタＣ１の低電位側電極（インバータＮＯＴ１の出力に接続する側の電極）の電圧が、接地電圧ＧＮＤから第１の電源電圧Ｖｄｄ１に変化すると、その瞬間に、ＰチャネルＭＯＳトランジスタＱ２のゲート電圧、すなわちキャパシタＣ１の高電位側電極（抵抗素子Ｒ２に接続する側の電極）の電圧は、第２の電源電圧Ｖｄｄ２から（Ｖｄｄ２＋Ｖｄｄ１）まで瞬間的に増加する（図６（ｄ））。

なお、ＰチャネルＭＯＳトランジスタＱ２のゲート電圧が増加しても、ＰチャネルＭＯＳトランジスタＱ２はオンせず（図６（ｅ））、キャパシタＣ１の高電位側電極の電圧は、抵抗素子Ｒ２の抵抗値と、キャパシタＣ１の容量とで規定される時定数に従って、時間の経過とともに低下し、第２の電源電圧Ｖｄｄ２で安定する。また、ＮチャネルＭＯＳトランジスタＱ１がオンすることで、出力部ＯＵＴの電圧はＨｉｇｈからＬｏｗ（第２の電源電圧Ｖｄｄ２から接地電圧ＧＮＤ）に変化する。

特開２００６−３５２５０２号公報（図１、図２）

以下に本発明による関連技術の分析を与える。

図５、図６を参照して説明したレベルシフト回路は、高周波動作において、製造バラツキによるトランジスタ特性、例えばトランジスタの閾値Ｖｔｈの変動により、入出力信号のデューティ比に変動が起きるという問題がある。

以下に、図７に示した入出力特性を用いて説明する。なお、図７は、上記問題点を説明するために、本発明者が作成したものである。

図７（Ａ）は、入力信号ＩＮの立ち上がりに対する出力ＯＵＴの特性図であり、図７（Ｂ）は、入力信号ＩＮの立ち下がりに対する出力ＯＵＴの特性図である。

入力信号のデューティ比を維持したレベルシフト動作をするためには、図７（Ａ）の時間ｔ１において、立ち上がり入力信号ＩＮが低電圧系論理閾値である入力電圧Ｖｒ２を横切る交点Ｊのときに、出力信号ＯＵＴが高電圧系論理閾値の出力電圧Ｖｒ３ａを交点Ｍが横切る関係が成り立つ。

また、図７（Ｂ）の時間ｔ２において、立ち下がり入力信号ＩＮが低電圧系論理閾値である入力電圧Ｖｒ２を横切る交点Ｌのときに、出力信号ＯＵＴが高電圧系論理閾値の出力電圧Ｖｒ３ａを交点Ｋが横切る関係が成り立つ。

しかしながら、製造バラツキ（トランジスタの閾値Ｖｔｈ変動）により、例えば高電圧系の論理閾値Ｖｒ３ａが高電圧系の論理閾値Ｖｒ３ｃに変動した場合、入出力信号と論理閾値の交点の関係は、出力側のみ変化して、立ち上がり入力信号ＩＮに対する出力ＯＵＴが論理閾値Ｖｒ３ｃを横切る関係は、時間ｔ１の交点Ｍから時間ｔ３の交点Ｉに変化し、立ち下がり入力信号ＩＮに対する出力ＯＵＴが論理閾値Ｖｒ３ｃを横切る関係は、時間ｔ２の交点Ｋから時間ｔ４における交点Ｎに変化する。

つまり、低電圧系の論理閾値出力と高電圧系の論理閾値を入出力信号が横切る関係が一致しないので、出力信号ＯＵＴのデューティ比を保てなくなる。

また、図５のレベルシフト回路１００においては、出力信号ＯＵＴの立ち上がり／立ち下がりの動作を行う回路が異なっていることから、傾きを一致させることは困難である。

仮に図７（Ａ）と図７（Ｂ）に示す入出力特性より、出力信号ＯＵＴの立ち上がり／立ち下がりの傾きを一致させるように、図５のＮチャネルＭＯＳトランジスタＱ１とＰチャネルＭＯＳトランジスタＱ２の調整を行い、図７（Ａ）の入出力信号と入出力論理閾値の交点Ｉを交点Ｍにして時間ｔ１に、図７（Ｂ）の入出力信号と入出力論理閾値の交点Ｎを交点Ｋにして時間ｔ２にそれぞれ調整したとする。

しかしながら、このようにしても、出力信号ＯＵＴの立ち上がりの傾きは、ＰチャネルＭＯＳトランジスタＱ２の製造バラツキ（トランジスタの閾値Ｖｔｈ変動）による影響を受け、出力信号ＯＵＴの立ち下がりの傾きには、ＮチャネルＭＯＳトランジスタＱ１の製造バラツキ（トランジスタの閾値Ｖｔｈの変動）による影響を受ける。すなわち、出力信号ＯＵＴの立ち上がりと立下りが別の回路構成になっていることから、出力信号ＯＵＴの立ち上がり／立ち下がりの傾きを決めているＮチャネルＭＯＳトランジスタＱ１とＰチャネルＭＯＳトランジスタＱ２の特性値にプラスされる製造バラツキ（トランジスタの閾値Ｖｔｈ変動）による変化量を一致させることは、現実的には不可能である。すなわち、製造バラツキ（トランジスタの閾値Ｖｔｈの変動）により、出力信号ＯＵＴのデューティ比を保つことができなくなる。このため、入力信号のデューティ比を維持したレベルシフト動作ができない。

本発明は、上記した問題の１つ又は複数を解決するものであり、概略以下の構成とされる。

本発明によれば、低電圧系電源電圧と接地電位を振幅とする入力信号を受け、高電圧系電源電圧と接地電位の間の振幅に変換した出力信号電圧を出力するレベルシフト電圧生成回路と、前記レベルシフト電圧生成回路のレプリカ構成とされ、低電圧系の閾値電圧と高電圧系の閾値電圧を監視し、入力電圧を低電圧系の論理閾値に、出力電圧を高電圧系の論理閾値として、入力電圧が低電圧系の論理閾値を横切るとき、出力電圧が高電圧系の論理閾値を横切るように同期した出力電圧を生成させるレプリカ回路と、前記レベルシフト電圧生成回路の出力電圧と前記レプリカ回路の出力電圧の変動を調整するためのバイアスを生成し、前記レベルシフト電圧生成回路と前記レプリカ回路に供給するバイアス生成回路と、を有するレベルシフト回路が提供される。

本発明において、前記レプリカ回路が、前記低電圧系電源電圧と接地電位で振幅する全帰還接続された低電圧論理回路と、前記高電圧系電源と接地電位で振幅する全帰還接続され高電圧論理回路と、を備え、前記低電圧論理回路の低電圧系閾値電圧と前記高電圧論理回路の高電圧系閾値電圧が監視される。

本発明においては、前記バイアス生成回路は、前記レプリカ回路の高電圧系の出力と、前記高電圧系閾値電圧を入力する比較回路を備え、前記比較回路の出力に基づき、前記レベルシフト電圧生成回路と、前記レプリカ回路を調整する電圧を生成する。

本発明によれば、入力信号のデューティ比を維持したレベルシフト動作を行うことができる。

本発明の一実施形態のレベルシフト回路の構成を示す図である。 本発明の一実施形態のレベルシフト回路のタイミングチャートである。 本発明の一実施形態のレベルシフト回路のＤＣ動作を説明する図である。 本発明の一実施形態のレベルシフト回路の入出力特性を示す図である。 特許文献１のレベルシフタの回路構成を示す図である。 図５のレベルシフタの動作を説明するためのタイミングチャートである。 図５のレベルシフタの入出力特性を説明する図である。

本発明の態様について以下に説明する。本発明のレベルシフト回路は、入力された信号を高電圧にレベルシフトする構成において、低電圧系電源電圧と接地電位で生成された入力信号を受けて、低電圧系電源電圧より、高電圧系電源電圧と接地電位の間の電圧振幅に変換し電圧を出力するレベルシフト電圧生成回路（２０１）と、前記レベルシフト電圧生成回路（２０１）と同じ素子構成を持ち、入力信号電圧の閾値電圧を監視し、高電圧系電源の論理閾値に追従させる出力電圧を生成するレプリカ回路（２０２）と、レベルシフト電圧生成回路（２０１）およびレプリカ回路（２０２）の出力電圧の変動を調整するためのバイアス生成回路（２０３）と、を有し、入力信号の立ち上がり／立ち下がりの傾きに関わりなく、入力信号電圧Ｖｉｎがレベルシフト電圧生成回路（２０１）の低電圧系インバータ（ＩＮＶ１）の論理閾値電圧を横切る時に同期して、レベルシフト電圧生成回路（２０１）のプッシュプル回路（ＭＰ１、ＭＮ２）の出力（ＬＳｏｕｔ）が、出力インバータ（ＩＮＶ３）の論理閾値を横切るように動作することにより、レベルシフト電圧生成回路（２０１）のプッシュプル回路（ＭＰ１、ＭＮ２）の出力（ＬＳｏｕｔ）の、高電圧系インバータ（ＩＮＶ３）の論理閾値電圧におけるデューティ比は、入力信号電圧（Ｖｉｎ）の低電圧系インバータ（ＩＮＶ１）の論理閾値電圧におけるデューティ比から変動せずに、等しくなる。以下、実施例に即して説明する。

図１は、本発明の一実施例の回路構成を示す図である。図１に示すレベルシフト回路２００は、レベルシフト電圧生成回路２０１と、ＤＣバイアスレプリカ回路２０２と、バイアス生成回路２０３とを備えている。

レベルシフト電圧生成回路２０１は、
低電圧系電源Ｖｄｄ１とＧＮＤ間に接続され入力信号Ｖｉｎを入力するインバータ(低電圧系インバータ)ＩＮＶ１と、
バイアス生成回路２０３の出力Ｖｒ５と低電圧系インバータＩＮＶ１の出力ＬＳｉｎ間に直列に接続されている抵抗素子Ｒ１と容量素子Ｃ１と、
ソースが高電圧系電源Ｖｄｄ２に接続され、ゲートが抵抗素子Ｒ１と容量素子Ｃ１の接続ノードに接続されたＰチャネルＭＯＳトランジスタＭＰ１と、
ドレインがＰチャネルＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートがインバータＩＮＶ１の出力ＬＳｉｎに接続され、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタＭＮ２と、
高電圧系電源Ｖｄｄ２とＧＮＤ間に接続され、ＰチャネルＭＯＳトランジスタＭＰ１のドレインとＮチャネルＭＯＳトランジスタＭＮ２のドレインの接続ノードＬＳｏｕｔに入力が接続されたインバータ（高電圧系インバータ）ＩＮＶ３と、
を備え、高電圧系インバータＩＮＶ３の出力Ｖｏｕｔがレベルシフと回路２００の出力とされる。ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ２はプッシュプル回路を構成する。

ＤＣバイアスレプリカ回路２０２は、
低電圧系電源Ｖｄｄ１とＧＮＤ間に接続され、出力が入力に帰還接続されたインバータ（低電圧系インバータ）ＩＮＶ２と、
ソースが高電圧系電源Ｖｄｄ２に接続され、ゲートがバイアス生成回路２０３の出力Ｖｒ５に抵抗素子Ｒ２を介して接続されたＰチャネルＭＯＳトランジスタＭＰ３と、
ドレインがＰチャネルＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートが低電圧系インバータＩＮＶ２の出力Ｖｒ２に接続され、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタＭＮ４と、
高電圧系電源Ｖｄｄ２とＧＮＤ間に接続され、出力が入力に帰還接続されたインバータ（高電圧系インバータ）ＩＮＶ４と、
を備えている。ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４はプッシュプル回路を構成する。

バイアス生成回路２０３は、
高電圧系インバータＩＮＶ４の出力Ｖｒ４に非反転入力端子（＋）が接続され、ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４のドレインの接続ノードに反転入力端子（−）が接続され電圧比較回路として機能する差動増幅回路（比較回路）２０４と、
ソースが高電圧系電源Ｖｄｄ２に接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタＭＰ５と、
ドレインがＰチャネルＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートが比較回路２０４の出力に接続され、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタＭＮ６と、
を備え、ＰチャネルＭＯＳトランジスタＭＰ５のドレインとＮチャネルＭＯＳトランジスタＭＮ６のドレインの接続ノードがバイアス生成回路２０３の出力Ｖｒ５とされる。

本実施例において、ＤＣバイアスレプリカ回路２０２は、レベルシフト電圧生成回路２０１のレプリカであり、低電圧系インバータＩＮＶ２は、レベルシフト電圧生成回路２０１の低電圧系インバータＩＮＶ１と同じ構成とする。また、ＤＣバイアスレプリカ回路２０２のＰチャネルＭＯＳトランジスタＭＰ３とレベルシフト電圧生成回路２０１のＰチャネルＭＯＳトランジスタＭＰ１は同じ構造とし、ＤＣバイアスレプリカ回路２０２のＮチャネルＭＯＳトランジスタＭＮ４と、レベルシフト電圧生成回路２０１のＮチャネルＭＯＳトランジスタＭＮ２は同じ構造とする。ＤＣバイアスレプリカ回路２０２の抵抗素子Ｒ２はレベルシフト電圧生成回路２０１の抵抗素子Ｒ１と同じ抵抗値とする。

ＤＣバイアスレプリカ回路２０２において、ＮチャネルＭＯＳトランジスタＭＮ４のゲートには、低電圧系インバータＩＮＶ２を全帰還（帰還率１００％）で接続する。ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４のプッシュプル回路の出力電圧（ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４の共通接続されたドレイン）は、ＤＣバイアスレプリカ回路２０２の出力電圧Ｖｒ３とされる。

ＤＣバイアスレプリカ回路２０２において、高電圧系電源Ｖｄｄ２で駆動する高電圧系インバータＩＮＶ４は、レベルシフト電圧生成回路２０１のインバータ高電圧系ＩＮＶ３と同じ構成であり、全帰還接続し、その出力をＤＣバイアスレプリカ回路２０２の出力電圧Ｖｒ４とする。バイアス生成回路２０３の出力Ｖｒ５は、抵抗素子Ｒ２を介してプッシュプル回路内のＰチャネルＭＯＳトランジスタＭＰ３のゲートに接続する。

バイアス生成回路２０３において、ＰチャネルＭＯＳトランジスタＭＰ５とＮチャネルＭＯＳトランジスタＭＮ６は、それぞれ、レベルシフト電圧生成回路２０１のＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ２と同様の構成とする。

バイアス生成回路２０３の出力電圧Ｖｒ５は、レベルシフト電圧生成回路２０１の抵抗素子Ｒ１とＤＣバイアスレプリカ回路２０２の抵抗素子Ｒ２に接続されており、レベルシフト電圧生成回路２０１のＰチャネルＭＯＳトランジスタＭＰ１と、ＤＣバイアスレプリカ回路２０２のＰチャネルＭＯＳトランジスタＭＰ３と、バイアス生成回路２０３のＰチャネルＭＯＳトランジスタＭＰ５はカレントミラーを構成している（ＰチャネルＭＯＳトランジスタＭＰ５はカレントミラーの入力側トランジスタ、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ３はカレントミラーの出力側トランジスタを構成する）。バイアス生成回路２０３のＮチャネルＭＯＳトランジスタＭＮ６は差動増幅回路（比較回路）２０４の差動増幅出力（比較結果）をゲートに受け、ゲート電圧に応じてドレイン電流（drain-to-source current）を変化させ、ＰチャネルＭＯＳトランジスタＭＰ５のゲートとドレインの接続点電圧（出力電圧Ｖｒ５）を可変させる。バイアス生成回路２０３の出力電圧Ｖｒ５は、抵抗素子Ｒ１、Ｒ２を介してＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ３のゲートのバイアス電圧として供給される。

レベルシフト電圧生成回路２０１において、容量Ｃ１は、入力信号周波数に対して十分に低いインピーダンスになる値とし、抵抗素子Ｒ１は、容量Ｃ１の入力信号周波数に対して十分高いインピーダンスになる値とする。

ＤＣバイアスレプリカ回路２０２の抵抗素子Ｒ２は、レベルシフト電圧生成回路２０１の抵抗素子Ｒ１のレプリカとするために、その抵抗値は抵抗素子Ｒ１の抵抗値と等しくする。

図２は、図１に示した本実施例のレベルシフト回路の動作を示すタイミングチャートである。図１及び図２を参照して、本実施例のレベルシフト回路の説明をする。

ＤＣバイアスレプリカ回路２０２は、低電圧系インバータＩＮＶ２と高電圧系インバータＩＮＶ４が全帰還接続であるため、入力電圧Ｖｒ２と出力電圧Ｖｒ４はそれぞれのインバータＩＮＶ２、ＩＮＶ４の論理閾値電圧となる。

また、ＤＣバイアスレプリカ回路２０２において、レベルシフト電圧生成回路２０１のプッシュプル回路（ＭＰ１、ＭＮ２）のレプリカであるＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４の出力電圧Ｖｒ３と、バイアス生成回路２０３により出力電圧Ｖｒ４は差動増幅回路２０４におけるバーチャルショート（仮想接地、「イマジナリショート」ともいう）の条件から、互いに等しくなる。

レベルシフト電圧生成回路２０１と、ＤＣバイアスレプリカ回路２０２とを同じ素子で構成することで、レベルシフト電圧生成回路２０１における低電圧系インバータＩＮＶ１と高電圧系インバータＩＮＶ３の論理閾値は、それぞれ、ＤＣバイアスレプリカ回路２０２の低電圧系インバータＩＮＶ２と高電圧系インバータＩＮＶ４の入力電圧Ｖｒ２と出力電圧Ｖｒ４にそれぞれ等しくなる。

また、レベルシフト電圧生成回路２０１のプッシュプル回路のＰＭＯＳトランジスタＭＰ１のＤＣバイアス電圧を、バイアス生成回路２０３から供給し、容量Ｃ１を入力信号周波数に対して充分に低いインピーダンスの定数とすることにより、時間ｔ１において、入力信号電圧Ｖｉｎが低電圧系インバータＩＮＶ１の論理閾値である入力電圧Ｖｒ２を横切り（図２（ａ）)、それと同期して、レベルシフト電圧生成回路２０１の電圧は、全てＤＣバイアスレプリカ回路２０２と同値となり、レベルシフト電圧生成回路２０１のプッシュプル回路の出力ＬＳｏｕｔは、出力電圧Ｖｒ３、つまり出力電圧Ｖｒ４と等しくなる（図２（ｂ））。この動作は、時間ｔ２において、入力信号電圧Ｖｉｎが低電圧系インバータＩＮＶ１の論理閾値である入力電圧Ｖｒ２を横切るのと同様の動作になる。

すなわちレベルシフト電圧生成回路２０１において、入力信号電圧Ｖｉｎに対するプッシュプル回路（ＭＰ１、ＭＮ２）の出力ＬＳｏｕｔは、入力信号電圧Ｖｉｎの立ち上がり／立ち下がりとも同様となる。また、上記説明のとおり、プッシュプル回路（ＭＰ１、ＭＮ２）の出力ＬＳｏｕｔは、入力信号電圧Ｖｉｎの立ち上がり／立ち下がりの傾きに依存せず、立ち上がりと、立ち下がりの動作を行う回路が異なっていても、同様の動作になる。

よって、レベルシフト電圧生成回路２０１において、プッシュプル回路の出力ＬＳｏｕｔの、高電圧系インバータＩＮＶ３の論理閾値電圧におけるデューティ比が、入力信号電圧Ｖｉｎの低電圧系インバータＩＮＶ１の論理閾値電圧におけるデューティ比と等しくなり、高電圧系インバータＩＮＶ３が、低電圧系インバータＩＮＶ１の論理閾値を出力電圧Ｖｒ３、つまり出力電圧Ｖｒ４として、出力ＬＳｏｕｔを反転して出力するため、入力信号電圧Ｖｉｎのデューティ比が出力信号Ｖｏｕｔにて維持されたレベルシフト動作となる（図２（ｃ））。

また、レベルシフト回路の動作時、温度・電源電圧等の変動により、立ち上がり／立ち下がりの傾きと、論理閾値は変動するが、入力信号電圧Ｖｉｎがレベルシフト電圧生成回路２０１の低電圧系インバータＩＮＶ１の論理閾値電圧である入力電圧Ｖｒ２を横切るときに、レベルシフト電圧生成回路２０１のプッシュプル回路の出力ＬＳｏｕｔが、高電圧系インバータＩＮＶ３の論理閾値である出力電圧Ｖｒ４を横切るという関係は変わらないため、入力信号電圧Ｖｉｎのデューティ比が、出力Ｖｏｕｔにて維持されたレベルシフト動作となる。

本実施例によれば、入力信号の立ち上がり／立ち下がりの傾きに関わりなく、入力信号電圧Ｖｉｎが、低電圧系インバータＩＮＶ１の論理閾値電圧を横切る時に同期して、レベルシフト電圧生成回路２０１のプッシュプル回路の出力ＬＳｏｕｔが、出力インバータＩＮＶ３の論理閾値を横切るように動作することにより、プッシュプル回路の出力ＬＳｏｕｔの、高電圧系インバータＩＮＶ３の論理閾値電圧におけるデューティ比が、入力信号電圧Ｖｉｎの低電圧系インバータＩＮＶ１の論理閾値電圧におけるデューティ比が変動せずに等しくなるという効果が得られる。

図３は、図１の回路を、ＤＣ信号に基づき説明するための図である。すなわち、図３のレベルシフトＤＣ回路３００は、入出力を、ＤＣ信号に置き換え、簡潔に、動作説明を行うためのものである。レベルシフトＤＣ回路３００は、図１に示すレベルシフト回路２００と同様に、レベルシフトＤＣ電圧生成回路３０１とＤＣバイアスレプリカＤＣ回路３０２とバイアス生成ＤＣ回路３０３とを備えている。

レベルシフトＤＣ電圧生成回路３０１は、ソースが高電圧系電源Ｖｄｄ２に接続され、ゲートがバイアス生成回路３０３の出力に接続されたＰチャネルＭＯＳトランジスタＭＰ１と、ドレインがＰチャネルＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートがＬＳｉｎ（ＤＣ入力）に接続され、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタＭＮ２を備えている。

ＤＣバイアスレプリカ回路３０２は、ソースが電源Ｖｄｄ２に接続され、ゲートがバイアス生成回路３０３の出力に接続されたＰチャネルＭＯＳトランジスタＭＰ３と、ドレインがＰチャネルＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートがＶｒ２に接続され、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタＭＮ４を備えている。

バイアス生成回路２０３は、Ｖｒ４（ＤＣ入力）に非反転入力端子（＋）が接続され、ＤＣバイアスレプリカ回路３０２のＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４のドレインの接続ノードに反転入力端子（−）が接続された差動増幅回路（比較回路）３０４と、ソースが電源Ｖｄｄ２に接続され、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタＭＰ５と、ドレインがＰチャネルＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートが差動増幅回路３０４の出力に接続され、ソースがＧＮＤに接続されたＮチャネルＭＯＳトランジスタＭＮ６を備えている。

図３において、ＰチャネルＭＯＳトランジスタＭＰ１とＰチャネルＭＯＳトランジスタＭＰ３とＰチャネルＭＯＳトランジスタＭＰ５は同一素子とし、ＮチャネルＭＯＳトランジスタＭＮ２とＮチャネルＭＯＳトランジスタＭＮ４とＮチャネルＭＯＳトランジスタＭＮ６は同一素子とする。

出力ＬＳｏｕｔは、レベルシフトＤＣ電圧生成回路３０１において、ＮチャネルＭＯＳトランジスタＭＮ２に低電圧系インバータＩＮＶ１の出力ＬＳｉｎという電圧を入力した時の出力電圧とする。

出力電圧Ｖｒ３は、ＤＣバイアスレプリカＤＣ回路３０２のＮチャネルＭＯＳトランジスタＭＮ４に入力電圧Ｖｒ２という電圧を入力した時の出力電圧とする。ＤＣバイアスレプリカＤＣ回路３０２は、レベルシフトＤＣ電圧生成回路３０１のレプリカ回路であるため、出力ＬＳｉｎと入力電圧Ｖｒ２が等しい場合は、必ず出力ＬＳｏｕｔは出力電圧Ｖｒ３と等しくなる関係になる。

バイアス生成ＤＣ回路３０３は、ＤＣバイアスレプリカＤＣ回路３０２の出力電圧Ｖｒ３を電圧Ｖｒ４に一致させる帰還回路である。ＰチャネルＭＯＳトランジスタＭＰ５に流れる電流ｉ３とＰチャネルＭＯＳトランジスタＭＰ１に流れる電流ｉ１とＰチャネルＭＯＳトランジスタＭＰ３に流れる電流ｉ２とは、カレントミラーの関係となるので、次式（１）の関係式が成り立つ。

ｉ１＝ｉ２＝ｉ３ ・・・・・（１）

入出力電圧の関係は、カレントミラーの関係が成り立ち、ＤＣバイアスレプリカＤＣ回路３０２は、レベルシフトＤＣ電圧生成回路３０１のレプリカ回路で出力ＬＳｏｕｔと出力電圧Ｖｒ３は等しい関係になるので、出力ＬＳｉｎが入力電圧Ｖｒ２と等しい場合、次式（２）の関係が成り立つ。

ＬＳｏｕｔ＝Ｖｒ４ ・・・・・（２）

本実施例では、入力電圧Ｖｒ２を低電圧系論理閾値に、出力電圧Ｖｒ４を高電圧系論理閾値に置き換えている。

低電圧系論理閾値は、レベルシフト回路２００において、レベルシフト電圧生成回路２０１の低電圧系電源Ｖｄｄ１の低電圧系論理閾値を、低電圧系インバータＩＮＶ２により入力電圧Ｖｒ２として検出している。ＤＣバイアスレプリカ回路２０２の低電圧系インバータＩＮＶ２と、レベルシフト電圧生成回路２０１の低電圧系インバータＩＮＶ１が同じ素子構成となることで、製造バラツキによるトランジスタの特性変動（閾値Ｖｔｈ変動）が発生しても、必ず、レベルシフト電圧生成回路２０１の低電圧系インバータＩＮＶ１の低電圧系論理閾値と、レプリカ回路の低電圧系インバータＩＮＶ２の低電圧系論理閾値が一致するので、同期する。

また本発明のレベルシフト回路２００において、高電圧系論理閾値は、レベルシフト電圧生成回路２０１の高電圧系電源Ｖｄｄ２の高電圧系論理閾値を、ＤＣバイアスレプリカ回路２０２の高電圧系インバータＩＮＶ４により出力電圧Ｖｒ４を検出している。

次に、製造バラツキにより、レベルシフト電圧生成回路２０１の高電圧系インバータＩＮＶ３と、ＤＣバイアスレプリカ回路２０２高電圧系インバータＩＮＶ４を構成しているＮチャネルＭＯＳトランジスタの閾値Ｖｔｈ値が低くなり、かつ、ＰチャネルＭＯＳトランジスタの閾値Ｖｔｈが高い状態が発生した場合について、図４（Ａ）の入出力特性（入力信号電圧Ｖｉｎの立ち上がり）と、図４（Ｂ）の入出力特性（入力信号電圧Ｖｉｎの立ち下がり）を用いて説明する。

図４において、縦軸は入出力電圧、横軸は時間である。図４（Ａ）と図４（Ｂ）は、製造バラツキ（トランジスタの閾値Ｖｔｈ変動）が無い場合の高電圧系論理閾値である出力電圧Ｖｒ３ｂと、出力電圧Ｖｒ４ｂが、製造バラツキ（トランジスタの閾値Ｖｔｈ変動）によりＮチャネルＭＯＳトランジスタの閾値Ｖｔｈが通常時よりも低くなり、ＰチャネルＭＯＳトランジスタの閾値Ｖｔｈが通常時よりも高くなった場合において、出力電圧Ｖｒ３ａと、出力電圧Ｖｒ４ａに変化した状態である。

比較例では、入力信号電圧Ｖｉｎの立ち上がりにおいて、図４（Ａ）に示すように、出力Ｖｏｕｔは、交点Ａから交点Ｅに変動する（図４（Ａ）の「比較例」のＶｏｕｔ参照）。また、比較例では、入力信号電圧Ｖｉｎの立ち下がりにおいて、出力Ｖｏｕｔは、図４（Ｂ）に示すように、交点Ｈから交点Ｇに変動する（図４（Ｂ）の「比較例」のＶｏｕｔ参照）。このため、入出力信号のデューティ比が崩れて、入力信号のデューティ比を維持したままレベルシフト動作を行うことはできない。

本実施例では、高電圧系論理閾値がＶｒ３ｂ、Ｖｒ４ｂからＶｒ３ａ、Ｖｒ４ａとなった状態でも、時間ｔ１において、入力信号電圧Ｖｉｎが低電圧系論理閾値である入力電圧Ｖｒ２を横切る交点Ｂのとき、出力ＬＳｏｕｔは、高電圧系論理閾値である出力電圧Ｖｒ４ａを交点Ｆで横切る（図４（Ａ）の「本発明」のＶｏｕｔ参照）。

また、時間ｔ２において、入力信号電圧Ｖｉｎが低電圧系論理閾値である入力電圧Ｖｒ２を横切る交点Ｄのとき、出力ＬＳｏｕｔは高電圧系論理閾値である出力電圧Ｖｒ４ａを交点Ｈで横切る（図４（Ｂ）の「本発明」のＶｏｕｔの参照）。

すなわち、入力信号電圧Ｖｉｎの立ち上がりにおいて、出力Ｖｏｕｔは交点Ａから交点Ｆへ変動し、入力信号電圧Ｖｉｎの立ち下がりにおいて、出力Ｖｏｕｔは交点Ｃから交点Ｈに変動した状態であるような入出力関係が、製造バラツキが発生した場合の交点Ｆと交点Ｂが時間ｔ１上に、交点Ｈと交点Ｄが時間ｔ２上に同期するように常に保っている。

本実施例において、入力信号電圧Ｖｉｎに対して出力Ｖｏｕｔが常に同期するように保つことが出来るのは、ＤＣバイアスレプリカ回路２０２の高電圧系インバータＩＮＶ４と、レベルシフト電圧生成回路２０１の信号出力の高電圧系インバータＩＮＶ３を同じ素子で構成とすることで、製造バラツキ（トランジスタの閾値Ｖｔｈ変動）が発生しても、必ず、レベルシフト電圧生成回路２０１の高電圧系インバータＩＮＶ３の高電圧系論理閾値と、ＤＣバイアスレプリカ回路２０２の高電圧系インバータＩＮＶ４の低電圧系論理閾値が一致するように、ＤＣバイアスレプリカ回路２０２と、バイアス生成回路２０３により、
入力信号Ｖｉｎの立ち上がりでは、ＬｓｏｕｔとＶｏｕｔの交点Ａが交点Ｅになるはずのものを、交点Ｆ（図４（Ａ）の「本発明」のＶｏｕｔ）とし、
入力信号Ｖｉｎの立ち下がりでは、ＬｓｏｕｔとＶｏｕｔの交点Ｃが交点Ｇになるはずのものを、交点Ｈ（図４（Ｂ）の「本発明」のＶｏｕｔ）
となるように、レベルシフト電圧生成回路２０１を調整しているためである。

本実施例においては、温度変動と高電圧系電源変動が発生して信号の立ち上がり／立ち下がりの傾きと、論理閾値が変動する場合でも、上記と同様な回路動作を行うことで、入力信号電圧Ｖｉｎが低電圧系論理閾値である入力電圧Ｖｒ２を横切るとき、出力ＬＳｏｕｔが高電圧系論理閾値である出力電圧Ｖｒ４を横切る入出力関係が常に成り立つ。

以上により、本実施例のレベルシフト回路２００は、製造バラツキによるトランジスタ特性（トランジスタの閾値Ｖｔｈ変動）の変動や、電源変動や、温度変動が発生したとしてもレベルシフト回路内の信号の立ち上がり／立ち下がりの傾きに関わりなく、入力信号電圧Ｖｉｎが、低電圧系インバータＩＮＶ１の論理閾値電圧を横切る時に同期して、レベルシフト電圧生成回路２０１のプッシュプル回路の出力ＬＳｏｕｔが、出力インバータＩＮＶ３の論理閾値を横切るように動作し、レベルシフト電圧生成回路２０１の入力信号電圧Ｖｉｎに対する出力ＯＵＴにおけるデューティ比が、入力信号電圧Ｖｉｎの低電圧系インバータＩＮＶ１の論理閾値電圧におけるデューティ比と等しくなる。

上記した実施例の作用効果について以下にまとめる。

（Ａ）高周波信号入力時に製造バラツキによるトランジスタ特性（トランジスタの閾値Ｖｔｈ変動）の変動が発生しても、入力信号のデューティ比を維持したまま、レベルシフト動作出来る。

その理由は、レベルシフト回路２００に低電圧系電源の低電圧系論理閾値と、高電圧系電源の高電圧系論理閾値を検出し、レベルシフト電圧生成回路２０１のＰチャネルＭＯＳトランジスタゲート電圧のバイアス電圧をコントロールすることで、出力の電圧レベルを、高電圧系電源の高電圧系論理閾値に追従させ出力する構成としたためである。レベルシフト電圧生成回路２０１の基本構成を、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのプッシュプル回路に変更し、プッシュプル回路に変更したＰチャネルＭＯＳトランジスタを外部からバイアス電圧を供給するように変更し、レベルシフト電圧生成回路２０１と同じ入力インバータとプッシュプル回路と出力インバータから成るＤＣバイアスレプリカ回路２０２、及び、ＤＣバイアスレプリカ回路２０２の出力電圧の差動増幅回路（比較回路）２０４と、レベルシフト電圧生成回路２０１と同じ、プッシュプル回路より成り、レベルシフト電圧生成回路のＰチャネルＭＯＳトランジスタのＤＣバイアスを供給するバイアス生成回路２０３を構成したことで、製造バラツキによるトランジスタ特性（トランジスタの閾値Ｖｔｈ変動）の変動が発生しても、入力信号のデューティ比を維持したまま、レベルシフト動作出来る。

（Ｂ）高周波信号入力時に電源変動が発生しても、入力信号のデューティ比を維持したまま、レベルシフト動作出来る。その理由は（Ａ）の理由と同様である。

（Ｃ）高周波信号入力時に温度変動が発生しても、入力信号のデューティ比を維持したまま、レベルシフト動作出来る。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１００ レベルシフト回路
２００ レベルシフト回路
２０１ レベルシフト電圧生成回路
２０２ ＤＣバイアスレプリカ回路
２０３ バイアス生成回路
２０４、３０４ 差動増幅回路（比較回路）
３００ レベルシフトＤＣ回路
３０１ レベルシフトＤＣ電圧生成回路
３０２ ＤＣバイアスレプリカＤＣ回路
３０３ バイアス生成ＤＣ回路
Ｖｉｎ 入力信号電圧
ＬＳｉｎ 出力
ＬＳｏｕｔ 出力
Ｖｏｕｔ 出力
Ｖｒ２ 入力電圧
Ｖｒ３、Ｖｒ４，Ｖｒ５ 出力電圧
Ｖｄｄ１ 低電圧系電源
Ｖｄｄ２ 高電圧系電源
ＩＮＶ１ 低電圧系インバータ
ＩＮＶ２ 低電圧系インバータ
ＩＮＶ３ 出力インバータ
ＩＮＶ４ 高電圧系インバータ
Ｒ１，Ｒ２ 抵抗素子
Ｃ１ 容量（キャパシタ）
ＭＰ１、ＭＰ３、ＭＰ５ ＰチャネルＭＯＳトランジスタ
ＭＮ２、ＭＮ４、ＭＮ６ ＮチャネルＭＯＳトランジスタ

Claims (10)

1. 低電圧系電源電圧と接地電位を振幅とする入力信号を受け、高電圧系電源電圧と接地電位の間の電圧振幅に変換した出力信号電圧を出力するレベルシフト電圧生成回路と、
   前記レベルシフト電圧生成回路の素子と同一の素子構成を有し、低電圧系の閾値電圧と高電圧系の閾値電圧を監視し、入力電圧を低電圧系の論理閾値とし、出力電圧を高電圧系の論理閾値として、入力電圧が低電圧系の論理閾値を横切るとき、出力電圧が高電圧系の論理閾値を横切るように、同期した出力電圧を生成させるレプリカ回路と、
   前記レベルシフト電圧生成回路の出力電圧と前記レプリカ回路の出力電圧の変動を調整するためのバイアスを生成し、前記レベルシフト電圧生成回路と前記レプリカ回路に供給するバイアス生成回路と、
   を備えたことを特徴とするレベルシフト回路。
2. 前記レプリカ回路が、前記低電圧系電源電圧と接地電位で振幅する全帰還接続された低電圧論理回路と、
   前記高電圧系電源と接地電位で振幅する全帰還接続され高電圧論理回路と、
   を備え、前記低電圧論理回路の低電圧系閾値電圧と前記高電圧論理回路の高電圧系閾値電圧が監視される、ことを特徴とする請求項１記載のレベルシフト回路。
3. 前記バイアス生成回路は、前記レプリカ回路の高電圧系の出力と、前記高電圧系閾値電圧を比較する比較回路を備え、
   前記比較結果に基づき、前記レベルシフト電圧生成回路と、前記レプリカ回路を調整する電圧を生成する、ことを特徴とする請求項１又は２記載のレベルシフト回路。
4. 前記レプリカ回路が高電圧系電源電圧と接地電位に接続されたプッシュプル回路を備え、
   前記高電圧系電源と前記バイアス生成回路の出力間に接続されたトランジスタと、前記レプリカ回路のプッシュプル回路の高電圧系電源側のトランジスタがカレントミラーを構成する、ことを特徴とする請求項１記載のレベルシフト回路。
5. 前記レベルシフト電圧生成回路は、
   前記低電圧系電源と前記接地電位間に接続され入力信号を入力する第１の論理回路と、
   前記バイアス生成回路の出力と前記第１の論理回路の出力の間に直列に接続されている第１の抵抗素子と容量素子と、
   前記高電圧系電源と前記接地電位間に接続された第１、第２のトランジスタを含む第１のプッシュプル回路であって、前記第１のトランジスタの制御端子は、前記第１の抵抗素子と前記容量素子の接続ノードに接続され、前記第２のトランジスタの制御端子は、前記第１の論理回路の出力に接続された第１のプッシュプル回路と、
   前記高電圧系電源と前記接地電位間に接続され、前記第１のプッシュプル回路の出力を入力し、前記高電圧系電源と前記接地電位間の振幅の出力信号を出力する第２の論理回路と、
   を備えている、ことを特徴とする請求項１記載のレベルシフト回路。
6. 前記レプリカ回路は、
   前記低電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第３の論理回路と、
   前記高電圧系電源と前記接地電位間に接続された第３、第４のトランジスタを含む第２のプッシュプル回路であって、前記第３のトランジスタの制御端子は、第２の抵抗素子を介して前記バイアス生成回路の出力に接続され、前記第２のトランジスタの制御端子は、前記第３の論理回路の出力に接続された第２のプッシュプル回路と、
   前記高電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第４の論理回路と、
   を備え、
   前記第３の論理回路は前記第１の論理回路と同一構成とされ、前記第４の論理回路は前記第２の論理回路と同一構成とされ、前記第３のトランジスタは前記第１のトランジスタと同一構成とされ、前記第４のトランジスタは前記第２のトランジスタと同一構成とされ、前記第２の抵抗素子は前記第１の抵抗素子と同一の抵抗値とされている、ことを特徴とする請求項５記載のレベルシフト回路。
7. 前記バイアス生成回路は、
   前記レプリカ回路の前記第４の論理回路の出力電圧と前記第２のプッシュプル回路の出力電圧を電圧比較する比較回路と、
   前記高電圧系電源と前記バイアス回路の出力の間に接続され、ダイオード接続された第５のトランジスタと、前記バイアス回路の出力と前記接地電位の間に接続され、前記比較回路の出力電圧を制御端子に入力する第６のトランジスタと、
   を備え、前記第１のトランジスタと前記第５のトランジスタは同一構成とされ、前記第２のトランジスタと前記第６のトランジスタは同一構成とされる、請求項５又は６記載のレベルシフト回路。
8. 前記第１、第３、第５のトランジスタはカレントミラーを構成する、請求項７記載のレベルシフト回路。
9. レベルシフト電圧生成回路と、レプリカ回路と、バイアス生成回路と、を備え、
   前記レベルシフト電圧生成回路は、
   低電圧系電源と接地電位間に接続され入力信号を入力する第１の論理回路と、
   バイアス生成回路の出力と前記第１の論理回路の出力の間に直列に接続されている第１の抵抗素子と容量素子と、
   高電圧系電源と接地電位間に接続された第１、第２のトランジスタを含む第１のプッシュプル回路であって、前記第１のトランジスタの制御端子は、前記第１の抵抗素子と前記容量素子の接続ノードに接続され、前記第２のトランジスタの制御端子は、前記第１の論理回路の出力に接続された第１のプッシュプル回路と、
   前記高電圧系電源と前記接地電位間に接続され、前記第１のプッシュプル回路の出力を入力し、前記高電圧系電源と前記接地電位間の振幅の出力信号を出力する第２の論理回路と、
   を備え、
   前記レプリカ回路は、
   前記低電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第３の論理回路と、
   前記高電圧系電源と前記接地電位間に接続された第３、第４のトランジスタを含む第２のプッシュプル回路であって、前記第３のトランジスタの制御端子は、第２の抵抗素子を介して前記バイアス生成回路の出力に接続され、前記第２のトランジスタの制御端子は、前記第３の論理回路の出力に接続された第２のプッシュプル回路と、
   前記高電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第４の論理回路と、
   を備え、
   前記第３の論理回路は前記第１の論理回路と同一構成とされ、前記第４の論理回路は前記第２の論理回路と同一構成とされ、前記第３のトランジスタは前記第１のトランジスタと同一構成とされ、前記第４のトランジスタは前記第２のトランジスタと同一構成とされ、前記第２の抵抗素子は前記第１の抵抗素子と同一の抵抗値とされ、
   前記バイアス生成回路は、
   前記レプリカ回路の前記第４の論理回路の出力電圧と前記第２のプッシュプル回路の出力電圧を電圧比較する比較回路と、
   前記高電圧系電源と前記バイアス回路の出力の間に接続され、ダイオード接続された第５のトランジスタと、前記バイアス回路の出力と前記接地電位の間に接続され、前記比較回路の出力電圧を制御端子に入力する第６のトランジスタと
   を備えたレベルシフト回路。
10. 前記第１、第２、第３、第４の論理回路がインバータ回路を含む請求項９記載のレベルシフト回路。

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