JP2006352502A - レベルシフト回路 - Google Patents
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Abstract
【課題】低消費電力かつ出力応答性に優れたレベルシフト回路を提供する。
【解決手段】第2の電源端子T2と出力部OUTとの間に抵抗素子R1が接続され、出力部OUTと接地端子TGとの間にNチャネルMOSトランジスタQ1が接続される。第2の電源端子T2と出力部OUTとの間に抵抗素子R1に並列にPチャネルMOSトランジスタQ2が接続される。NチャネルMOSトランジスタQ1のゲート電極は入力部IPに接続され、入力部IPにはインバータNOT1の出力部が接続される。また、第2の電源端子T2と入力部IPとの間には、第2の電源端子T2側から抵抗素子R2およびキャパシタC1が順に直列に接続されており、抵抗素子R2とキャパシタC1との接続ノードにPチャネルMOSトランジスタQ2のゲート電極が接続される。
【選択図】図1
【解決手段】第2の電源端子T2と出力部OUTとの間に抵抗素子R1が接続され、出力部OUTと接地端子TGとの間にNチャネルMOSトランジスタQ1が接続される。第2の電源端子T2と出力部OUTとの間に抵抗素子R1に並列にPチャネルMOSトランジスタQ2が接続される。NチャネルMOSトランジスタQ1のゲート電極は入力部IPに接続され、入力部IPにはインバータNOT1の出力部が接続される。また、第2の電源端子T2と入力部IPとの間には、第2の電源端子T2側から抵抗素子R2およびキャパシタC1が順に直列に接続されており、抵抗素子R2とキャパシタC1との接続ノードにPチャネルMOSトランジスタQ2のゲート電極が接続される。
【選択図】図1
Description
本発明は入力信号の電圧振幅を変換するレベルシフト回路に関し、特に、高インピーダンスの容量性負荷に接続されるレベルシフト回路に関する。
半導体装置内においては、電源電圧および接地電圧と異なるレベルの内部電圧が用いられることがあり、内部電圧を用いる回路と電源電圧を用いる回路との間で信号を授受するにはレベルシフト回路が必要となる。
レベルシフト回路の一例としては特許文献1に挙げられるものがある。
特許文献1の図1には、電源電圧より高い第1の電圧を供給する第1の電源と出力ノードとの間に抵抗素子が接続され、接地電圧よりも低い第2の電圧を供給する第2の電源と出力ノードとの間にNチャネルMOSトランジスタが接続されて構成されるレベルシフト回路が示され、電源電圧より高い第1の電圧あるいは接地電圧よりも低い第2の電圧を出力可能であることが示されている。
特許文献1の図1には、電源電圧より高い第1の電圧を供給する第1の電源と出力ノードとの間に抵抗素子が接続され、接地電圧よりも低い第2の電圧を供給する第2の電源と出力ノードとの間にNチャネルMOSトランジスタが接続されて構成されるレベルシフト回路が示され、電源電圧より高い第1の電圧あるいは接地電圧よりも低い第2の電圧を出力可能であることが示されている。
また、特許文献1の図7には、図1における抵抗素子の代わりに、NチャネルMOSトランジスタで構成されるブートストラップ型負荷回路を使用することで、出力応答速度を高める構成が開示されている。
以上説明した特許文献1においては、単一導電型のMOSトランジスタを用いてレベルシフト回路を構成することを目的としており、特許文献1の図7におけるブートストラップ型負荷回路も、NチャネルMOSトランジスタのみで構成されている。
しかし、特許文献1の図7におけるブートストラップ型負荷回路では、第1の電圧源と出力ノードとの間にはNチャネルMOSトランジスタが設けられており、出力ノードがローレベルの場合には上記NチャネルMOSトランジスタはオン状態にあり、この場合の消費電力を低減するには、このNチャネルMOSトランジスタのオン抵抗を大きくする必要があり、出力応答速度を高めるには、逆にオン抵抗を小さくしなければならない。
このため、特許文献1に開示のレベルシフト回路では、低消費電力かつ高速応答の条件を満たすことはできない。
本発明は上記のような問題点を解消するためになされたもので、低消費電力かつ出力応答性に優れたレベルシフト回路を提供することを目的とする。
本発明に係る請求項1記載のレベルシフト回路は、第1の電源電圧と接地電圧との間の電圧振幅に相当する入力信号を受けて、前記第1の電源電圧よりも高い第2の電源電圧と前記接地電圧との間の電圧振幅に変換して出力信号として出力するレベルシフト回路であって、前記入力信号を受ける入力部と、前記出力信号を出力する出力部と、前記第2の電源電圧を与える電源端子と前記出力部との間に接続された第1の抵抗素子と、前記出力部と前記接地端子との間に接続され、制御電極が前記入力部に接続された第1導電型の第1のトランジスタと、前記電源端子と前記出力部との間に前記第1の抵抗素子に並列に接続された第2導電型の第2のトランジスタと、前記電源端子と前記入力部との間に順に直列に接続された、第2の抵抗素子およびキャパシタとを有し、前記第2のトランジスタのオン抵抗が前記第1の抵抗素子の抵抗値よりも小さい。
本発明に係る請求項1記載のレベルシフト回路によれば、出力電圧を接地電圧レベルから第2の電源電圧レベルまで立ち上げる際には、第1の抵抗素子を介さずに第2のトランジスタを介して電流を流すことができ、第2のトランジスタのオン抵抗は第1の抵抗素子の抵抗値よりも小さいので、出力部の電圧を瞬間的に変化させることができ、優れた出力応答性を得ることができる。また、第1の抵抗素子の抵抗値については、出力部の電圧が接地電圧レベルを維持する期間の消費電力を小さくするように設定することができるので、消費電力を大幅に低減することができる。
<実施の形態>
<A.装置構成>
本発明に係るレベルシフト回路の実施の形態として、図1にレベルシフト回路100の構成を示す。
<A.装置構成>
本発明に係るレベルシフト回路の実施の形態として、図1にレベルシフト回路100の構成を示す。
図1に示すようにレベルシフト回路100は、第1の電源電圧Vdd1と接地電圧GNDとの間の電圧振幅に相当するインバータNOT1の出力信号を入力信号として受けて、第2の電源電圧Vdd2と接地電圧GNDとの間の電圧振幅に変換するように構成されており、第2の電源端子T2と出力部OUTとの間にプルアップ用の抵抗素子R1(第1の抵抗素子)が接続され、出力部OUTと接地端子TGとの間にNチャネルMOSトランジスタQ1(第1のトランジスタ)が接続されている。
また、第2の電源端子T2と出力部OUTとの間に、抵抗素子R1に並列にPチャネルMOSトランジスタQ2(第1のトランジスタ)が接続されている。
そして、NチャネルMOSトランジスタQ1のゲート電極は入力部IPに接続され、入力部IPにはインバータNOT1の出力部が接続されている。
また、第2の電源端子T2と入力部IPとの間には、第2の電源端子T2側から抵抗素子R2(第2の抵抗素子)およびキャパシタC1が順に直列に接続されており、抵抗素子R2とキャパシタC1との接続ノードにPチャネルMOSトランジスタQ2のゲート電極が接続されている。
なお、インバータNOT1の入力部は入力端子INに接続され、入力端子INから与えられる入力信号(第1の電源電圧Vdd1と接地電圧GNDとの間の電圧振幅に相当する信号)を反転させて出力する。
<B.装置動作>
次にレベルシフト回路100の動作について、図1を参照しつつ、図2(a)〜(f)に示すタイミングチャートを用いて説明する。なお、図2(a)においてはインバータNOT1の入力信号のタイミングチャートを、図2(b)においてはインバータNOT1の出力信号のタイミングチャートを、図2(c)においてはNチャネルMOSトランジスタQ1のオン、オフのタイミングチャートを、図2(d)においてはPチャネルMOSトランジスタQ2のゲート電圧信号のタイミングチャートを、図2(e)においてはPチャネルMOSトランジスタQ2のオン、オフのタイミングチャートを、図2(f)においてはレベルシフト回路100の出力信号のタイミングチャートを示している。なお、図2(d)においてはPチャネルMOSトランジスタQ2のしきい値電圧Vthについても併せて示している。
次にレベルシフト回路100の動作について、図1を参照しつつ、図2(a)〜(f)に示すタイミングチャートを用いて説明する。なお、図2(a)においてはインバータNOT1の入力信号のタイミングチャートを、図2(b)においてはインバータNOT1の出力信号のタイミングチャートを、図2(c)においてはNチャネルMOSトランジスタQ1のオン、オフのタイミングチャートを、図2(d)においてはPチャネルMOSトランジスタQ2のゲート電圧信号のタイミングチャートを、図2(e)においてはPチャネルMOSトランジスタQ2のオン、オフのタイミングチャートを、図2(f)においてはレベルシフト回路100の出力信号のタイミングチャートを示している。なお、図2(d)においてはPチャネルMOSトランジスタQ2のしきい値電圧Vthについても併せて示している。
<B−1.出力信号の立ち上がり動作>
まず、レベルシフト回路100の出力信号の立ち上がり動作について説明する。
インバータNOT1の入力信号が「Lo」から「Hi」(接地電圧GNDから第1の電源電圧Vdd1)に変化して(図2(a))、インバータNOT1の出力信号が「Hi」から「Lo」(第1の電源電圧Vdd1から接地電圧GND)に変化すると(図2(b))、そのタイミングでNチャネルMOSトランジスタQ1がオフする(図2(c))。
まず、レベルシフト回路100の出力信号の立ち上がり動作について説明する。
インバータNOT1の入力信号が「Lo」から「Hi」(接地電圧GNDから第1の電源電圧Vdd1)に変化して(図2(a))、インバータNOT1の出力信号が「Hi」から「Lo」(第1の電源電圧Vdd1から接地電圧GND)に変化すると(図2(b))、そのタイミングでNチャネルMOSトランジスタQ1がオフする(図2(c))。
このとき、キャパシタC1には電荷が充電されており、キャパシタC1の2つの電極間には(Vdd2−Vdd1)の電位差が生じているので、キャパシタC1の低電位側電極(インバータNOT1側電極)の電圧が、第1の電源電圧Vdd1から接地電圧GNDに変化すると、その瞬間にPチャネルMOSトランジスタQ2のゲート電圧、すなわちキャパシタC1の高電位側電極(抵抗素子R2側電極)の電圧は、第2の電源電圧Vdd2から(Vdd2−Vdd1)に変化する(図2(d))。
これにより、しきい値電圧Vthに達するとPチャネルMOSトランジスタQ2がオンして(図2(e))、レベルシフト回路100の出力部OUTの電圧は「Lo」から「Hi」(接地電圧GNDから第2の電源電圧Vdd2)に瞬間的に変化する。
その後、抵抗素子R2の抵抗値と、キャパシタC1の容量とで規定される時定数に従って、時間の経過とともに第2の電源端子T2から抵抗素子R2を介してキャパシタC1に電荷が充電され、キャパシタC1の高電位側電極(抵抗素子R2側電極)の電圧が、しきい値電圧Vthより高くなると(図2(d))、PチャネルMOSトランジスタQ2がオフする(図2(e))。
なお、PチャネルMOSトランジスタQ2がオンすると、図2(d)に示すように、PチャネルMOSトランジスタQ2のゲート電圧、すなわちキャパシタC1の高電位側電極の電圧は瞬間的に(Vdd2−Vdd1)まで低下するが、これはインバータNOT1の出力インピーダンスが抵抗R1に比べて無視できるほど小さくなるようにインバータNOT1が構成されているためであり、キャパシタC1の放電時定数は無視できるほど小さくなり、キャパシタC1は瞬間的に放電する。
<B−2.出力信号の立ち下がり動作>
次に、レベルシフト回路100の出力信号の立ち下がり動作について説明する。
インバータNOT1の入力信号が「Hi」から「Lo」(第1の電源電圧Vdd1から接地電圧GND)に変化して(図2(a))、インバータNOT1の出力信号が「Lo」から「Hi」(接地電圧GNDから第1の電源電圧Vdd1)に変化すると(図2(b))、そのタイミングでNチャネルMOSトランジスタQ1がオンする(図2(c))。
次に、レベルシフト回路100の出力信号の立ち下がり動作について説明する。
インバータNOT1の入力信号が「Hi」から「Lo」(第1の電源電圧Vdd1から接地電圧GND)に変化して(図2(a))、インバータNOT1の出力信号が「Lo」から「Hi」(接地電圧GNDから第1の電源電圧Vdd1)に変化すると(図2(b))、そのタイミングでNチャネルMOSトランジスタQ1がオンする(図2(c))。
このとき、キャパシタC1には電荷が充電されており、キャパシタC1の2つの電極間には(Vdd2−GND)の電位差が生じているので、キャパシタC1の低電位側電極(インバータNOT1側電極)の電圧が、接地電圧GNDから第1の電源電圧Vdd1に変化すると、その瞬間にPチャネルMOSトランジスタQ2のゲート電圧、すなわちキャパシタC1の高電位側電極(抵抗素子R2側電極)の電圧は、第2の電源電圧Vdd2から(Vdd2+Vdd1)まで瞬間的に増加する(図2(d))。
なお、PチャネルMOSトランジスタQ2のゲート電圧が増加しても、PチャネルMOSトランジスタQ2はオンせず(図2(e))、キャパシタC1の高電位側電極の電圧は、抵抗素子R2の抵抗値と、キャパシタC1の容量とで規定される時定数に従って、時間の経過とともに低下して、第2の電源電圧Vdd2で安定する。
また、NチャネルMOSトランジスタQ1がオンすることで出力部OUTの電圧は「Hi」から「Lo」(第2の電源電圧Vdd2から接地電圧GND)に変化する。
<C.特徴的作用効果>
ここで、レベルシフト回路100の効果をより判りやすく説明するために、まず、PチャネルMOSトランジスタQ2を有しないレベルシフト回路について説明する。
ここで、レベルシフト回路100の効果をより判りやすく説明するために、まず、PチャネルMOSトランジスタQ2を有しないレベルシフト回路について説明する。
図3に、PチャネルMOSトランジスタQ2を有しないレベルシフト回路90の構成を示す。
図3に示すように、レベルシフト回路90は、第2の電源端子T2と出力部OUTとの間に抵抗素子R1が接続され、出力部OUTと接地端子TGとの間にNチャネルMOSトランジスタQ1が接続されて構成され、NチャネルMOSトランジスタQ1のゲート電極は入力部IPに接続されている。なお、その他、図1と同一の構成については同一の符号を付し、重複する説明は省略する。
このような構成を有するレベルシフト回路90において、インバータNOT1の出力信号が「Hi」から「Lo」に変化すると、そのタイミングでNチャネルMOSトランジスタQ1がオフする。
NチャネルMOSトランジスタQ1がオフすると、抵抗素子R1を通して第2の電源電圧Vdd2が出力部OUTに印加され、出力部OUTの電圧が「Lo」から「Hi」に変化するが、このときに抵抗素子R1の抵抗値が高いと、「Hi」に達するまでに時間を要し、出力応答性が低下することとなる。
この場合、抵抗素子R1の抵抗値を低く設定すれば出力応答性は改善されるが、出力部OUTの電圧が「Lo」を維持する場合には、NチャネルMOSトランジスタQ1がオンしているので、第2の電源端子T2から抵抗素子R1およびNチャネルMOSトランジスタQ1を通って大きな貫通電流が流れ続けることになり、消費電力が増大することになる。
また、出力部OUTの出力電圧は抵抗素子R1の抵抗値と、NチャネルMOSトランジスタQ1のオン時あるいはオフ時の抵抗値との比率で決まり、抵抗素子R1の抵抗値を、NチャネルMOSトランジスタQ1のオン抵抗値よりも大きくしなれば「Lo」として認識できる電圧に設定できないので、抵抗素子R1の抵抗値はNチャネルMOSトランジスタQ1のオン抵抗値の10倍程度は大きくする必要がある。
以上の理由から、抵抗素子R1の抵抗値は、ある程度以上は低減することはできず、また、トレードオフ関係にある出力応答性および消費電力を考慮して決定しなければならず、設定が難しかった。
一方、レベルシフト回路100においては、出力電圧を「Lo」から「Hi」に立ち上げる際には、プルアップ用の抵抗素子R1を介して電流を流すのではなく、PチャネルMOSトランジスタQ2を介して電流を流すようにしているので、PチャネルMOSトランジスタQ2のオン抵抗を抵抗素子R1よりも充分に小さくすることで、出力部OUTの電圧を「Lo」から「Hi」に瞬間的に変化させることができる。
ここで、比較のために、図4(a)には、レベルシフト回路90の出力信号波形のタイミングチャートを示し、図4(b)には、レベルシフト回路100の出力信号波形のタイミングチャートを示す。
図4(a)および図4(b)から判るように、レベルシフト回路90の出力信号は曲線を描いて緩やかに立ち上がるのに対し、レベルシフト回路100の出力信号は、急峻に立ち上がっており、出力応答性が改善されたことが判る。
なお、レベルシフト回路100に接続される出力負荷は、インバータのゲート入力などの高インピーダンスの容量性負荷であり、この場合、出力電力としてはインバータを構成するMOSトランジスタのゲートを充電する電力であり、出力部OUTから流れる電流は小さく、消費電力が少ない。
従って、出力電圧が「Hi」を維持する期間の消費電力は小さく、出力電圧が「Lo」を維持する期間の消費電力がレベルシフト回路100の消費電力の大半を占めることになる。
すなわち、先に説明したように、出力部OUTの電圧が「Lo」を維持する場合には、NチャネルMOSトランジスタQ1がオンしているので、第2の電源端子T2から抵抗素子R1およびNチャネルMOSトランジスタQ1を通って貫通電流が流れ続ける。
しかし、レベルシフト回路100においては、出力電圧を「Lo」から「Hi」に立ち上げる際にはPチャネルMOSトランジスタQ2を介して電流を流すので、抵抗素子R1の抵抗値を高く設定することができ、出力部OUTの電圧が「Lo」を維持する期間の消費電力を大幅に低減することができる。
例えば、抵抗素子R1の抵抗値については、レベルシフト回路90では100kΩ程度にしか設定できなかったが、レベルシフト回路100においては1MΩ以上に設定することができ、例えば抵抗素子R1を1MΩに設定した場合は、レベルシフト回路100の消費電力は、レベルシフト回路90より80%以上低減することができる。
なお、NチャネルMOSトランジスタQ1は、出力部OUTの電圧が「Hi」から「Lo」に変わる際にオンするので、そのときの応答を瞬間的に行うにはPチャネルMOSトランジスタQ2と同程度のオン抵抗に設定することが望ましく、両者のオン抵抗を同じにすることで、出力部OUTの出力電圧が立ち上がる際にも、立ち下がる際にも高速に応答することができる。
ここで、NチャネルMOSトランジスタQ1およびPチャネルMOSトランジスタQ2のオン抵抗は、例えば10kΩ程度とする。
なお、抵抗素子R1の抵抗値は上記オン抵抗の10倍は必要であることは先に説明したが、上述したように上記オン抵抗の100倍に設定することで、消費電力低減の顕著な効果を得ることができる。従って、抵抗素子R1の抵抗値としては、NチャネルMOSトランジスタQ1およびPチャネルMOSトランジスタQ2のオン抵抗の10倍ないし100倍に設定することが望ましいと言える。もちろん、抵抗素子R1の抵抗値をさらに高く設定しても良いことは言うまでもない。
以上説明したように、レベルシフト回路100においては、出力電圧を「Lo」から「Hi」に立ち上げる際には、PチャネルMOSトランジスタQ2を介して電流を流すようにしたので、PチャネルMOSトランジスタQ2のオン抵抗を小さくすることで、出力部OUTの電圧を「Lo」から「Hi」に瞬間的に変化させることができ、高速応答を実現できる。
また、プルアップ用の抵抗素子R1の抵抗値については、出力部OUTの電圧が「Lo」を維持する期間の消費電力を小さくすることだけを考慮して設定すれば良いので、抵抗素子R1の抵抗値をNチャネルMOSトランジスタQ1およびPチャネルMOSトランジスタQ2のオン抵抗に比べて高く設定することで、消費電力を大幅に低減することができる。
なお、NチャネルMOSトランジスタQ1およびPチャネルMOSトランジスタQ2を使用することで、レベルシフト回路100の製造に際しては、CMOSプロセスや、バイポーラ−CMOS(Bi−CMOS)プロセスを適用することができる。
<D.変形例>
以上説明したレベルシフト回路100の変形例として、図5にレベルシフト回路100Aの構成を示す。
以上説明したレベルシフト回路100の変形例として、図5にレベルシフト回路100Aの構成を示す。
図5に示すようにレベルシフト回路100Aは、図1に示したレベルシフト回路100におけるNチャネルMOSトランジスタQ1およびPチャネルMOSトランジスタQ2を、それぞれNPNバイポーラトランジスタQ11(第1のトランジスタ)およびPNPバイポーラトランジスタQ12(第2のトランジスタ)に置き換えた構成を有している。なお、その他、図1に示したレベルシフト回路100と同一の構成については同一の符号を付し、重複する説明は省略する。
次にレベルシフト回路100Aの動作について、図5を参照しつつ、図6(a)〜(f)に示すタイミングチャートを用いて説明する。なお、図6(a)においてはインバータNOT1の入力信号のタイミングチャートを、図6(b)においてはインバータNOT1の出力信号のタイミングチャートを、図6(c)においてはNPNバイポーラトランジスタQ11のオン、オフのタイミングチャートを、図6(d)においてはPNPバイポーラトランジスタQ12のベース電圧信号のタイミングチャートを、図6(e)においてはPNPバイポーラトランジスタQ12のオン、オフのタイミングチャートを、図6(f)においてはレベルシフト回路100Aの出力信号のタイミングチャートを示している。なお、図6(d)においてはPNPバイポーラトランジスタQ12にベース電流が流れ始めるしきい値となるベース-エミッタ間電圧VBEについても併せて示している。
基本的な動作は図2(a)〜(f)を用いて説明したレベルシフト回路100の動作と同じであり、重複する説明は省略するが、NPNバイポーラトランジスタQ11がオフし、キャパシタC1の低電位側電極(インバータNOT1側電極)の電圧が、第1の電源電圧Vdd1から接地電圧GNDに変化すると、その瞬間にPNPバイポーラトランジスタQ12のベース電圧、すなわちキャパシタC1の高電位側電極(抵抗素子R2側電極)の電圧は、第2の電源電圧Vdd2から(Vdd2−Vdd1)に変化しようとする(図6(d))。
しかし、PNPバイポーラトランジスタQ12に電流が流れ始めるベース-エミッタ間電圧VBE(しきい値電圧)に達すると、電圧変化が止まってPNPバイポーラトランジスタQ12がオンし(図2(e))、レベルシフト回路100の出力部OUTの電圧は「Lo」から「Hi」(接地電圧GNDから第2の電源電圧Vdd2)に瞬間的に変化する。
その後、抵抗素子R2の抵抗値と、キャパシタC1の容量とで規定される時定数に従って、時間の経過とともに第2の電源端子T2から抵抗素子R2を介してキャパシタC1に電荷が充電され、キャパシタC1の高電位側電極(抵抗素子R2側電極)の電圧が、PNPバイポーラトランジスタQ12のしきい値電圧より高くなると(図6(d))、PNPバイポーラトランジスタQ12がオフする(図6(e))。
以上説明したレベルシフト回路100Aは、基本的にはレベルシフト回路100と同様の作用効果を奏し、出力電圧を「Lo」から「Hi」に立ち上げる際には、PNPバイポーラトランジスタQ12を介して電流を流すようにしたので、PNPバイポーラトランジスタQ12のオン抵抗を小さくすることで、出力部OUTの電圧を「Lo」から「Hi」に瞬間的に変化させることができ、高速応答を実現できる。
また、プルアップ用の抵抗素子R1の抵抗値については、出力部OUTの電圧が「Lo」を維持する期間の消費電力を小さくすることだけを考慮して設定すれば良いので、抵抗素子R1の抵抗値を、NPNバイポーラトランジスタQ11およびPNPバイポーラトランジスタQ12のオン抵抗に比べて高く設定することで、消費電力を大幅に低減することができる。
また、レベルシフト回路100におけるNチャネルMOSトランジスタQ1およびPチャネルMOSトランジスタQ2の代わりに、それぞれNPNバイポーラトランジスタQ11およびPNPバイポーラトランジスタQ12を使用することで、応答速度をさらに高めることができる。
なお、レベルシフト回路100Aは、バイポーラプロセスを適用して製造することになる。
Claims (5)
- 第1の電源電圧と接地電圧との間の電圧振幅に相当する入力信号を受けて、前記第1の電源電圧よりも高い第2の電源電圧と前記接地電圧との間の電圧振幅に変換して出力信号として出力するレベルシフト回路であって、
前記入力信号を受ける入力部と、
前記出力信号を出力する出力部と、
前記第2の電源電圧を与える電源端子と前記出力部との間に接続された第1の抵抗素子と、
前記出力部と前記接地端子との間に接続され、制御電極が前記入力部に接続された第1導電型の第1のトランジスタと、
前記電源端子と前記出力部との間に前記第1の抵抗素子に並列に接続された第2導電型の第2のトランジスタと、
前記電源端子と前記入力部との間に順に直列に接続された、第2の抵抗素子およびキャパシタと、を有し、
前記第2のトランジスタのオン抵抗は前記第1の抵抗素子の抵抗値よりも小さい、レベルシフト回路。 - 前記第1の抵抗素子の抵抗値は、前記第1および第2のトランジスタのオン抵抗の10倍ないし100倍である、請求項1記載のレベルシフト回路。
- 前記第1および第2のトランジスタのオン抵抗は、ほぼ等しい、請求項2記載のレベルシフト回路。
- 前記第1のトランジスタは、NチャネルMOSトランジスタであって、
前記第2のトランジスタは、PチャネルMOSトランジスタである、請求項1記載のレベルシフト回路。 - 前記第1のトランジスタは、NPNバイポーラトランジスタであって、
前記第2のトランジスタは、PNPバイポーラトランジスタである、請求項1記載のレベルシフト回路。
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JP2011004367A (ja) * | 2009-06-22 | 2011-01-06 | Renesas Electronics Corp | レベルシフト回路 |
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