JP3218168B2 - 液晶駆動用電源回路 - Google Patents
液晶駆動用電源回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、液晶駆動用バイア
ス電圧を発生させる液晶駆動用電源回路に関するもので
ある。
ス電圧を発生させる液晶駆動用電源回路に関するもので
ある。
【０００２】
【従来の技術】液晶表示装置を時分割駆動する場合、液
晶駆動用電源回路にて、必要な数の所定のバイアス電圧
を発生させ、表示データ等により制御スイッチをオン，
オフ制御して上記バイアス電圧を選択的に出力させるこ
とにより、液晶駆動信号、すなわち、コモン出力信号と
セグメント出力信号を形成する。図２に、その一例を示
す。Ｖ１〜Ｖ５が電源回路にて生成されたバイアス電圧
であり、該各バイアス電圧及び接地電圧（ＧＮＤ）が液
晶駆動信号の各出力レベルを構成している。
晶駆動用電源回路にて、必要な数の所定のバイアス電圧
を発生させ、表示データ等により制御スイッチをオン，
オフ制御して上記バイアス電圧を選択的に出力させるこ
とにより、液晶駆動信号、すなわち、コモン出力信号と
セグメント出力信号を形成する。図２に、その一例を示
す。Ｖ１〜Ｖ５が電源回路にて生成されたバイアス電圧
であり、該各バイアス電圧及び接地電圧（ＧＮＤ）が液
晶駆動信号の各出力レベルを構成している。
【０００３】上記バイアス電圧を生成するための電源回
路として、最も基本的なものに、抵抗分割にて分圧回路
を構成するものがある。その構成を図３に示す。この方
法では、電源回路の全消費電流の内、負荷（液晶）に供
給される成分が非常に少なく、電源から各抵抗を介して
ＧＮＤに直接流れ込んでしまう無駄な成分が大きくなっ
てしまう。大規模な液晶表示装置を駆動する場合、バイ
アス電圧の安定度を上げるために、電源を低インピーダ
ンス化する必要があり、分圧抵抗の抵抗値を下げなけれ
ばならず、非常に大きな電流を無駄に消費することにな
ってしまう。
路として、最も基本的なものに、抵抗分割にて分圧回路
を構成するものがある。その構成を図３に示す。この方
法では、電源回路の全消費電流の内、負荷（液晶）に供
給される成分が非常に少なく、電源から各抵抗を介して
ＧＮＤに直接流れ込んでしまう無駄な成分が大きくなっ
てしまう。大規模な液晶表示装置を駆動する場合、バイ
アス電圧の安定度を上げるために、電源を低インピーダ
ンス化する必要があり、分圧抵抗の抵抗値を下げなけれ
ばならず、非常に大きな電流を無駄に消費することにな
ってしまう。
【０００４】上記の電源の低インピーダンス化と低消費
電流化を考慮して考案されたのが、コンパレータとＭＯ
Ｓトランジスタとを用いてバイアス電圧を生成する方法
である。図４に、その構成を示す。この方法では、高抵
抗値の抵抗Ｒ１〜Ｒ６を用いた抵抗分割にて低消費電流
の分圧回路を構成し、該回路の出力を、バイアス電圧の
基準電圧としてコンパレータＣ１〜Ｃ５の反転入力端子
に印加し、非反転入力端子には、それぞれ、バイアス電
圧Ｖ１〜Ｖ５を供給する低インピーダンスなＰチャネル
ＭＯＳトランジスタＴ１〜Ｔ５のドレインを接続し、各
コンパレータＣ１〜Ｃ５の出力を、それぞれ、各トラン
ジスタＴ１〜Ｔ５のゲートに接続する構成になってい
る。上記構成によれば、コンパレータＣ１〜Ｃ５にて、
基準電圧とバイアス電圧を比較し、バイアス電圧が基準
電圧に対して低下していれば、コンパレータＣ１〜Ｃ５
から“Ｌ”が出力され、ＭＯＳトランジスタＴ１〜Ｔ５
がオンし、負荷を充電してバイアス電圧を引き上げ、バ
イアス電圧が基準電圧に達すると、コンパレータから
“Ｈ”が出力され、ＭＯＳトランジスタはオフし、バイ
アス電圧はそれ以上上がらなくなる。この方法であれ
ば、低インピーダンスでバイアス電圧が供給されると共
に、電源回路に於ける大幅な低消費電流化が実現できる
ものである。
電流化を考慮して考案されたのが、コンパレータとＭＯ
Ｓトランジスタとを用いてバイアス電圧を生成する方法
である。図４に、その構成を示す。この方法では、高抵
抗値の抵抗Ｒ１〜Ｒ６を用いた抵抗分割にて低消費電流
の分圧回路を構成し、該回路の出力を、バイアス電圧の
基準電圧としてコンパレータＣ１〜Ｃ５の反転入力端子
に印加し、非反転入力端子には、それぞれ、バイアス電
圧Ｖ１〜Ｖ５を供給する低インピーダンスなＰチャネル
ＭＯＳトランジスタＴ１〜Ｔ５のドレインを接続し、各
コンパレータＣ１〜Ｃ５の出力を、それぞれ、各トラン
ジスタＴ１〜Ｔ５のゲートに接続する構成になってい
る。上記構成によれば、コンパレータＣ１〜Ｃ５にて、
基準電圧とバイアス電圧を比較し、バイアス電圧が基準
電圧に対して低下していれば、コンパレータＣ１〜Ｃ５
から“Ｌ”が出力され、ＭＯＳトランジスタＴ１〜Ｔ５
がオンし、負荷を充電してバイアス電圧を引き上げ、バ
イアス電圧が基準電圧に達すると、コンパレータから
“Ｈ”が出力され、ＭＯＳトランジスタはオフし、バイ
アス電圧はそれ以上上がらなくなる。この方法であれ
ば、低インピーダンスでバイアス電圧が供給されると共
に、電源回路に於ける大幅な低消費電流化が実現できる
ものである。
【０００５】しかしながら、バイアス電圧にて容量性の
液晶負荷を駆動することを考えると、液晶駆動信号が低
バイアス電圧から高バイアス電圧へ遷移するときは、高
バイアス電圧から負荷へ充電することになるが、高バイ
アス電圧から低バイアス電圧へ遷移するときは、負荷か
ら低バイアス電圧へ放電されることになる。バイアス電
圧は負荷への（からの）充放電に従って変動することに
なり、これを基準電圧に制御するには、充電のみに対応
可能なＭＯＳトランジスタを、充放電に対応可能なＣＭ
ＯＳバッファ（ＣＭＯＳインバータ）に置き換える必要
がある。その場合の構成図を図５に示す。図４に於ける
ＭＯＳトランジスタＴ１〜Ｔ５がＣＭＯＳインバータＣ
Ｉ１〜ＣＩ５に置き換わっている。これにより、充放電
の何れにも対応可能となるものである。
液晶負荷を駆動することを考えると、液晶駆動信号が低
バイアス電圧から高バイアス電圧へ遷移するときは、高
バイアス電圧から負荷へ充電することになるが、高バイ
アス電圧から低バイアス電圧へ遷移するときは、負荷か
ら低バイアス電圧へ放電されることになる。バイアス電
圧は負荷への（からの）充放電に従って変動することに
なり、これを基準電圧に制御するには、充電のみに対応
可能なＭＯＳトランジスタを、充放電に対応可能なＣＭ
ＯＳバッファ（ＣＭＯＳインバータ）に置き換える必要
がある。その場合の構成図を図５に示す。図４に於ける
ＭＯＳトランジスタＴ１〜Ｔ５がＣＭＯＳインバータＣ
Ｉ１〜ＣＩ５に置き換わっている。これにより、充放電
の何れにも対応可能となるものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記図
５の構成では、ＣＭＯＳバッファ（ＣＭＯＳインバー
タ）にてバイアス電圧の制御をしているため、負荷への
充放電の何れかが常に行われることになり、バイアス電
圧が基準電圧に制御されても、更に充放電がなされてし
まい、無駄な電流を消費することになってしまう。
５の構成では、ＣＭＯＳバッファ（ＣＭＯＳインバー
タ）にてバイアス電圧の制御をしているため、負荷への
充放電の何れかが常に行われることになり、バイアス電
圧が基準電圧に制御されても、更に充放電がなされてし
まい、無駄な電流を消費することになってしまう。
【０００７】この無駄な充放電を防ぐ技術として、特開
昭５５−１４６４８７に開示されるものがある。これ
は、ＣＭＯＳバッファのＰチャネル及びＮチャネルＭＯ
Ｓトランジスタのゲートを、別々のコンパレータで制御
し、両コンパレータの一方の入力に、液晶駆動電圧を形
成する第１の抵抗分圧回路とＣＭＯＳバッファの出力が
接続され、それぞれの他方の入力は、第２の抵抗分圧回
路の中の変動許容電圧幅を設定する抵抗の両端にそれぞ
れ接続されることにより、液晶駆動電圧が変動して許容
電圧幅を超えた時のみ、ＣＭＯＳバッファを働かせよう
とするものである。
昭５５−１４６４８７に開示されるものがある。これ
は、ＣＭＯＳバッファのＰチャネル及びＮチャネルＭＯ
Ｓトランジスタのゲートを、別々のコンパレータで制御
し、両コンパレータの一方の入力に、液晶駆動電圧を形
成する第１の抵抗分圧回路とＣＭＯＳバッファの出力が
接続され、それぞれの他方の入力は、第２の抵抗分圧回
路の中の変動許容電圧幅を設定する抵抗の両端にそれぞ
れ接続されることにより、液晶駆動電圧が変動して許容
電圧幅を超えた時のみ、ＣＭＯＳバッファを働かせよう
とするものである。
【０００８】しかしながら、この技術では、ＣＭＯＳバ
ッファ部での消費電流を抑えることはできるものの、一
電源当たり２つのコンパレータが必要であるため、図４
や図５に示した従来の技術と比較して、コンパレータ部
での消費電流が２倍になるといった欠点があり、また、
コンパレータ数の増加に伴う回路規模の増大により、液
晶駆動電源回路のコストアップにつながるという問題点
があった。
ッファ部での消費電流を抑えることはできるものの、一
電源当たり２つのコンパレータが必要であるため、図４
や図５に示した従来の技術と比較して、コンパレータ部
での消費電流が２倍になるといった欠点があり、また、
コンパレータ数の増加に伴う回路規模の増大により、液
晶駆動電源回路のコストアップにつながるという問題点
があった。
【０００９】本発明は、上記に鑑みなされたものであ
り、最小限の回路規模の増大で、低消費電流化が可能な
液晶駆動用電源回路を提供するものである。
り、最小限の回路規模の増大で、低消費電流化が可能な
液晶駆動用電源回路を提供するものである。
【００１０】
【課題を解決するための手段】本発明の液晶駆動用電源
回路は、電源電圧を抵抗分割して所定の基準電圧を発生
させる手段と、上記基準電圧と液晶表示装置に印加され
るバイアス電圧とをその入力とし、その比較結果を出力
するコンパレータと、該コンパレータの出力に応じてオ
ン，オフ制御されるバイアス電圧制御用ＣＭＯＳインバ
ータとを有する液晶駆動用電源回路に於いて、上記コン
パレータ出力が、上記バイアス電圧が上記基準電圧に等
しいことを示す値を中心とする所定範囲内にあるとき
は、上記ＣＭＯＳインバータを構成するＰチャネル・ト
ランジスタ及びＮチャネル・トランジスタの双方をオフ
させ、上記コンパレータ出力が、上記所定範囲外にある
ときは、該出力に応じて、上記ＣＭＯＳインバータを構
成するＰチャネル・トランジスタ及びＮチャネル・トラ
ンジスタの何れか一方をオンさせる制御手段を設けてな
ることを特徴とするものである。
回路は、電源電圧を抵抗分割して所定の基準電圧を発生
させる手段と、上記基準電圧と液晶表示装置に印加され
るバイアス電圧とをその入力とし、その比較結果を出力
するコンパレータと、該コンパレータの出力に応じてオ
ン，オフ制御されるバイアス電圧制御用ＣＭＯＳインバ
ータとを有する液晶駆動用電源回路に於いて、上記コン
パレータ出力が、上記バイアス電圧が上記基準電圧に等
しいことを示す値を中心とする所定範囲内にあるとき
は、上記ＣＭＯＳインバータを構成するＰチャネル・ト
ランジスタ及びＮチャネル・トランジスタの双方をオフ
させ、上記コンパレータ出力が、上記所定範囲外にある
ときは、該出力に応じて、上記ＣＭＯＳインバータを構
成するＰチャネル・トランジスタ及びＮチャネル・トラ
ンジスタの何れか一方をオンさせる制御手段を設けてな
ることを特徴とするものである。
【００１１】更に、上記コンパレータの出力を、入力反
転電圧が異なる２つのインバータを介して、それぞれ、
上記ＣＭＯＳインバータのＰチャネル・トランジスタ及
びＮチャネル・トランジスタに入力してなることを特徴
とするものである。
転電圧が異なる２つのインバータを介して、それぞれ、
上記ＣＭＯＳインバータのＰチャネル・トランジスタ及
びＮチャネル・トランジスタに入力してなることを特徴
とするものである。
【００１２】かかる本発明の液晶駆動用電源回路では、
バイアス電圧が基準電圧に制御されていくと、コンパレ
ータの出力電圧は２つのインバータの入力反転電圧の間
へ制御されていき、この間の電圧になると、ＣＭＯＳイ
ンバータ出力がディセーブルされ（Ｐチャネル及びＮチ
ャネルトランジスタ共にオフ）、無駄な充放電が防止さ
れて低消費電流化を実現する。
バイアス電圧が基準電圧に制御されていくと、コンパレ
ータの出力電圧は２つのインバータの入力反転電圧の間
へ制御されていき、この間の電圧になると、ＣＭＯＳイ
ンバータ出力がディセーブルされ（Ｐチャネル及びＮチ
ャネルトランジスタ共にオフ）、無駄な充放電が防止さ
れて低消費電流化を実現する。
【００１３】
【発明の実施の形態】以下、実施例に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００１４】図１は、本発明の一実施例の構成図であ
る。図に於いては、バイアス電圧Ｖ５に係る部分のみを
示しているが、Ｖ１〜Ｖ４についても全く同一の回路が
設けられるものである。抵抗分割回路は、図４或は図５
に示す従来技術と同様、高抵抗値の抵抗Ｒ１〜Ｒ６を用
いて構成されている。これにより作成された基準電圧
は、コンパレータＣ５の非反転入力端子に印加され、一
方、反転入力端子には、バイアス電圧Ｖ５を供給する低
インピーダンスなＣＭＯＳインバータＣＩ５の出力が接
続されている。そして、コンパレータＣ５の出力は、入
力反転電圧が高いインバータＩＡを介して、ＣＭＯＳイ
ンバータＣＩ５のＰチャネルＭＯＳトランジスタＰＴの
ゲートに与えられており、また、入力反転電圧の低いイ
ンバータＩＢを介してＣＭＯＳインバータＣＩ５のＮチ
ャネルＭＯＳトランジスタＮＴのゲートに与えられてい
る。かかる構成により、バイアス電圧が基準電圧に制御
されていくと、ＣＭＯＳインバータＣＩ５の両トランジ
スタは共にオフとなり、無駄な充放電が防止されるもの
である。
る。図に於いては、バイアス電圧Ｖ５に係る部分のみを
示しているが、Ｖ１〜Ｖ４についても全く同一の回路が
設けられるものである。抵抗分割回路は、図４或は図５
に示す従来技術と同様、高抵抗値の抵抗Ｒ１〜Ｒ６を用
いて構成されている。これにより作成された基準電圧
は、コンパレータＣ５の非反転入力端子に印加され、一
方、反転入力端子には、バイアス電圧Ｖ５を供給する低
インピーダンスなＣＭＯＳインバータＣＩ５の出力が接
続されている。そして、コンパレータＣ５の出力は、入
力反転電圧が高いインバータＩＡを介して、ＣＭＯＳイ
ンバータＣＩ５のＰチャネルＭＯＳトランジスタＰＴの
ゲートに与えられており、また、入力反転電圧の低いイ
ンバータＩＢを介してＣＭＯＳインバータＣＩ５のＮチ
ャネルＭＯＳトランジスタＮＴのゲートに与えられてい
る。かかる構成により、バイアス電圧が基準電圧に制御
されていくと、ＣＭＯＳインバータＣＩ５の両トランジ
スタは共にオフとなり、無駄な充放電が防止されるもの
である。
【００１５】以下、更に詳細に説明する。
【００１６】ＣＭＯＳバッファにてバイアス電圧を制御
すると、バイアス電圧が基準電圧にまで達した後は非常
に短周期での負荷への小さな充放電を繰り返して、バイ
アス電圧が基準電圧付近を狭い範囲で上下動することに
なる。この時、コンパレータの出力はバッファの入力反
転電圧付近に制御されている。コンパレータ出力が入力
反転電圧付近にいると、出力が少し変動する（短時間で
可能）だけでバッファ出力が大きく変動し充放電できる
ためである。
すると、バイアス電圧が基準電圧にまで達した後は非常
に短周期での負荷への小さな充放電を繰り返して、バイ
アス電圧が基準電圧付近を狭い範囲で上下動することに
なる。この時、コンパレータの出力はバッファの入力反
転電圧付近に制御されている。コンパレータ出力が入力
反転電圧付近にいると、出力が少し変動する（短時間で
可能）だけでバッファ出力が大きく変動し充放電できる
ためである。
【００１７】そこで、コンパレータの出力に入力反転電
圧の異なるインバータＩＡ，ＩＢを挿入し、このインバ
ータで、ＣＭＯＳインバータを構成するＰ，Ｎチャネル
トランジスタを制御することを考える。インバータＩＡ
の入力反転電圧をＶA ,インバータＩＢの入力反転電圧
をＶB とし、ＶA ≫ＶB となるように設計する。
圧の異なるインバータＩＡ，ＩＢを挿入し、このインバ
ータで、ＣＭＯＳインバータを構成するＰ，Ｎチャネル
トランジスタを制御することを考える。インバータＩＡ
の入力反転電圧をＶA ,インバータＩＢの入力反転電圧
をＶB とし、ＶA ≫ＶB となるように設計する。
【００１８】例えば、電源電圧５Ｖで、インバータＩＡ
の反転電圧を３．５Ｖに設定しようとした場合、インバ
ータＩＡを形成するＰチャネル・トランジスタのチャネ
ル長Ｌｐに対して、Ｎチャネル・トランジスタのチャネ
ル長Ｌｎを３０倍程度とすれば良く、また、同電源電圧
において、インバータＩＢの反転電圧を１．５Ｖに設定
しようとした場合、インバータＩＢを形成するＮチャネ
ル・トランジスタのチャネル長Ｌｎに対して、Ｐチャネ
ル・トランジスタのチャネル長Ｌｐを１０倍程度とすれ
ば良い。（但し、ここで示したチャネルト長の比は一般
的な例であり、数値そのものは製造プロセス条件等によ
り異なる） また、本例ではチャネル長による反転電圧の設定を示し
たが、これ以外の方法により反転電圧を設定しても良
い。
の反転電圧を３．５Ｖに設定しようとした場合、インバ
ータＩＡを形成するＰチャネル・トランジスタのチャネ
ル長Ｌｐに対して、Ｎチャネル・トランジスタのチャネ
ル長Ｌｎを３０倍程度とすれば良く、また、同電源電圧
において、インバータＩＢの反転電圧を１．５Ｖに設定
しようとした場合、インバータＩＢを形成するＮチャネ
ル・トランジスタのチャネル長Ｌｎに対して、Ｐチャネ
ル・トランジスタのチャネル長Ｌｐを１０倍程度とすれ
ば良い。（但し、ここで示したチャネルト長の比は一般
的な例であり、数値そのものは製造プロセス条件等によ
り異なる） また、本例ではチャネル長による反転電圧の設定を示し
たが、これ以外の方法により反転電圧を設定しても良
い。
【００１９】こうすると、バイアス電圧が基準電圧より
もある程度高く、コンパレータの出力電圧がＶB より低
いと、インバータＩＡ，ＩＢの出力は共に“Ｈ”とな
り、Ｎチャネル・トランジスタがオンして放電がなされ
る。また、バイアス電圧が基準電圧よりもある程度低
く、コンパレータの出力電圧がＶA より高いと、インバ
ータＩＡ，ＩＢの出力は共に“Ｌ”となり、Ｐチャネル
・トランジスタがオンして充電がなされる。バイアス電
圧が基準電圧に十分近付くと、コンパレータの出力電圧
がＶB より大きくＶA より小さい範囲の値となり、イン
バータＩＡの出力は“Ｈ”、インバータＩＢの出力は
“Ｌ”となり、Ｐ，Ｎチャネル・トランジスタ共にオフ
し制御が停止される。
もある程度高く、コンパレータの出力電圧がＶB より低
いと、インバータＩＡ，ＩＢの出力は共に“Ｈ”とな
り、Ｎチャネル・トランジスタがオンして放電がなされ
る。また、バイアス電圧が基準電圧よりもある程度低
く、コンパレータの出力電圧がＶA より高いと、インバ
ータＩＡ，ＩＢの出力は共に“Ｌ”となり、Ｐチャネル
・トランジスタがオンして充電がなされる。バイアス電
圧が基準電圧に十分近付くと、コンパレータの出力電圧
がＶB より大きくＶA より小さい範囲の値となり、イン
バータＩＡの出力は“Ｈ”、インバータＩＢの出力は
“Ｌ”となり、Ｐ，Ｎチャネル・トランジスタ共にオフ
し制御が停止される。
【００２０】例えば、前記の如く、電源電圧５Ｖ、反転
電圧を、インバータＩＡ：３．５Ｖ、インバータＩＢ：
１．５Ｖに設定した場合において、ゲインが２０００倍
のコンパレータを用いたとすると、バイアス電圧のばら
つき範囲は、 （３．５Ｖ−１．５Ｖ）／２０００＝１ｍＶ となり、基準電圧を中心として１ｍＶ幅に制御される。
電圧を、インバータＩＡ：３．５Ｖ、インバータＩＢ：
１．５Ｖに設定した場合において、ゲインが２０００倍
のコンパレータを用いたとすると、バイアス電圧のばら
つき範囲は、 （３．５Ｖ−１．５Ｖ）／２０００＝１ｍＶ となり、基準電圧を中心として１ｍＶ幅に制御される。
【００２１】図６にタイミングチャートを示す。
【００２２】これにより、バッファによる充放電にてバ
イアス電圧を制御し、基準電圧まで制御がなされると、
自動的にバッファをディセーブルして制御を停止させる
ことができる。
イアス電圧を制御し、基準電圧まで制御がなされると、
自動的にバッファをディセーブルして制御を停止させる
ことができる。
【００２３】図７は、本発明の他の実施例である。本実
施例においては、抵抗分割回路により作成された基準電
圧は、コンパレータＣ５の反転入力端子に印加され、非
反転入力端子側にＣＭＯＳインバータＣＩ５の出力が接
続されている。そして、コンパレータＣ５の出力は、入
力反転電圧の低いインバータＩＢ及び通常のインバータ
Ｉの２段のインバータを介して、ＣＭＯＳインバータＣ
Ｉ５のＰチャネルＭＯＳトランジスタＰＴのゲートに与
えられており、また、入力反転電圧の高いインバータＩ
Ａ及び通常のインバータＩの２段のインバータを介し
て、ＣＭＯＳインバータＣＩ５のＮチャネルＭＯＳトラ
ンジスタＮＴのゲートに与えられている。かかる構成に
よっても、同様の機能が達成されるものである。
施例においては、抵抗分割回路により作成された基準電
圧は、コンパレータＣ５の反転入力端子に印加され、非
反転入力端子側にＣＭＯＳインバータＣＩ５の出力が接
続されている。そして、コンパレータＣ５の出力は、入
力反転電圧の低いインバータＩＢ及び通常のインバータ
Ｉの２段のインバータを介して、ＣＭＯＳインバータＣ
Ｉ５のＰチャネルＭＯＳトランジスタＰＴのゲートに与
えられており、また、入力反転電圧の高いインバータＩ
Ａ及び通常のインバータＩの２段のインバータを介し
て、ＣＭＯＳインバータＣＩ５のＮチャネルＭＯＳトラ
ンジスタＮＴのゲートに与えられている。かかる構成に
よっても、同様の機能が達成されるものである。
【００２４】
【発明の効果】以上述べてきたように、本発明によれ
ば、バイアス電圧が基準電圧まで制御されると、自動的
に制御を停止し無駄な充放電を防ぐため、低消費電流化
が実現でき、実用上極めて有効である。
ば、バイアス電圧が基準電圧まで制御されると、自動的
に制御を停止し無駄な充放電を防ぐため、低消費電流化
が実現でき、実用上極めて有効である。
【図１】本発明の一実施例の構成図である。
【図２】液晶駆動信号の波形例を示す信号波形図であ
る。
る。
【図３】従来の電源回路の構成図である。
【図４】従来の電源回路の構成図である。
【図５】従来の電源回路の構成図である。
【図６】図１の実施例の動作説明に供するタイミングチ
ャートである。
ャートである。
【図７】本発明の他の実施例の構成図である。
Ｒ１〜Ｒ６ 抵抗 Ｃ１〜Ｃ５ コンパレータ ＣＩ１〜ＣＩ５ ＣＭＯＳインバータ ＩＡ，ＩＢ，Ｉ インバータ ＰＴ ＰチャネルＭＯＳトランジスタ ＮＴ ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 電源電圧を抵抗分割して所定の基準電圧
を発生させる手段と、上記基準電圧と液晶表示装置に印
加されるバイアス電圧とをその入力とし、その比較結果
を出力するコンパレータと、該コンパレータの出力に応
じてオン，オフ制御されるバイアス電圧制御用ＣＭＯＳ
インバータとを有する液晶駆動用電源回路であって、上
記コンパレータ出力が、上記バイアス電圧が上記基準電
圧に等しいことを示す値を中心とする所定範囲内にある
ときは、該出力に応じて、上記ＣＭＯＳインバータを構
成するＰチャネル・トランジスタ及びＮチャネル・トラ
ンジスタの双方をオフさせ、上記コンパレータ出力が、
上記所定範囲外にあるときは、該出力に応じて、上記Ｃ
ＭＯＳインバータを構成するＰチャネル・トランジスタ
及びＮチャネル・トランジスタの何れか一方をオンさせ
る制御手段を設けてなる液晶駆動用電源回路に於いて、 上記コンパレータの出力を、入力反転電圧が異なる２つ
のインバータを介して、それぞれ、上記ＣＭＯＳインバ
ータのＰチャネル・トランジスタ及びＮチャネル・トラ
ンジスタに入力してなる ことを特徴とする液晶駆動用電
源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478095A JP3218168B2 (ja) | 1995-07-31 | 1995-07-31 | 液晶駆動用電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478095A JP3218168B2 (ja) | 1995-07-31 | 1995-07-31 | 液晶駆動用電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0943568A JPH0943568A (ja) | 1997-02-14 |
| JP3218168B2 true JP3218168B2 (ja) | 2001-10-15 |
Family
ID=16330139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP19478095A Expired - Lifetime JP3218168B2 (ja) | 1995-07-31 | 1995-07-31 | 液晶駆動用電源回路 |
Country Status (1)
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|---|---|
| JP (1) | JP3218168B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1106584C (zh) | 1999-01-08 | 2003-04-23 | 精工爱普生株式会社 | 液晶驱动用电源装置及使用它的液晶装置和电子仪器 |
-
1995
- 1995-07-31 JP JP19478095A patent/JP3218168B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0943568A (ja) | 1997-02-14 |
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