JPH0720953A - 制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 チップ面積を増大することなく、１チップ上
に容易に集積できるような制御装置を提供する。 【構成】 制御対象からの帰還信号を基準レベル信号と
比較し、この比較出力により、前記制御対象を制御する
ようにした制御装置において、前記基準レベル信号とし
て、定電流制御用の第１の基準レベル信号と異常判定用
の第２の基準レベル信号を時分割で供給し、帰還信号＞
第２の基準レベル信号のとき異常を判定し、前記制御対
象の出力を一時的に制限する。このように、異常検出
に、ヒステリシスコンパレータや積分回路等からなるデ
ィスクリート回路を用いる必要がないので、１チップ上
に制御部を全て容易に集積することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子写真方式の画像形
成装置（複写機，プリンタ等）の高圧電源の制御等に好
適な制御装置に関するものである。

【０００２】

【従来の技術】従来、この種画像形成装置において、制
御対象に対し、その出力の検出出力を基準値と比較する
誤差増幅器と、この誤差増幅器の出力に応じたパルス幅
の信号を得るＰＷＭ回路からなる制御回路が個々に形成
されるのが一般的である。

【０００３】近年の半導体技術の進展に呼応して、出力
の検出出力をＡ／Ｄ変換してマイクロコンピュータに取
り込み、演算結果に応じてパルス幅制御を行なうデジタ
ル制御方式も提案されているが、演算スピードやコスト
パーフォーマンスの点で一般化されていない。

【０００４】本出願人等は、スピードとコストの双方を
解決するために、１個の高精度のコンパレータを時分割
駆動することによって多数のアクチェータの出力を、マ
イクロコンピュータの制御データをＤ／Ａコンバータで
アナログ変換した値と比較し、この比較結果に応じてカ
ウンタを制御して複数のＰＷＭ出力を得る方式を提案し
実用化した。この提案では時分割されたコンパレータの
出力を直接制御対象の駆動回路に入力して、簡素化する
方式も提案している。

【０００５】そして、（ａ）帯電，除電，転写等の高圧
負荷の火花リークによる事故防止のために、負荷の定電
流回路とは別個に定電流回路の定電流制御レベルより高
い検出レベルを持つヒステリシスコンパレータからなる
火花防止回路を設けて、負荷に火花リークが起こってヒ
ステリシスコンパレータが働くと、所定時間だけ出力を
停止させるようにしている。

【０００６】また（ｂ）多数の低精度アナログコンパレ
ータの入力に積分用コンデンサを接続し、このコンデン
サを前記高精度コンパレータの出力に依って充放電し、
前記積分用コンデンサの電位を三角波と比較して、低精
度コンパレータの出力にＰＷＭ出力を得る方式を提案
し、実用化してきた。

【０００７】この従来例を従来例１として以下に説明す
る。図１８は、従来例１のブロック図、図１９はそのタ
イミングチャートである。図１８において、１０１はマ
イクロコンピュータで、内部にＣＰＵコアの他にＲＯ
Ｍ，ＲＡＭ等のメモリ、各種タイマ等の周辺回路をもっ
ており、外部に図示していないけれども各種シーケンス
制御用の入出力信号が接続される。１０５はタイミング
回路で、マイクロコンピュータ１０１のクロック信号或
いはタイマ回路出力信号を分周して、Ｄ／Ａコンバータ
１０２，アナログマルチプレクサ１０６の時分割信号
（イ）〜（ニ）、電子スイッチ回路１０８の出力のサン
プリング信号（ホ）〜（チ）をそれぞれの回路に制御信
号として印加している。

【０００８】Ｐ１−１〜Ｐ１−４は、チップ外部の電
源，光源，ヒータ，モータ等の駆動回路に接続される出
力端子である。Ｐ２−１〜Ｐ２−４は、それぞれＰ１−
１〜Ｐ１−４に対応する制御系の出力の検出信号（帰還
信号）の入力端子である。アナログマルチプレクサ１０
６で選択された帰還信号は、高精度コンパレータ１０３
で、Ｄ／Ａコンバータ１０２の出力である基準信号と比
較される。Ｄ／Ａコンバータ１０２の入力データは、時
分割タイミングに応じて制御系毎に切換えられることは
いうまでもない。

【０００９】高精度コンパレータ１０３の出力は、電子
スイッチ回路１０８の駆動パルスとして同回路１０８へ
入力される。電子スイッチ回路１０８の出力は、高精度
コンパレータ１０３の出力に応じて標準電圧発生回路１
０７の出力電圧Ｖ_R とグランド電位とに切換えられる。
この電子スイッチ回路１０８の出力は、第２の電子スイ
ッチ群Ｓ３−１〜Ｓ３−４を介して、それぞれコンパレ
ータ群Ｑ１−１〜Ｑ１−４の片側入力に接続された積分
回路へ入力される。積分回路の積分用コンデンサＣ１−
１〜Ｃ１−４は、（ル）に示すように、スイッチＳ３−
１〜３−４が閉じたタイミングに所定の時定数で、高精
度コンパレータ１０３の出力に応じて充放電を行ない、
それ以外のタイミングでは電荷はホールドされた状態を
保つ。

【００１０】コンパレータ群Ｑ１−１〜Ｑ１−４は、積
分用コンデンサＣ１−１〜Ｃ１−４の電位と、他方の入
力に加えられた三角波を比較して、出力にＰＷＭ出力
（ヲ）が得られる。この出力は、出力端子Ｐ１−１〜Ｐ
１−４を介して、それぞれに対応する制御系の駆動回路
に供給される。

【００１１】

【発明が解決しようとする課題】

（ａ）前述のように従来の火花防止回路では、負荷の定
電流制御回路と別個にヒステリシスコンパレータや、積
分回路等が必要である。安全性に最も重要な要素である
出力の停止時間を十分確保する必要から、積分用コンデ
ンサを十分に放電しなければならず、このため、コンパ
レータを２段にしてゲインを上げる必要がある。この様
な従来回路をそのまま１チップに集積しようとすると、
著しいチップ面積の増大を招くことはいうまでもない。

【００１２】このため、従来は出力の安定化回路は複数
の制御系を１チップ上に集積できることが出来たもの
の、火花保護等の保護回路はディスクリート回路で構成
せざるを得なかった。

【００１３】さらに、火花防止回路の性能においても、
安全性を高めるためにヒステリシスコンパレータのしき
い値を、通常使用時の定電流制御レベルに近付けて検出
感度を上げると、負荷変動や立上げ時のオーバーシュー
トに対して余裕が無くなり、誤動作してしまう欠点が有
る。

【００１４】さらに最も重大な欠点は、火花放電強度が
十分でなければ検出できない点である。出力電流すなは
ち負荷のコロナ電流は定電流化制御を行なっているため
に、低電圧から放電を開始して徐々に放電電圧が上昇す
る放電サイクルの短いモードの火花放電は検出すること
ができなかった。

【００１５】（ｂ）複写機，プリンタ等の多数の制御回
路を、チップ面積をいたずらに大きくする事なく１チッ
プ上に集積させるために、前述の既提案の方式では、誤
差増幅器をコンパレータに変えたり、時分割によってコ
ンパレータやＤ／Ａコンバータを多数の制御系に共有す
ることによって、外部回路との接続端子を極力少なく
し、かつ、チップ面積の増大を押えていた。

【００１６】ところがＰＷＭ回路部にカウンタを用いる
方式は、カウンタを構成する素子の数が多くなり、チッ
プ面積を押えるためにＰＷＭ回路の数を多くすることが
出来なかった。又、ＰＷＭ回路部に低精度コンパレータ
を用いて、コンパレータ入力に接続された積分用コンデ
ンサの電位と、三角波を比較する方式は、ＩＣ化を実現
する上で以下に示す障害が有った。

【００１７】前述の従来例１に示すように、高抵抗を介
して積分用コンデンサを充放電することは、マイクロコ
ンピュータ等のデジタル回路と共存する普通のＣＭＯＳ
プロセスで、比較的高精度の高抵抗を得ることは出来な
いので、困難である。

【００１８】このため、実際には図２０に示す従来例２
のように、外部に正負の定電流源をもうけ、この電流源
をアナログスイッチＳ３−１〜Ｓ３−４で時分割して各
積分用コンデンサＣ１−１〜Ｃ１−４に給電するように
していた。ところがアナログスイッチ群のコモン側の浮
遊容量Ｃｓｔが、アナログスイッチの段数に比例して大
きくなり、この影響が無視できなくなってしまい、結果
的にＰＷＭの段数を制限することになっていた。

【００１９】すなはち、浮遊容量Ｃｓｔの残留電位に依
って、積分用コンデンサの電荷が充放電してしまい、自
己の制御系の履歴が保持できないという致命的欠陥が生
じてしまう。この問題を解決するためには、積分用コン
デンサの容量を浮遊容量Ｃｓｔに比較して十分大きくし
なければならず、チップ面積の増大を抑えるという当初
目的に反する結果を招いていた。

【００２０】本発明は、このような状況のもとでなされ
たもので、チップ面積をいたずらに増大することなく、
１チップ上に容易に集積できるような制御装置を提供す
ることを目的とするものである。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、制御装置を次の（１）〜（５）のとお
りに構成する。

【００２２】（１）制御レベル信号と異常判定レベル信
号を生成する基準レベル信号生成手段と、制御対象から
の帰還信号を前記制御レベル信号および前記異常判定レ
ベル信号と時分割で比較する比較手段と、前記帰還信号
と前記制御レベル信号を比較したときの前記比較手段の
出力にもとづいて前記制御対象の出力を制御する制御信
号を生成する制御信号生成手段と、前記帰還信号と前記
異常判定レベル信号を比較したときの前記比較手段の出
力にもとづいて前記制御対象の出力を制限する制限信号
を生成する制限信号生成手段とを備えた制御装置。

【００２３】（２）起動時に制御対象の出力をステップ
状に増大させる制御信号を生成する制御信号生成手段
と、前記制御対象の出力をステップ状に増大させている
途中の所定のステップ数のときに、前記制御対象からの
帰還信号と所定の制御レベル信号を比較する比較手段
と、この比較手段の出力にもとづいて前記制御対象の出
力を制限する制限信号を生成する制限信号生成手段とを
備えた制御装置。

【００２４】（３）制御対象への制御信号を決める積分
用コンデンサと、この積分用コンデンサに、第１の定電
流回路，第１のアナログスイッチ，正の定電流源の順で
直列接続された充電回路と、前記積分用コンデンサに、
第２の定電流回路，第２のアナログスイッチ，負の定電
流源の順で直列接続された放電回路とを備えた制御装
置。

【００２５】（４）第１のアナログスイッチ，正の定電
流源の共通接続点とこの共通接続点より低い所定電位個
所間に接続され、前記第１のアナログスイッチがオフの
ときのみオンする第３のアナログスイッチと、第２のア
ナログスイッチ，負の定電流源の共通接続点とこの共通
接続点より低い所定電位個所間に接続され、前記第２の
アナログスイッチがオフのときのみオンする第４のアナ
ログスイッチとを備えた前記（３）記載の制御装置。

【００２６】（５）正の定電流源とグランド等の所定電
位個所間に接続した第１のコンデンサと、負の定電流源
の共通接続点とグランド等の所定電位個所間に接続した
第２のコンデンサとを備えた前記（３）記載の制御装
置。

【００２７】

【作用】前記（１）の構成により、比較手段の出力にも
とづいて制御信号と制限信号が生成される。前記（２）
の構成では、起動時にステップ状に制御対象の出力を増
大させ、その所定ステップ数のときの出力により制限信
号を生成する。前記（３）〜（５）の構成により、アナ
ログスイッチ等の浮遊容量の影響を受けることなく、積
分用コンデンサの充放電が行われる。

【００２８】

【実施例】以下本発明を実施例により詳しく説明する。

【００２９】（実施例１）図１は、実施例１である“帯
電器給電用電源”のブロック図であり、図２，図３はそ
のタイミングチャートである。図において、１はシステ
ムコントロール用の１チッププロセッサで、２はこのプ
ロセッサ１で制御される帯電器給電用の高圧コンバータ
回路である。高圧コンバータ回路２の出力は、高圧出力
端子Ｐ１を介して所定の帯電器に給電される。この帯電
器の負荷電流は、検出回路９で検出され、端子Ｐ２を介
してプロセッサ１へ入力される。３はマイクロコンピュ
ータで、内部にＣＰＵコアの他にＲＯＭ，ＲＡＭ等のメ
モリ，各種タイマ等の周辺回路をもっており、外部に図
示していないけれども各種シーケンス制御用の入出力信
号が接続される。

【００３０】端子Ｐ２に入力された負荷電流の検出信号
（帰還信号）は、高精度コンパレータ４でＤ／Ａコンバ
ータ５の出力と比較される。Ｄ／Ａコンバータ５の出力
は、図２に示すように、マイクロコンピュータ３の内部
プログラミングによって、第１の基準レベルと第２の基
準レベルに所定の時分割タイミングで切換えられる。

【００３１】高精度コンパレータ４の出力は、１部はマ
イクロコンピュータ３へ入力され、１部はラッチ回路６
に入力される。ラッチ回路６は、マイクロコンピュータ
３の制御信号によって高精度コンパレータ４の第１の基
準レベルとの比較結果をラッチする。ＰＷＭ回路７は、
ラッチ回路６の出力に応じて出力パルス幅を制御する。
このＰＷＭ回路出力は、端子Ｐ３を介して高圧コンバー
タ回路２の１次側駆動回路へ入力される。このようにし
て、帯電器負荷およびプロセッサ１，高圧コンバータ回
路２が正常動作時には、帯電電流は第１の基準レベルに
相当する定電流値に制御される。

【００３２】帯電器負荷に何等かの異常が生じて、負荷
電流が増大し、検出電圧が第２の基準レベルを越える
と、これをマイクロコンピュータ３が検知してタイマ回
路８の計数をスタートさせる。計数を開始するとタイマ
回路８の出力は、ハイレベルになってトランジスタＱ１
を導通させ、ＰＷＭ回路７の出力を停止させる。タイマ
回路８には、マイクロコンピュータ３によって予め所定
のデータがプリセットされており、プリセット値まで計
数が行なわれると、リセットされ出力はローレベルにな
り、トランジスタＱ１は開放されてＰＷＭ回路７の出力
が再び高圧コンバータ回路２に出力される。この時の様
子を図３に示す。ＰＷＭ出力の停止が解除されると、ソ
フトスタートモードで出力が立上げられる。

【００３３】ＰＷＭ回路７及びその周辺の詳細ブロック
を図４に示す。図において、１３はプリセッタブルカウ
ンタ、１４はアップダウンカウンタ、１５はデジタルコ
ンパレータ、１６は１／８の分周回路である。カウンタ
１３にはマイクロコンピュータ３よりクロック信号が、
アップダウンカウンタ１４には前記クロック信号を１／
８に分周した信号が与えられる。

【００３４】プリセッタブルカウンタ１３には、マイク
ロコンピュータ３よりＰＷＭ出力の周期を決定するデー
タが与えられる。アップダウンカウンタ１４は、コンパ
レータ４の出力のラッチ出力に依ってカウント値をアッ
プ，ダウンさせる。カウンタ１３，１４のカウント出力
は、デジタルコンパレータ１５で比較され、このデジタ
ルコンパレータ１５の出力端にＰＷＭ出力が得られる。

【００３５】以上説明したように、本実施例では、マイ
クロコンピュータにより第１の基準レベル（定電流制御
値），第２の基準レベル（異常判定レベル）を随時、適
宜の値に変更しているので過電流検出の検出感度を上げ
ても誤動作することがない。また過電流検出に、ヒステ
リシスコンパレータや積分回路等のディスクリート回路
を用いる必要がないので、１チップ上に制御部を全て容
易に集積することができる。

【００３６】（実施例２）図５は実施例２である“制御
装置”のブロック図である。本実施例は、高精度コンパ
レータ４を時分割で使用することによって、多数のＰＷ
Ｍ回路に共有できるようにしたものである。

【００３７】各種帯電器の負荷電流の検出信号は、端子
Ｐ２−１〜Ｐ２−４を介して、アナログマルチプレクサ
１１に入力される。アナログマルチプレクサ１１で時分
割された検出信号は、高精度コンパレータ４でＤ／Ａコ
ンバータ５の出力と比較される。Ｄ／Ａコンバータ５の
出力は、アナログマルチプレクサ１１の時分割タイミン
グに対応して選択された負荷に対する第１，第２の基準
レベル（実施例１で説明したと同様のもの）になるよう
にマイクロコンピュータ３によって制御される。

【００３８】高精度コンパレータ４の出力は、マイクロ
コンピュータ３へ入力されると共に各ＰＷＭ回路７−１
〜７−４のラッチ回路６−１〜６−４へ入力される。タ
イミングコントローラ１２は、マイクロコンピュータ３
から種々のタイミング信号の供給を受けて、アナログマ
ルチプレクサ１１やＤ／Ａコンバータ５の制御信号、ラ
ッチ回路６−１〜６−４のラッチ信号等のタイミング信
号を発生させる回路である。

【００３９】このようにして、本実施例によれば、各種
帯電器の負荷特性に応じた電流制御，過電流保護を行う
ことができ、実施例１と同様に、検出感度を上げても誤
動作することなく、１チップ上に制御部を全て容易に集
積することができる。

【００４０】（実施例３）図６は実施例３である“制御
装置”のブロック図である。本実施例は図１〜５に示し
たＰＷＭ回路を著しく簡素化したもので、高精度コンパ
レータの出力の極性に応じてステップアップ，ステップ
ダウンする階段波を作り、この階段波と三角波を簡易型
のアナログコンパレータで比較し、このアナログコンパ
レータの出力端にＰＷＭ出力を得るようにしたものであ
る。

【００４１】多数の制御系の検出信号をアナログマルチ
プレクサ１１で時分割して、高精度のコンパレータ４に
入力し、このコンパレータ４の出力によって、各制御系
に相当する階段波のステップアップ，ステップダウンを
決定する。

【００４２】高精度コンパレータ４の出力が、電子スイ
ッチ回路３１のスイッチＳ３１を選択すると、正の電流
ミラー回路３１−１が選択され、アナログコンパレータ
３２−１〜３２−４の入力部に接続された積分用コンデ
ンサＣ３１−１〜３１−４のうちスイッチＳ３６−１〜
Ｓ３６−４で時分割選択されたコンデンサを正方向に充
電し、該当アナログコンパレータの入力電圧は所定レベ
ルだけステップアップする。

【００４３】高精度コンパレータ４の出力が、電子スイ
ッチ回路３１のスイッチＳ３２を選択すると、負の電流
ミラー回路３１−２が選択され、アナログコンパレータ
３２−１〜３２−４の入力部に接続された積分用コンデ
ンサＣ３１−１〜Ｃ３１−４のうちスイッチＳ３６−１
〜３６−４で時分割選択されたコンデンサを負方向に放
電し、該当アナログコンパレータの入力電圧は所定レベ
ルだけステップダウンする。

【００４４】基本的には、ＰＷＭ回路の数は、入力のア
ナログマルチプレクサの段数、出力段のアナログコンパ
レータの数、階段波発生用のスイッチ及びコンデンサの
個数を増やすだけで増設が可能である。

【００４５】積分用コンデンサＣ３１−１〜３１−４
は、シリコンチップ上に形成されるので、その容量はせ
いぜい数ｐＦに制限される。

【００４６】電子スイッチ回路３１の電流ミラー回路３
１−１，３１−２は、それぞれ外部端子Ｐ３１，Ｐ３２
を介して与えられる外部の標準電流源電流とほぼ等しい
電流を、スイッチＳ３１，Ｓ３２へ与える。

【００４７】３３はリミッタ回路で、電流ミラー回路３
１−１の出力の最大電圧レベルをＤ／Ａコンバータ５の
第２の出力以下に制限する。Ｄ／Ａコンバータ５の第２
の出力は、各制御系ごとに端子Ｐ１−１〜−１−４に接
続される駆動回路に最適のリミッタ値が、マイクロコン
ピュータ３の内蔵プログラミングに依って与えられる。

【００４８】高精度コンパレータ４の基準信号は、Ｄ／
Ａコンバータ５のＤ／Ａ出力１から時分割によって、各
制御系固有の定常状態の制御レベル（第１の基準レベ
ル）及び負荷異常時のリミッタレベル（第２の基準レベ
ル）が与えられる。

【００４９】高精度コンパレータ４の出力は、マイクロ
コンピュータ３で監視され、リミッタレベルを越えたこ
とが検出されると、予め記憶されたプログラミング内容
に応じて、所定タイミングだけＰＷＭ出力を停止させ
る。具体的には、該当系の基準レベルを最低レベルにセ
ットし、電子スイッチ３１が負のカレントミラー回路３
１−２を選択するようにし、かつ該当系のサンプリング
時間を通常シーケンス時の１０〜１０００倍にして積分
用コンデンサＣ３−１〜Ｃ３−４の容量が、急激に放電
されてアナログコンパレータ３２の入力が０Ｖに収束す
るようにする。

【００５０】マイクロコンピュータ３のプログラミング
を変えて、リミッタレベルを越えた系のＰＷＭ出力だけ
でなく、他の系のＰＷＭ出力も含めて停止させることも
可能である。またリミッタレベルを越えた系の情報をマ
イクロコンピュータ３に記憶して、操作部のディスプレ
イに表示することも容易に可能である。また、マイクロ
コンピュータ３のプログラミングによって、所定タイミ
ング以上リミッタレベルを越えた場合、ＰＷＭ出力の停
止期間を伸ばしたり、完全に停止させることも可能であ
る。

【００５１】このようにして、本実施例では簡素化した
回路で実施例２同様の効果を得ることができる。また定
電流源の抵抗Ｒ３１，Ｒ３２を除いて、１チップ上に容
易に集積することができる。

【００５２】（実施例４）本実施例は、高圧負荷の火花
リークに対して完全な保護動作を行なって万が一の危険
性を完全に排除するようにしたものである。本実施例の
ブロック図を図７に、タイミングチャートを図８に、制
御プログラミングのフローチャートを図９に示す。

【００５３】従来の火花リーク保護方式の弱点として以
下の様なものがある。異常時の負荷電流の検出レベルが
単一であるために、この検出レベルを正常動作状態にお
ける負荷電流値に、相当のマージンを加えた値にする必
要があることに起因する検出精度低下の問題である。異
常時の検出レベルが、定常時の値に対して十分マージン
を持っておかないと、負荷変動やスタート時のオーバー
シュート等によって保護回路が誤動作してしまう。逆に
マージンを取り過ぎると、検出感度が悪くなって安全性
が低下してしまう。

【００５４】更に基本的欠陥として、多くの高圧負荷が
定電流制御されているために、負荷異常時においても定
電流制御状態が継続し、火花リーク状態が発生するケー
スが存在することである。具体的には、帯電ワイヤが切
れて金属部との距離が、通常時より短くなった時に、定
電流制御状態を保ちながら、ワイヤと金属部との間で火
花放電が起こることがある。この時、火花放電の近辺に
紙や絶縁樹脂があると、紙が発火したり、樹脂が絶縁劣
化してトラッキングを起こして発火に至ったりするよう
になる。

【００５５】この様に従来の過電流保護回路は、火花放
電トラブルに対して基本的な欠陥を有している。

【００５６】本実際例では、電源立上げ時に、定常時よ
り十分低いレベルの定電圧モードで負荷を駆動して、負
荷の異常を検出することを骨子としている。

【００５７】具体的には、電源立上げ時のソフトスター
ト期間中の、正常な負荷状態では負荷電流の目標設定レ
ベルに達しない初期の所定タイミングで、負荷の異常を
検出し、異常が検出された時に出力を停止させるように
するものである。

【００５８】図１０に示す帯電器の電圧・電流特性及び
図１１の駆動開始時のＰＷＭ出力のタイミング図によっ
て、本実施例の動作を詳細に説明する。図１０におい
て、カーブ１は低インピーダンスの限度カーブ、カーブ
２は高インピーダンスの限度カーブである。帯電器のイ
ンピーダンス特性は、使用環境のうち気圧に最も大きく
左右される。低インピーダンスの限度カーブ１は製品の
高地使用環境規格によって決定される。高インピーダン
スの限度カーブ２は、低地における耐久汚染による劣化
や機械的精度を考慮して決定される。

【００５９】１_R は定電流制御の目標値で、負荷が正常
の時、動作点はポイントＰ１〜Ｐ２の間にある。ポイン
トＰ１の電圧Ｖ１より十分小さいＶＬ以下の電圧で負荷
電流が１_R に達した時に、負荷の異常状態を認識するよ
うにするものである。負荷の異常状態の検知は、ＰＷＭ
出力の駆動開始タイミングで行なわれる。

【００６０】図１１に示す例では、時刻ｔ０でスタート
し所定のステップで出力パルス幅を増やしていって、時
刻ｔ２で定電流の目標値に達し、それ以降定電流制御状
態が保持される。図１１の実線は、低インピーダンス限
度カーブ１を示し、破線は高インピーダンス限度カーブ
２を示す。電源回路の入出力特性のバラツキに対するマ
ージンを、図１０のポイントＰ１に相当するＰＷＭパル
ス幅Ｗ１より引いて、リミッタレベルをＷＬとする。パ
ルス幅０〜ＷＬの間、すなはちステップ１〜５の間で、
負荷電流が目標値１_R に達した時、負荷の異常を判定す
る。

【００６１】本実施例のマイクロコンピュータの制御プ
ログラムを、図８のタイミングチャート、図９のフロー
チャートに従って説明する。本実施例は、実施例３で明
らかにしたＰＷＭ出力のリミッタ機能をさらに発展させ
て、各制御系の出力の立上がり時に制御系の駆動回路の
固有の特性に応じたソフトスタート機能を持たせたもの
である。

【００６２】図９に示すＰＷＭ１〜ＰＷＭ４の制御プロ
グラムは、タイミングコントローラ１２で作られる割込
み信号（図８の（Ａ）に示す）によって、メインプログ
ラムに割込みがかけられ、所定の繰返し周波数で時分割
して個々のＰＷＭ制御用のサブプログラムに切換えられ
る。図８の（Ｆ）〜（Ｉ）に示す各ＰＷＭ回路のサンプ
リングパルス、すなはち図７のスイッチＳ３６−１〜Ｓ
３６−４の駆動パルスは、それぞれの制御プログラムの
終了後に発生する。

【００６３】割込み信号（Ａ）に依って、ＰＷＭ１のサ
ブプログラムがアクセスされると、メインプログラムに
よって設定されたＰＷＭ１の出力の発生状態を決定する
フラグＡ，ＰＷＭ出力の立上りのステップ幅を決定する
変数Ｐ１，ＰＷＭ出力のリミッタ値を決定する変数Ｍ
１、及びリミッタレベルＷＬに相当する立上がりのステ
ップ回数Ｎ１の値を読みだす（図９のＳ１参照）。フラ
グＡが、０ならば（Ｓ２，Ｎ０）Ｄ／Ａコンバータの入
力の１つであるＰＷＭ１専用データメモリＸ１を０にす
る（Ｓ３）。この状態で電子スイッチ回路３１の電流ミ
ラー回路３１−１の出力は、三角波の負ピーク以下に設
定されるのでＰＷＭ出力は発生しない。フラグＡが１に
変ると（Ｓ２，ＹＥＳ）、Ｘ１をＰ１にする。ＰＷＭ１
の制御タイミング毎にＰ１の値が加算されていく（Ｓ
４）。

【００６４】ＰＷＭ１の出力が制御系１の駆動回路に加
えられて、制御系の出力が目標に達するまでの期間は、
高精度コンパレータ４の出力は電子スイッチ回路３１の
スイッチＳ３１を導通させるのでコンデンサＣ３１−１
の充電電圧は上昇を続け、ＰＷＭ１出力のパルス幅は制
御タイミングごとに大きくなる（Ｓ５，Ｎ０、Ｓ７，Ｎ
０）。

【００６５】制御系の出力が目標に達すると、高精度コ
ンパレータ４の出力は制御系の出力の検出信号の増減に
応じて反転を繰反すようになり（Ｓ５，ＹＥＳ，Ｎ
０）、ＰＷＭ１出力は最小単位のパルス幅の変動をもっ
て安定化する。

【００６６】Ｘ１の値がリミッタ値Ｍ１を越えると（Ｓ
７，ＹＥＳ）、Ｘ１はＭ１に変更され（Ｓ８）、電流ミ
ラー回路３１−１の出力はデジタル入力Ｍ１に相当する
電圧レベルに保持される。制御系の駆動回路や検出回路
の異常、制御系の負荷の適正値からの大幅なズレ等に依
って、高精度コンパレータ４の出力がスイッチＳ３１を
選択したままになると（Ｓ５，ＹＥＳ）、コンデンサＣ
３１−１の充電電流は、そのリミッタ値に保持されたま
まになる（Ｓ７，ＹＥＳ、Ｓ８）。

【００６７】スタートからのステップ数が異常判定ステ
ップ数Ｎ１（ここでは５とした）に達する前に高精度コ
ンパレータ４の出力が１に反転すると（Ｓ６，Ｎ０）、
フラグＡを零にしてＰＷＭ１の出力を停止し、ＰＷＭ１
接続負荷の異常のメッセージを出す（Ｓ９）。

【００６８】以上ＰＷＭ回路１について説明したが、他
のＰＷＭ回路においてもそれぞれ接続される駆動回路に
応じて、最適なソフトスタートの制御が可能なことは言
うまでもない。

【００６９】このようにして、本実施例では実施例３の
効果に加えて、火花リークを確実に検出し、発火等の事
故を防止するという効果を得ることができる。

【００７０】（実施例５）図１２は実施例５である“帯
電器給電用電源”のブロック図、図１３はそのタイミン
グチャートである。図１２に示すように、ＤＣ−ＤＣコ
ンバータの出力は、抵抗Ｒ１３，Ｒ１４で所定比に分圧
された後、高精度コンパレータ１０３の負入力に入力さ
れて、正入力の基準電圧１１２と比較される。

【００７１】コンバータ駆動回路１１１の通電制御入力
には、低精度のコンパレータＱ１０の出力が給電され
る。コンパレータＱ１０の正入力には、三角波発生回路
１０４の出力が、負入力には積分用コンデンサＣ１と正
負の定電流回路１１５，１１６が接続される。正，負の
定電流回路１１５，１１６には、それぞれアナログスイ
ッチＳ１，Ｓ２を介して、正負の定電流源１１７，１１
８が接続される。発振回路１１３，単安定回路１１４で
所定周波数，所定パルス幅のサンプリングパルスが得ら
れる。

【００７２】ＤＣ−ＤＣコンパレータの出力が大きくな
って、検出出力が基準電圧を越えて、高精度コンパレー
タ３の出力が低レベルになると、アナログスイッチＳ１
が選択されて、サンプリングパルス（ロ）のタイミング
で導通する。アナログスイッチＳ１が導通すると、正の
定電流回路１１５の入力に正の定電流源１１７が接続さ
れて、積分用コンデンサＣ１は正方向に充電され、コン
パレータＱ１０の出力パルス幅は、（チ）に示すように
狭くなる。これにしたがいコンバータ駆動回路１１１の
通電時比率が下がって、ＤＣ−ＤＣコンバータの出力が
低下し、検出出力が基準電圧より下がって、高精度コン
パレータ１０３の出力が高レベルになると、アナログス
イッチＳ２が選択されて、サンプリングパルス（ロ）の
タイミングで導通する。アナログスイッチＳ２が導通す
ると、負の定電流回路１１６の入力に負の定電流源１１
８が接続されて、積分用コンデンサＣ１は負方向に充電
され、コンパレータＱ１０の出力パルス幅は、（チ）に
示すように広くなる。

【００７３】正負の定電流源１１７，１１８の出力は、
サンプリング期間以外のタイミングでは、それぞれ、ア
ナログスイッチＳ３，Ｓ４を介して、グランド電位およ
び電源電圧Ｖｃｃにクランプされている。このため、定
電流回路１１５，１１４への給電は、必ず電流ゼロの状
態から漸次増加するようになる。

【００７４】このようにして、本実施例によれば、積分
用コンデンサＣ１の充電，放電の際に、アナログスイッ
チＳ１，Ｓ２等の浮遊容量の影響を受けることがなくな
るので、積分用コンデンサＣ１の容量を小さくすること
ができる。よって制御部を集積する際にチップ面積の増
大を招くことがなく、１チップ上に容易に集積すること
ができる。

【００７５】（実施例６）図１４は実施例６である“制
御装置”のブロック図、図１５はそのタイミングチャー
トである。図１４において、１０１はマイクロコンピュ
ータで、内部にＣＰＵコアの他にＲＯＭ，ＲＡＭ等のメ
モリ，各種タイマ等の周辺回路を持っており、外部に図
示していないけれども各種シーケンス制御用の入出力信
号が接続される。タイミング回路１０５は、マイクロコ
ンピュータ１０１のクロック信号或いはタイマ回路出力
信号を分周して、Ｄ／Ａコンバータ１０２，アナログマ
ルチプレクサ１０６の時分割信号（イ）〜（ニ）、アナ
ログスイッチＳ１〜Ｓ４の制御信号として印加してい
る。

【００７６】Ｐ１−１〜Ｐ１−４は、ＰＷＭ出力端子で
チップ外部の電源，光源，ヒータ，モータ等の駆動回路
に接続される。Ｐ２−１〜Ｐ２−４は、それぞれＰ１−
１〜Ｐ１−４に対応する制御系の出力の検出信号の入力
端子である。

【００７７】アナログマルチプレクサ１０６で選択され
た検出信号は、高精度コンパレータ１０３でＤ／Ａコン
バータ１０２の出力である基準信号と比較される。Ｄ／
Ａコンバータ１０２の入力データは、時分割タイミング
に応じて制御系毎に切換えられることは言うまでもな
い。高精度コンパレータ１０３の出力は、タイミング回
路１０５を介して、アナログスイッチＳ１〜Ｓ４を制御
する。

【００７８】コンパレータＱ１０１−１〜Ｑ１０１−４
は、その出力にＰＷＭ出力信号を発生させるコンパレー
タであるが、高精度コンパレータ１０３が制御系の制御
出力精度を直接支配するのに対し、制御系の制御範囲を
支配するだけなので、１０３に比して低精度の性能で十
分である。例えば、オフセット電圧は、１０３の１０倍
以上あっても十分である。このため、コンパレータＱ１
０１−１〜Ｑ１０１−４は、最小サイズの素子，最小の
回路構成で構成される。コンパレータＱ１０１−１〜Ｑ
１０１−４の正入力には、三角波発生回路１０４の出力
が、負入力には、積分用コンデンサＣ１と正負の定電流
回路１１，１２（１１−１〜１１−４，１２−１〜１２
−４を指す）が接続される。この定電流回路１１，１２
は図示するように定電流ミラー回路で構成される。

【００７９】正負の定電流回路１１，１２は、それぞれ
アナログスイッチＳ２，Ｓ１（Ｓ２−１〜Ｓ２−４，Ｓ
１−１〜Ｓ１−４を指す）を介して、定電流源１１８，
１１７に接続される。定電流源１１７，１１８は、チッ
プの外側に形成され、端子Ｐ４，Ｐ３を介して、チップ
内に給電される。

【００８０】積分用コンデンサＣ１（Ｃ１−１〜Ｃ１−
４を指す）の容量は、チップサイズを大きくしないよう
に数ｐＦに押えられる。１サンプリング毎の積分用コン
デンサＣ１のステップ幅を、ダイナミックレンジの１／
１００以下に押えるためには、充放電電流を数μＡ以下
にする必要があるので、実際の定電流源は数ＭΩの高抵
抗Ｒ１１，Ｒ１２で構成される。

【００８１】アナログスイッチＳ１，Ｓ２と定電流源１
１７，１１８の接続点には、それぞれアナログスイッチ
Ｓ３，Ｓ４が接続され、図１５の（ワ）に示すようにア
ナログスイッチＳ１，Ｓ２が導通する以外のタイミング
で導通して、それぞれの接続点の電位をグランド，電源
電圧Ｖｃｃにクランプするようにしている。このように
してアナログスイッチＳ１，Ｓ２が投入された時点で、
常に電流ゼロから漸次増加するようにする。

【００８２】アナログスイッチＳ１，Ｓ２は、高精度コ
ンパレータ１０３の出力に応じて切換えられて、正，負
の定電流回路１１，１２のいずれかの入力に定電流源１
１８，１１７を接続し、積分用コンデンサＣ１−１〜Ｃ
１−４を（ル）に示すように充放電する。アナログスイ
ッチＳ１，Ｓ２が開放の状態では、積分コンデンサＣ１
の電荷はホールドされたままになる。

【００８３】コンパレータ群Ｑ１０１−１〜Ｑ１０１−
４は、積分用コンデンサＣ１の電位と、他方の入力に加
えられた三角波発生回路１０４の出力を比較して、出力
にＰＷＭ出力（ヲ）が得られる。この出力は、端子Ｐ１
−１〜Ｐ１−４を介して、それぞれに対応する制御系の
駆動回路に供給される。

【００８４】なお、本実施例では積分用コンデンサＣ１
−１〜Ｃ１−４の充放電回路に電流ミラー回路を用いて
いるので、ミラー回路の入力と出力では極性が反転して
いる。たとえば積分用コンデンサＣ１−１は、正の定電
流回路１１−１により充電されるが、同回路１１−１の
入力側には、アナログスイッチＳ２−１を介して負の定
電流源１１８が接続されている。この充電回路を図１２
に示すような等価回路とすると、前記負の定電流源１１
８は正の定電流源１１７に相当する。この間の事情は後
述の実施例７においても同様であり、請求項では前記等
価回路にもとづく表現をとっている。

【００８５】このようにして、本実施例によれば、多数
のＰＷＭ出力を供給する制御装置において、実施例５と
同様の効果を得ることができる。

【００８６】（実施例７）図１６は実施例７である“制
御装置”のブロック図、図１７はそのタイミングチャー
トである。図１６に示すように、本実施例は、正，負の
定電流源１１７，１１８の出力部にコンデンサＣ４，Ｃ
３を追加して、定電流源の出力を積分するようにしたも
のである。

【００８７】正，負の定電流源１１７，１１８の出力
は、アナログスイッチＳ１，Ｓ２投入時に時定数Ｒ１２
・Ｃ４，Ｒ１１・Ｃ３で漸次立上がるようになり、抵抗
Ｒ１１，Ｒ１２の値を数１０ＫΩ〜数１００ＫΩの値ま
で小さくできるので、チップ外に出さずに同一チップ上
に形成可能となる。

【００８８】このようにして、本実施例では実施例６の
効果に加えて、正，負の定電流源の抵抗Ｒ１２，Ｒ１１
も同一チップに集積できるという効果が得られる。

【００８９】なお、以上の各実施例は、いずれも定電流
制御を行うものであるが、本発明はこれに限定されるも
のではなく、制御量が電圧，位相等の電気量、或いは速
度，回転数等の機械量等の場合にも同様に実施すること
ができる。

【００９０】

【発明の効果】以上説明したように、本発明によれば、
チップ面積をいたずらに増大することなく、１チップ上
に容易に集積できるような制御装置を提供することがで
きる。詳しくは、請求項１，請求項２記載の発明では、
ヒステリシスコンパレータや積分回路等からなるディス
クリート回路を用いることなく、定常時の制御に用いて
いる比較手段により定常時やスタート時の異常を検出し
ているので、集積する際、チップ面積が特に増大するこ
とがなく、１チップ上に制御部を全て容易に集積するこ
とができる。また、請求項３〜５記載の発明では、アナ
ログスイッチ等の浮遊容量による影響が小さくなり、制
御信号を決める積分用コンデンサの容量を小さくするこ
とができるので、集積する際、チップ面積が特に増大す
ることがなく、１チップ上に容易に集積することができ
る。請求項５記載の発明では定電流源を構成する抵抗の
値を小さくすることができるので、この抵抗も含めて１
チップ上に容易に集積することができる。

【図面の簡単な説明】

【図１】 実施例１のブロック図

【図２】 高精度コンパレータへ供給される基準レベル
信号を示す図

【図３】 負荷異常が検出されたときのＰＷＭ出力を示
す図

【図４】 実施例１におけるＰＷＭ回路およびその周辺
の詳細ブロック図

【図５】 実施例２のブロック図

【図６】 実施例３のブロック図

【図７】 実施例４のブロック図

【図８】 実施例４のタイミングチャート

【図９】 実施例４のフローチャート

【図１０】 蓄電器の電圧電流特性図

【図１１】 ＰＷＭ出力の駆動開始状態を示す図

【図１２】 実施例５のブロック図

【図１３】 実施例５のタイミングチャート

【図１４】 実施例６のブロック図

【図１５】 実施例６のタイミングチャート

【図１６】 実施例７のブロック図

【図１７】 実施例７のタイミングチャート

【図１８】 従来例１のブロック図

【図１９】 従来例１のタイミングチャート

【図２０】 従来例２のブロック図

【符号の説明】

３ マイクロコンピュータ ４ 高精度コンパレータ ５ Ｄ／Ａコンバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｂ４１Ｊ 2/44

Claims (5)

【特許請求の範囲】
1. 【請求項１】 制御レベル信号と異常判定レベル信号を
   生成する基準レベル信号生成手段と、制御対象からの帰
   還信号を前記制御レベル信号および前記異常判定レベル
   信号と時分割で比較する比較手段と、前記帰還信号と前
   記制御レベル信号を比較したときの前記比較手段の出力
   にもとづいて前記制御対象の出力を制御する制御信号を
   生成する制御信号生成手段と、前記帰還信号と前記異常
   判定レベル信号を比較したときの前記比較手段の出力に
   もとづいて前記制御対象の出力を制限する制限信号を生
   成する制限信号生成手段とを備えたことを特徴とする制
   御装置。
2. 【請求項２】 起動時に制御対象の出力をステップ状に
   増大させる制御信号を生成する制御信号生成手段と、前
   記制御対象の出力をステップ状に増大させている途中の
   所定のステップ数のときに、前記制御対象からの帰還信
   号と所定の制御レベル信号を比較する比較手段と、この
   比較手段の出力にもとづいて前記制御対象の出力を制限
   する制限信号を生成する制限信号生成手段とを備えたこ
   とを特徴とする制御装置。
3. 【請求項３】 制御対象への制御信号を決める積分用コ
   ンデンサと、この積分用コンデンサに、第１の定電流回
   路，第１のアナログスイッチ，正の定電流源の順で直列
   接続された充電回路と、前記積分用コンデンサに、第２
   の定電流回路，第２のアナログスイッチ，負の定電流源
   の順で直列接続された放電回路とを備えたことを特徴と
   する制御装置。
4. 【請求項４】 第１のアナログスイッチ，正の定電流源
   の共通接続点とこの共通接続点より低い所定電位個所間
   に接続され、前記第１のアナログスイッチがオフのとき
   のみオンする第３のアナログスイッチと、第２のアナロ
   グスイッチ，負の定電流源の共通接続点とこの共通接続
   点より低い所定電位個所間に接続され、前記第２のアナ
   ログスイッチがオフのときのみオンする第４のアナログ
   スイッチとを備えたことを特徴とする請求項３記載の制
   御装置。
5. 【請求項５】 正の定電流源とグランド等の所定電位個
   所間に接続した第１のコンデンサと、負の定電流源とグ
   ランド等の所定電位個所間に接続した第２のコンデンサ
   とを備えたことを特徴とする請求項３記載の制御装置。