JPH10190463A

JPH10190463A - 信号処理装置

Info

Publication number: JPH10190463A
Application number: JP8358319A
Authority: JP
Inventors: Hideo Seki; 英男関; Hiroshi Abe; 宏阿部
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-21
Anticipated expiration: 2016-12-27
Also published as: JP3700989B2; US5831567A

Abstract

(57)【要約】【課題】作製後の調整作業が不要であり、低コストであ
り、しかも集積回路化に適した信号処理装置を提供す
る。【解決手段】センサから入力されるアナログ信号に基づ
きデジタル信号を生成する信号処理装置であって、ｎ種
類（ｎは２以上の整数）の基準電圧であって、隣り合う
基準電圧同士の差は、該アナログ信号の振幅より小さい
ものを発生する基準電圧発生回路１１₁〜１１_nと、該ｎ
種類の基準電圧の各々に対応するｎ個の比較回路１２₁
〜１２_nであって、各比較回路は、該アナログ信号と該
比較回路に対応する基準電圧とを比較し、該アナログ信
号の振幅が該基準電圧より大きい場合にＨレベル、そう
でない場合にＬレベルの信号を出力する比較回路と、該
ｎ個の比較回路の中の何れかが出力する信号がＬレベル
からＨレベルに変化した場合に立ち上がり、Ｈレベルか
らＬレベルに変化した場合に立ち下がるデジタル信号を
生成するデジタル信号生成手段１３_1a〜１３_1a、１３_1a
〜１３_1a及び１４とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部デバイスから
入力されたアナログ信号に基づいてデジタル信号を生成
する信号処理装置に関し、特にアナログ信号に含まれる
交流信号（以下、「ＡＣ」と略す）成分と直流（以下、
「ＤＣ」と略す）オフセット成分とを分離し、ＡＣ成分
のみに基づいてデジタル信号を生成する技術に関する。

【０００２】

【従来の技術】従来、種々の装置において種々のセンサ
が使用されている。かかるセンサは所定の物理量を検出
し、これをアナログ電気信号に変換して出力する。一
方、近年のデジタル技術の進展には目覚ましいものがあ
り、信号処理の分野においても、デジタル化された信号
を処理することによって所望の機能を実現する、デジタ
ル信号処理技術が採用される傾向にある。

【０００３】ところで、センサから得られたアナログ信
号をデジタル信号処理するためには、該アナログ信号を
デジタル化することが要求される。そこで、従来、セン
サからのアナログ信号をデジタル化する装置として、例
えば図１１に示すような信号処理装置が知られている。
この信号処理装置は、図示しないセンサからのアナログ
信号ａを増幅する増幅回路５０、基準電圧Ｖ_refを発生
する基準電圧発生回路５１及び増幅回路５０からのアナ
ログ信号Ａと基準電圧発生回路５１からの基準電圧Ｖ
_refとを比較する比較回路５２から構成されている。上
記増幅回路５０及び比較回路５２は演算増幅器で構成さ
れている。また、基準電圧発生回路５１は、電源電圧Ｖ
ｃｃと接地電圧ＧＮＤとの間に抵抗Ｒ₁₀及び抵抗Ｒ₁₁を
設けて成る抵抗分割回路で構成されており、両抵抗の接
続点から基準電圧Ｖ_refが取り出される。

【０００４】この信号処理装置においては、センサから
のアナログ信号ａは、初段の増幅回路５０に供給され
る。そして、この増幅回路５０で増幅されることにより
得られたアナログ信号Ａは、比較回路５２の一方の入力
端子に供給される。また、基準電圧発生回路５１で生成
された基準電圧Ｖ_refは、該比較回路５２の他方の入力
端子に供給される。比較回路５２は、アナログ信号Ａの
振幅が基準電圧Ｖ_refより大きければ高レベル（以下、
「Ｈレベル」という）の信号を出力し、そうでなければ
低レベル（以下、「Ｌレベル」という）の信号を出力す
る。これにより、図１２に示すように、センサからのア
ナログ信号ａがデジタル信号Ｂに変換される。

【０００５】

【発明が解決しようとする課題】ところで、センサから
得られるアナログ信号には、一般に、ＡＣ成分の他にＤ
Ｃ成分が含まれている。ところが、上述した従来の信号
処理装置は、このＤＣオフセットが考慮されていないの
で信号検出能力に劣るという問題がある。例えば、図１
３のアナログ信号ａ１のように、ＤＣオフセットに対し
てＡＣ成分の振幅が十分に大きければ問題はない。しか
し、アナログ信号ａ２のように、振幅が小さいと該アナ
ログ信号ａ２は基準電圧Ｖ_refとクロスしない。この場
合は、アナログ信号ａ２の変化は検出されない。

【０００６】上記のような問題を解決するためには、セ
ンサから得られるアナログ信号の振幅を大きくすればよ
い。そこで、センサから得られるアナログ信号を増幅器
で増幅すると、例えば図１４に示すように、該アナログ
信号Ａ１及びＡ２の振幅は大きくなる。しかしながら、
単純に増幅するだけではＤＣオフセットも増幅されるた
め、依然としてアナログ信号Ａ２は基準電圧Ｖ_refとク
ロスしない。なお、信号を増幅器で増幅する場合は、該
増幅器自身のＤＣオフセットも、増幅された信号に重畳
されるので、事態は更に悪化する。

【０００７】そこで、従来は、信号処理装置が作製され
た後に、アナログ信号を該信号処理装置に実際に入力し
てＤＣオフセットを測定し、この測定結果に基づいて基
準電圧Ｖ_refを最適値に設定するという調整、即ちトリ
ミングを行っていた。従って、この調整作業が非常に面
倒であると共に、調整設備が必要でコストもかかるとい
う問題があった。

【０００８】このＤＣオフセットに起因する問題を解消
するために、例えば図１５に示すような信号処理装置が
開発されている。この信号処理装置は、図示しないセン
サからのアナログ信号ａを増幅する増幅回路５０、該増
幅回路５０の出力信号を平滑化する積分回路５３、積分
回路５３からの信号を基準電圧Ｖ_refとして出力するバ
ッファ回路５４及び増幅回路５０からのアナログ信号Ａ
とバッファ回路５４からの基準電圧Ｖ_refとを比較する
比較回路５２から構成されている。なお、図１１に示し
た回路と同等の部分には同一の符号を付してある。増幅
回路５０、バッファ回路５４及び比較回路５２は演算増
幅器で構成されている。また、積分回路５３は、抵抗Ｒ
₁₂とコンデンサＣ₁₀とで成るＣＲ積分回路によって構成
されている。

【０００９】この信号処理装置においては、センサから
のアナログ信号ａは増幅回路５０に供給される。そし
て、この増幅回路５０で増幅することによって得られた
アナログ信号Ａは、比較回路５２の一方の入力端子及び
積分回路５３に供給される。積分回路５３はアナログ信
号Ａを積分し、これをバッファ回路５４に供給する。こ
のバッファ回路５４の出力は、基準電圧Ｖ_refとして比
較回路５２の他方の入力端子に供給される。比較回路５
２の動作は上述した図１１の動作と同じである。これに
より、図１６に示すように、センサからのアナログ信号
ａがデジタル信号Ｂに変換される。

【００１０】この信号処理装置によれば、比較対象とな
るアナログ信号Ａ自身のＡＣ成分から基準電圧Ｖ_refが
作成されるので、該アナログ信号Ａに含まれるＤＣオフ
セットとは無関係にアナログ信号Ａと基準電圧Ｖ_refと
が比較される。従って、上述したＤＣオフセットに起因
する諸問題は存在しない。

【００１１】しかしながら、この信号処理装置において
は、アナログ信号ＡのＡＣ成分の周波数が低い場合も正
常に機能させるために、積分回路５３に用いられるコン
デンサＣ₁₀の容量を大きくする必要がある。例えば、自
動車内の回転部の物理量をセンサで検出する場合、該セ
ンサから得られるアナログ信号のＡＣ成分の最低周波数
は数Ｈｚとなる。この場合には、コンデンサＣ₁₀の容量
として、数μＦ〜数十μＦが必要となるので、コストが
高くなってしまう。また、大容量のコンデンサを集積回
路内に形成することは困難であるので、信号処理装置を
集積回路化することが困難であるという問題がある。

【００１２】更に、上述したＤＣオフセットに起因する
問題を解消するために、例えば図１７に示すような他の
信号処理装置が開発されている。この信号処理装置で
は、図１１に示したセンサ入力信号回路の増幅回路５０
と比較回路５２との間に、ハイパスフィルタ５５が挿入
されている。なお、図１１に示した回路と同等の部分に
は同一の符号を付してある。このハイパスフィルタ５５
は、アナログ信号Ａに含まれるＡＣ成分のみを取り出
し、この取り出されたＡＣ成分のみを比較回路５２に供
給する。

【００１３】この信号処理装置によれば、アナログ信号
Ａ中のＡＣ成分のみと基準電圧Ｖ_re _fとが比較されるの
で、上述したＤＣオフセットに起因する問題は解消され
る。しかしながら、ハイパスフィルタ５５に用いられる
コンデンサＣ₁₁として、大容量のコンデンサが必要にな
るので、図１５に示した信号処理装置と同様の問題があ
る。

【００１４】従って、本発明の目的は、作製後の調整作
業が不要であり、低コストであり、しかも集積回路化に
適した信号処理装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明の信号処理装置
は、上記目的を達成するために、外部から入力されるア
ナログ信号に基づきデジタル信号を生成する信号処理装
置であって、ｎ種類（ｎは２以上の整数）の基準電圧で
あって、隣り合う基準電圧同士の差は、該アナログ信号
の振幅より小さいものを発生する基準電圧発生回路と、
該ｎ種類の基準電圧の各々に対応するｎ個の比較回路で
あって、各比較回路は、該アナログ信号と該比較回路に
対応する基準電圧とを比較し、該アナログ信号の振幅が
該基準電圧より大きい場合に第１レベルの信号を出力
し、そうでない場合に第２レベルの信号を出力する比較
回路と、該ｎ個の比較回路の中の何れかが出力する信号
が第２レベルから第１レベルに変化した場合に立ち上が
り、第１レベルから第２レベルに変化した場合に立ち下
がるデジタル信号を生成するデジタル信号生成手段、と
を備えている。

【００１６】上記基準電圧発生回路は、例えば抵抗分割
回路で構成できる。この抵抗分割回路は、例えば第１の
電圧と第２の電圧とを２つの抵抗で分割し、分割点から
基準電圧を取り出すように構成できる。この場合、上記
第１の電圧及び第２の電圧は、外部から入力されるアナ
ログ信号の特性に応じて適宜定めることができる。

【００１７】また、上記ｎ個の比較回路から出力される
各信号のレベルは、第１レベルをＨレベル、第２レベル
をＬレベルとすることができる。或いは、第１レベルを
Ｌレベル、第２レベルをＨレベルとしてもよい。

【００１８】この信号処理装置は、外部から入力される
アナログ信号の振幅が比較的大きい場合に好適である。
基準電圧発生回路は、該アナログ信号の振幅より小さい
電圧差の間隔でｎ種類の基準電圧を発生する。従って、
該アナログ信号がＤＣオフセットを含んでいても、該ア
ナログ信号は必ず何れかの基準電圧とクロスする。従っ
て、該アナログ信号がクロスした基準電圧に対応する比
較回路の出力が第２レベルから第１レベルに変化した場
合に立ち上がり、第１レベルから第２レベルに変化した
場合に立ち下がるデジタル信号が生成される。これによ
り、本信号処理装置は、入力されたアナログ信号に対応
したデジタル信号を出力する。

【００１９】この構成によれば、外部から入力されたア
ナログ信号にＤＣオフセットが含まれていても、そのＤ
Ｃオフセットとは無関係に、該アナログ信号のＡＣ成分
に対応したデジタル信号が得られるので、従来のよう
に、信号処理装置を作製した後に調整作業を行う必要が
ない。また、この信号処理装置はコンデンサを含まない
ので、集積回路化に適している。

【００２０】また、本発明の信号処理装置は、上記と同
様の目的で、外部から入力されるアナログ信号に基づき
デジタル信号を生成する信号処理装置であって、ｎ種類
（ｎは２以上の整数）の基準電圧を発生する基準電圧発
生回路と、該基準電圧発生回路で発生されたｎ種類の基
準電圧の中の少なくとも１つとクロスするように該アナ
ログ信号を増幅する増幅回路と、該ｎ種類の基準電圧の
各々に対応するｎ個の比較回路であって、各比較回路
は、該増幅回路から出力される増幅されたアナログ信号
と該比較回路に対応する基準電圧とを比較し、該増幅さ
れたアナログ信号の振幅が該基準電圧より大きい場合に
第１レベルの信号を出力し、そうでない場合に第２レベ
ルの信号を出力する比較回路と、該ｎ個の比較回路の中
の何れかが出力する信号が第１レベルから第２レベルに
変化した場合に立ち上がり、第２レベルから第１レベル
に変化した場合に立ち下がるデジタル信号を生成するデ
ジタル信号生成手段、とを備えている。

【００２１】この信号処理装置は、外部から入力される
アナログ信号の振幅が小さい場合に好適である。基準電
圧発生回路は、所定の電圧差の間隔でｎ種類の基準電圧
を発生する。一方、増幅回路は、増幅されたアナログ信
号の振幅が上記所定の電圧差より大きくなるような増幅
率で外部から入力されるアナログ信号を増幅する。従っ
て、該外部から入力されるアナログ信号がＤＣオフセッ
トを含んでいても、増幅されたアナログ信号は、必ず何
れかの基準電圧とクロスすることになる。これにより、
本信号処理装置は、上述した場合と同様に、入力された
アナログ信号に応じたデジタル信号を出力する。

【００２２】この構成によれば、ｎ種類の基準電圧の電
圧間隔を入力されるアナログ信号とは無関係に任意に定
めることができるので、基準電圧発生回路の作製が容易
になる。また、各比較回路にヒステリシスをもたせるこ
とにより、耐ノイズ性に優れた信号処理装置を実現でき
る。

【００２３】これらの場合、上記デジタル信号生成手段
は、前記デジタル信号生成手段は、前記ｎ個の比較回路
の各々に対応するｎ個の第１検出回路であって、各第１
検出回路は、該第１検出回路に対応する比較回路からの
信号が第２レベルから第１レベルへ変化した場合に第１
検出信号を出力する第１検出回路と、該ｎ個の比較回路
の各々に対応するｎ個の第２検出回路であって、各第２
検出回路は、該第２検出回路に対応する比較回路からの
信号が第１レベルから第２レベルへ変化した場合に第２
検出信号を出力する第２検出回路と、該ｎ個の第１検出
回路の中の何れかの第１検出回路から第１検出信号が出
力された場合にセットされ、該ｎ個の第２検出回路の中
の何れかの第２検出回路から第２検出信号が出力された
場合にリセットされるフリップフロップ手段、とで構成
され、該フリップフロップ手段からデジタル信号を出力
するように構成できる。

【００２４】

【発明の実施の形態】以下、本発明の信号処理装置の実
施の形態について図面を参照しながら詳細に説明する。
なお、本実施の形態に係る信号処理装置では、５種類
（ｎ＝５）の基準電圧Ｖ_refが用いられ、各基準電圧_ref
は各々＋４００ｍＶ、＋２００ｍＶ、０Ｖ、−２００ｍ
Ｖ及び−４００ｍＶとする。

【００２５】図１は、本発明の実施の形態に係る信号処
理装置の構成を示すブロック図である。この信号処理装
置は、増幅回路１０、基準電圧発生回路１１₁〜１１₅、
比較回路１２₁〜１２₅、立ち上がりエッジ検出回路１３
_1a〜１３_5a、立ち下がりエッジ検出回路１３_1b〜１３_5b
及びフリップフロップ回路１４により構成されている。

【００２６】基準電圧発生回路１１₁〜１１₅は、各々＋
４００ｍＶ、＋２００ｍＶ、０Ｖ、−２００ｍＶ及び−
４００ｍＶの基準電圧を発生する。以下においては、サ
フィックスを伴った符号が付されたもの中の１つを代表
して説明するときは、「ｉ」なるサフィックスを用い
る。基準電圧発生回路１１_iは、例えば従来の技術の欄
で説明したような抵抗分割回路（例えば図１１参照）で
構成することができる。この実施の形態では、基準電圧
発生回路１１_iの一方の電圧として正の電圧が、他方の
電圧として負の電圧がそれぞれ用いられる。基準電圧発
生回路１１₁〜１１₅からの基準電圧は、各々比較回路１
２₁〜１２₅の−入力端子に供給される。

【００２７】外部のデバイス、例えばセンサ素子からの
アナログ信号ａは、増幅回路１０に供給される。この増
幅回路１０は演算増幅器で構成されている。なお、増幅
回路１０としては、演算増幅器に限定されず、例えばト
ランジスタ等による増幅回路、その他の周知の増幅回路
を用いることができる。この増幅回路１０で増幅するこ
とにより得られたアナログ信号Ａは、比較回路１２₁〜
１２₅の各＋入力端子に供給される。

【００２８】比較回路１２₁〜１２₅は、各々増幅回路１
０からのアナログ信号Ａと、基準電圧発生回路１１₁〜
１１₅からの基準電圧とを比較し、その比較結果を出力
する。各比較回路１２₁〜１２₅は演算増幅器で構成され
ている。なお、比較回路１２₁〜１２₅としては、演算増
幅器に限定されず、例えばトランジスタ回路等によって
構成された比較回路、その他の周知の比較回路を用いる
ができる。

【００２９】比較回路１２_iは、アナログ信号Ａから基
準電圧発生回路１１_iからの基準電圧を比較し、該アナ
ログ信号Ａが該基準電圧より大きければＨレベルの信号
を、そうでなければＬレベルの信号を、それぞれ出力す
る。各比較回路１２₁〜１２₅から出力される信号は、そ
れぞれ立ち上がりエッジ検出回路１３_1a〜１３_5a及び立
ち下がりエッジ検出回路１３_1b〜１３_5bに供給される。

【００３０】立ち上がりエッジ検出回路１３_iaは、比較
回路１２_iからの信号の立ち上がりを検出する。検出結
果は、パルス信号によって外部に出力される。この立ち
上がりエッジ検出回路１３_iaの詳細な構成を図２に示
す。立ち上がりエッジ検出回路１３_iaは、遅延回路２
０、インバータ２１及び２入力のＮＡＮＤゲート２２で
構成されている。遅延回路２０は、抵抗Ｒ₁及びコンデ
ンサＣ₁で成る積分回路によって実現されている。比較
回路１２_iからの信号は、ＮＡＮＤゲート２２の一方の
入力端子及び遅延回路２０に供給される。遅延回路２０
で遅延された信号は、インバータ２１で反転されてＮＡ
ＮＤゲート２２の他方の入力端子に供給される。そし
て、ＮＡＮＤゲート２２で論理積がとられた後に反転さ
れて出力される。これにより、比較回路１２_iからの信
号がＬレベルからＨレベルに変化した時に、該変化時点
から遅延時間分の幅を有するパルスが生成されて出力さ
れる。この立ち上がりエッジ検出回路１３_iaの動作は、
後にタイミングチャートを参照しながら更に詳細に説明
する。この立ち上がりエッジ検出回路１３_1a〜１３_5aか
らの各出力信号ＳＳ１〜ＳＳ５は、各々フリップフロッ
プ回路１４のセット端子Ｓ１〜Ｓ５に供給される。

【００３１】立ち下がりエッジ検出回路１３_ibは、比較
回路１２_iからの信号の立ち下がりを検出する。検出結
果は、パルス信号によって外部に出力される。この立ち
上がりエッジ検出回路１３_ibの詳細な構成を図３に示
す。立ち下がりエッジ検出回路１３_ibは、インバータ３
０、遅延回路３１及び２入力のＮＡＮＤゲート３２で構
成されている。遅延回路３１は、抵抗Ｒ₂及びコンデン
サＣ₂で成る積分回路によって実現されている。比較回
路１２_iからの信号は、インバータ３０で反転された後
にＮＡＮＤゲート３２の一方の入力端子に供給されると
共に、遅延回路３１で遅延されＮＡＮＤゲート３２の他
方の入力端子に供給される。そして、ＮＡＮＤゲート２
２で論理積がとられた後に反転されて出力される。これ
により、比較回路１２_iからの信号がＨレベルからＬレ
ベルに変化した時に、該変化時点から遅延時間分の幅を
有するパルスが生成されて出力される。この立ち下がり
エッジ検出回路１３_ibの動作は、後にタイミングチャー
トを参照しながら更に詳細に説明する。立ち下がりエッ
ジ検出回路１３_1b〜１３_5bからの各出力信号ＳＲ１〜Ｓ
Ｒ５は、各々フリップフロップ回路１４のリセット端子
Ｒ₁〜Ｒ₅に供給される。

【００３２】上記立ち上がりエッジ検出回路１３_ia及び
立ち下がりエッジ検出回路１３_ibの遅延回路２０及び３
１は、入力された信号を、フリップフロップ回路１４を
セット又はリセットするのに必要なパルス幅分だけ遅延
させればよいので、該遅延回路２０及び３１中のコンデ
ンサの容量は０．１ｐＦ程度で十分である。従って、該
コンデンサは集積回路中に形成できるので、該信号処理
装置を容易に集積回路化することができる。また、遅延
回路２０及び３１は、他の遅延手段によって代替するこ
とができる。例えば、遅延回路２０及び３１として１段
〜数段のゲート回路を用いることができる。この場合、
ゲート回路自身の信号伝達時間によって遅延時間が決定
される。

【００３３】フリップフロップ回路１４は、セット端子
Ｓ１〜Ｓ５にＬレベルの信号が入力された場合にセット
され、Ｈレベルの信号を出力する。一方、リセット端子
Ｒ₁〜Ｒ₅にＬレベルの信号が入力された場合にリセット
され、Ｌレベルの信号を出力する。このフリップフロッ
プ回路１４の詳細を図４に示す。このフリップフロップ
回路１４は、６入力のＮＡＮＤゲート４０と４１とによ
り構成され、所謂５入力のＳＲタイプのフリップフロッ
プが形成されている。このフリップフロップ回路１４か
ら出力される信号が、デジタル信号Ｒとして外部に送出
される。

【００３４】次に、上記の構成において、本信号処理装
置の動作について、図５〜図１０に示すタイミングチャ
ートを参照しながら説明する。

【００３５】今、外部のデバイス、例えばセンサ素子か
らのアナログ信号ａのＡＣ成分を１０ｍＶ_P-P（ＡＣ成
分の振幅）、ＤＣオフセットを１３ｍＶ、増幅回路１０
の増幅率を２０倍と仮定する。

【００３６】増幅回路１０は、入力されたアナログ信号
ａを増幅し、ＤＣオフセットが２６０ｍＶ、ＡＣ成分が
２００ｍＶ_P-Pのアナログ信号Ａを出力する。従って、
このアナログ信号Ａは、図５に示すように、＋２００ｍ
Ｖの基準電圧とのみクロスする。従って、増幅回路１０
からの増幅されたアナログ信号Ａを入力した比較回路１
２₁は、アナログ信号Ａが＋４００ｍＶの基準電圧より
小さいので、常にＬレベルの信号を出力する。比較回路
１２₂は、アナログ信号Ａが＋２００ｍＶの基準電圧よ
り大きい部分ではＨレベル、小さい部分ではＬレベルの
矩形波信号を出力する。比較回路１２₃〜１２₅は、アナ
ログ信号Ａが各々０Ｖ、−２００ｍＶ及び−４００ｍＶ
の基準電圧の何れよりも大きいので、常にＨレベルの信
号を出力する。

【００３７】比較回路１２₂からの矩形波信号を入力し
た立ち上がりエッジ検出回路１３_2aの動作を図６に示
す。入力された矩形波信号はＮＡＮＤゲート２２の一方
の入力端子に供給されると共に遅延回路２０に供給され
る。遅延回路２０は、入力された矩形波信号の立ち上が
り及び立ち下がりの変化を、図６に示すように、緩やか
にする。この遅延回路２０の出力は、インバータ２１で
反転されてＮＡＮＤゲートの他方の入力端子に供給され
る。ＮＡＮＤゲート２２は、入力された矩形波信号とイ
ンバータ２１からの信号との論理積演算を行い、この演
算結果を反転して出力する。ＮＡＮＤゲート２２のスレ
ッショルドレベルＴＨでは、図示するように遅延回路２
０で遅延され区間だけ論理積がとれるので、ＮＡＮＤゲ
ート２２は、入力された矩形波信号の立ち上がりのエッ
ジから該区間だけＬレベルとなるパルスを出力する。

【００３８】また、比較回路１２₂からの矩形波信号を
入力した立ち下がりエッジ検出回路１３_2bの動作を図７
に示す。入力された矩形波信号はインバータ２１反転さ
れてＮＡＮＤゲート２２の一方の入力端子に供給され
る。また、該矩形波信号は遅延回路２０に供給される。
遅延回路２０は、入力された矩形波信号の立ち上がり及
び立ち下がりの変化を、図６に示すように、緩やかにし
てＮＡＮＤゲートの他方の入力端子に供給する。ＮＡＮ
Ｄゲート２２は、入力された矩形波信号とインバータ２
１からの信号との論理積演算を行い、この演算結果を反
転して出力する。ＮＡＮＤゲート２２のスレッショルド
レベルＴＨでは、図示するように遅延回路２０で遅延さ
れ区間だけ論理積がとれるので、ＮＡＮＤゲート２２
は、入力された矩形波信号の立ち下がりのエッジから該
区間だけＬレベルとなるパルスを出力する。

【００３９】なお、立ち上がりエッジ検出回路１３_1a、
１３_3a、１３_4a及び１３_5aに入力される信号は変化しな
いので、これらからは常にＨレベルの信号が出力され
る。同様に、立ち下がりエッジ検出回路１３_1b、１
３_3b、１３_4b及び１３_5bに入力される信号も変化しない
ので、これらからは常にＨレベルの信号が出力される。

【００４０】立ち上がりエッジ検出回路１３_2aからの信
号はフリップフロップ回路１４のセット端子Ｓ２に、立
ち下がりエッジ検出回路１３_2bからの信号はフリップフ
ロップ回路１４のリセット端子Ｒ₂にそれぞれ供給され
るので、該フリップフロップ回路１４は、図８に示すよ
うに、比較回路１２₂から出力される信号の変化に応じ
てセット及びリセットされる。このフリップフロップ回
路１４から出力されるデジタル信号が外部に送出され
る。

【００４１】次に、外部のデバイス、例えばセンサ素子
からのアナログ信号ａのＡＣ成分を１５ｍＶ_P-P、ＤＣ
オフセットを１４ｍＶと仮定した場合の例について説明
する。なお、増幅回路１０の増幅率及び基準電圧発生回
路１１₁〜１１₅が発生する基準電圧は上記と同じとす
る。

【００４２】増幅回路１０は、入力されたアナログ信号
ａを増幅し、ＤＣオフセットが２８０ｍＶ、ＡＣ成分が
３００ｍＶ_P-Pのアナログ信号Ａを出力する。従って、
このアナログ信号Ａは、図９に示すように、＋２００ｍ
Ｖ及び＋４００ｍＶの両基準電圧とクロスする。従っ
て、増幅回路１０からのアナログ信号Ａを入力した比較
回路１２₁は、アナログ信号Ａが＋４００ｍＶの基準電
圧より大きい部分ではＨレベルの信号を、小さい部分で
はＬレベルの信号を出力する。同様に、比較回路１２₂
は、アナログ信号Ａが＋２００ｍＶの基準電圧より大き
い部分ではＨレベルの信号を、小さい部分ではＬレベル
の信号を出力する。比較回路１２₃〜１２₅は、アナログ
信号Ａが各々０Ｖ、−２００ｍＶ及び−４００ｍＶの基
準電圧の何れよりも大きいので、常にＨレベルの信号を
出力する。

【００４３】比較回路１２₁からの矩形波信号を入力し
た立ち上がりエッジ検出回路１３_1aは、図１０に示すよ
うに、入力された矩形波信号の立ち上がりのエッジから
所定区間だけＬレベルとなるパルスを出力する。同様
に、比較回路１２₂からの矩形波信号を入力した立ち上
がりエッジ検出回路１３_2aは、入力された矩形波信号の
立ち上がりのエッジから所定区間だけＬレベルとなるパ
ルスを出力する。

【００４４】また、比較回路１２₁からの矩形波信号を
入力した立ち下がりエッジ検出回路１３_1bは、入力され
た矩形波信号の立ち下がりのエッジから所定区間だけＬ
レベルとなるパルスを出力する。同様に、比較回路１２
₂からの矩形波信号を入力した立ち下がりエッジ検出回
路１３_2bは、入力された矩形波信号の立ち下がりのエッ
ジから所定区間だけＬレベルとなるパルスを出力する。

【００４５】なお、立ち上がりエッジ検出回路１３_3a、
１３_4a及び１３_5aに入力される信号は変化しないので、
これらからは常にＨレベルの信号が出力される。同様
に、立ち下がりエッジ検出回路１３_3b、１３_4b及び１３
_5bに入力される信号も変化しないので、これらからは常
にＨレベルの信号が出力される。

【００４６】立ち上がりエッジ検出回路１３_1a及び１３
_2aから出力された各信号ＳＳ１及びＳＳ２はフリップフ
ロップ回路１４のセット端子Ｓ１及びＳ２に、立ち下が
りエッジ検出回路１３_1b及び１３_2bから出力された各信
号ＳＲ１及びＳＲ２はフリップフロップ回路１４のリセ
ット端子Ｒ₁及びＲ₂にそれぞれ供給されるので、該フリ
ップフロップ回路１４は、図１０に示すように、その状
態が変化する。このフリップフロップ回路１４から出力
されるデジタル信号が外部に送出される。

【００４７】以上は、アナログ信号ＡのＡＣ成分が２つ
の基準電圧とクロスする場合の例であるが、３つ以上の
基準電圧とクロスする場合も、同様にして所望のデジタ
ル信号を得ることができる。

【００４８】なお、上記実施の形態における比較回路１
２_iは、そのの出力信号を正帰還させるように構成でき
る。この構成によれば、比較回路１２_iはヒステリシス
を有するようになり、耐ノイズ性に優れたものとなる。

【００４９】また、上記実施の形態では、増幅回路１０
の増幅率を２０倍、入力されるアナログ信号のＡＣ成分
の振幅を１０ｍＶ_P-P、ＤＣオフセットを最大５０ｍ
Ｖ、隣り合う基準電圧の電位差を２００ｍＶ、基準電圧
の数を「５」としたが、これらの各パラメータは、任意
に決定することができる。即ち、入力されるアナログ信
号のＡＣ成分の振幅をα、ＤＣオフセットの最大値を
β、増幅回路１０の増幅率をγとした場合、「隣り合う
基準電圧の電位差≦α×γ」及び「隣り合う基準電圧の
電位差×基準電圧の数≧β×γ」という条件を満足する
ように上記各パラメータを決定することができる。そし
て、この条件を満足さえすれば、増幅回路１０及び比較
回路１２₁〜１２₅として使用される演算増幅器は高精度
である必要はない。

【００５０】

【発明の効果】以上詳述したように、本発明によれば、
作製後の調整作業が不要であり、低コストであり、しか
も集積回路化に適した信号処理装置を提供できる。

【図面の簡単な説明】

【図１】本発明の信号処理装置の実施の形態の構成を示
すブロック図である。

【図２】図１における立ち上がりエッジ検出回路の構成
例を示す回路図である。

【図３】図１における立ち下がりエッジ検出回路の構成
例を示す回路図である。

【図４】図１におけるフリップフロップ回路の構成例を
示す回路図である。

【図５】本発明の信号処理装置の実施の形態における増
幅回路及び比較回路の第１の動作例を説明するためのタ
イミングチャートである。

【図６】本発明の信号処理装置の実施の形態における立
ち上がりエッジ検出回路の動作を説明するためのタイミ
ングチャートである。

【図７】本発明の信号処理装置の実施の形態における立
ち下がりエッジ検出回路の動作を説明するためのタイミ
ングチャートである。

【図８】本発明の信号処理装置の実施の形態における立
ち上がりエッジ検出回路、立ち下がりエッジ検出回路及
びフリップフロップ回路の第１の動作例を説明するため
のタイミングチャートである。

【図９】本発明の信号処理装置の実施の形態における増
幅回路及び比較回路の第２の動作例を説明するためのタ
イミングチャートである。

【図１０】本発明の信号処理装置の実施の形態における
立ち上がりエッジ検出回路、立ち下がりエッジ検出回路
及びフリップフロップ回路の第２の動作例を説明するた
めのタイミングチャートである。

【図１１】従来のアナログ信号に基づきデジタル信号を
生成するための信号処理装置の一例を示す回路図であ
る。

【図１２】図１１に示す回路の動作を説明するためのタ
イミングチャートである。

【図１３】従来の信号処理装置の問題点を説明するため
の図である。

【図１４】従来の信号処理装置の問題点を説明するため
の図である。

【図１５】従来のアナログ信号に基づきデジタル信号を
生成するための信号処理装置の他の例を示す回路図であ
る。

【図１６】図１５に示す回路の動作を説明するためのタ
イミングチャートである。

【図１７】従来のアナログ信号に基づきデジタル信号を
生成するための信号処理装置の更に他の例を示す回路図
である。

【符号の説明】

１０増幅回路１１₁〜１１₅ 基準電圧発生回路１２₁〜１２₅ 比較回路１３_1a〜１３_5a 立ち上がりエッジ検出回路１３_1b〜１３_5b 立ち下がりエッジ検出回路１４フリップフロップ回路２０、３１遅延回路２１、３０インバータ２２、３２２入力ＮＡＮＤゲート４０、４１６入力ＮＡＮＤゲートＲ₁、Ｒ₂ 抵抗Ｃ₁、Ｃ₂ コンデンサ

Claims

【特許請求の範囲】

【請求項１】外部から入力されるアナログ信号に基づき
デジタル信号を生成する信号処理装置であって、ｎ種類（ｎは２以上の整数）の基準電圧であって、隣り
合う基準電圧同士の差は、該アナログ信号の振幅より小
さいものを発生する基準電圧発生回路と、該ｎ種類の基準電圧の各々に対応するｎ個の比較回路で
あって、各比較回路は、該アナログ信号と該比較回路に
対応する基準電圧とを比較し、該アナログ信号の振幅が
該基準電圧より大きい場合に第１レベルの信号を出力
し、そうでない場合に第２レベルの信号を出力する比較
回路と、該ｎ個の比較回路の中の何れかが出力する信号が第２レ
ベルから第１レベルに変化した場合に立ち上がり、第１
レベルから第２レベルに変化した場合に立ち下がるデジ
タル信号を生成するデジタル信号生成手段、とを備えた
信号処理装置。
【請求項２】外部から入力されるアナログ信号に基づき
デジタル信号を生成する信号処理装置であって、ｎ種類（ｎは２以上の整数）の基準電圧を発生する基準
電圧発生回路と、該基準電圧発生回路で発生されたｎ種類の基準電圧の中
の少なくとも１つとクロスするように該アナログ信号を
増幅する増幅回路と、該ｎ種類の基準電圧の各々に対応するｎ個の比較回路で
あって、各比較回路は、該増幅回路から出力される増幅
されたアナログ信号と該比較回路に対応する基準電圧と
を比較し、該増幅されたアナログ信号の振幅が該基準電
圧より大きい場合に第１レベルの信号を出力し、そうで
ない場合に第２レベルの信号を出力する比較回路と、該ｎ個の比較回路の中の何れかが出力する信号が第１レ
ベルから第２レベルに変化した場合に立ち上がり、第２
レベルから第１レベルに変化した場合に立ち下がるデジ
タル信号を生成するデジタル信号生成手段、とを備えた
信号処理装置。
【請求項３】前記デジタル信号生成手段は、前記ｎ個の比較回路の各々に対応するｎ個の第１検出回
路であって、各第１検出回路は、該第１検出回路に対応
する比較回路からの信号が第２レベルから第１レベルへ
変化した場合に第１検出信号を出力する第１検出回路
と、該ｎ個の比較回路の各々に対応するｎ個の第２検出回路
であって、各第２検出回路は、該第２検出回路に対応す
る比較回路からの信号が第１レベルから第２レベルへ変
化した場合に第２検出信号を出力する第２検出回路と、該ｎ個の第１検出回路の中の何れかの第１検出回路から
第１検出信号が出力された場合にセットされ、該ｎ個の
第２検出回路の中の何れかの第２検出回路から第２検出
信号が出力された場合にリセットされるフリップフロッ
プ手段、とで構成され、該フリップフロップ手段からデ
ジタル信号を出力する請求項１又は請求項２の何れかに
記載された信号処理装置。