KR980012931A - 인덱스 펄스 발생회로 - Google Patents
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Abstract
본 발명은 인덱스 펄스 발생회로를 공개한다. 그 회로는 모터의 회전을 감지하여 펄스를 발생하는 인덱스를 센서 상기 인덱스 울 센서로부터의 출력전합을증폭하는 인덱스 증폭수단, 상기 인덱스 증폭수단의 출력전압이 인가되는 포지티브 입력단자와 제 1 전압이 인가되는 네거티브 (입력단자를 가진 제 1 비교수단, 상기 제 1 비교수단의 포지티브 입력단자와 접지 사이에 연결된 제 1 캐페시터, 상기 제 1 비교수단의 포지티브 입력 단자와 접지사이에 직렬 연결된 저항과 기준전압원, 소정 전류가 인가되는 포지티브 입력단자와 제 2 전압이 인가되는 네거티브 입력단자를 가진 제 2 비교수단, 상기 제 2 비교수단의 포지티브 입력단자와 접지사이에 연결된 제 2 캐패시터, 및 상기 제 1 비교수단의 출력신호가 상습하여 상기 제 1 전압에 도달한 시점에서 제 1 상태로 천이하여 상기 제 2 비교수단의 출력신호가 상승하여 상기 제 2 전압에 도달한 시점에서 제 2 상태로 천이하는 힌리스 스를 발생하기 위한 인덱스 펄스 출력수단으로 구성되어 있다. 따라서, 제 1, 2 전압을 조절함에 의해서, 또는 제 1, 2 캐패시터의 간을 조절함에 의해서 인덱스 펄스의 펄스폭을 조절할 수 있다.
Description
도1 은 종래의 인덱스 펄스 발생회로를 나타내는 것이다.
도2 는 도1 의 인덱스 펄스 발생회로의 입출력 파형을 나타내는 것이다.
도3 은 본 발명의 인덱스 펄스 발생회로를 나타내는 것이다, 도4 는 도3 의 인덱스 펄스 발생회로의 각부 출력 파형을 나타내는 것이다.
[발명의 목적]
[발명이 속하는 기술분야 밀 그 분야의 종래기술]
본 발명은 인덱스 펄스 발생회로에 관한 것으로, 특히 인덱스 회로의 인덱스 출력 펄스 폭을 조절할 수 있는 인덱스 펄스 발생회로에 관한 것이다.
인덱스 펄스 발생회로는 모터가 1회전 한 것을 감지하여 모터가 1회전 할 때마다 일점 듀티(duty)의 펄스를 발생하는 것이다. 이 인덱스 펄스는 제어회로에 공급되어 제어회로의 동작신호로 사용된다.
도 1 은 종래의 인덱스 펄스 발생회로를 나타내는 것으로, 인덱스을 센서(10), 인덱스 증푹기(12), 및 저항을(Rl, R2)로 구성되어 있다. 종래의 인덱스 회로는 인덱스 증폭기(12)가 인덱스 홀 센서(10)에서 발생하는 작은 신호를 입력받아 증폭하여 입력신호(Vin)가 '로우" 레벨일 때 인덱스 펄스(IDX_OUT)를 발생하였다.
도 2 의 a, b는 도 1의 7출력 파형을 나타내는 것으로, 도 2 의 a파형은 입력신호(Vin)의 파형을 도 2의 b파형은 도 1 의 인덱스 펄스(IDX_OUT)의 파형을 각각 나타내는 것이다. 인덱스 펄스 발생회로는 입력신호(Vin)의 "로우" 레벨(도면에서, OV레서 -100mv까지)을 감지하여 "로우" 레벨의 인덱스 펄스(IDX_OUT)를 발생함을 알 수 있다.
상술한 종래적 인덱스 펄스 발생회로는 입력신호(Vin)의 듀티에 의해 인덱스 펄스의 펄스록이 고정되어 제어회로에 공급되게 된다. 이 고정된 인덱스 펄스 신호의 폭이 사용가능한 용층회로에 제약을 주차된다.
[발명이 이루고자 하는 기습적 과제]
본 발명의 목적은 사출자가 인덱스 펄스신호의 펄스푹을 조절하는 것이 가능한 인덱스 펄스 발생회로를 제공하는데 있다.
이와같은 목적을 달성하기 펀한 본 발명의 인덱스 펄스 발생회로는 모터의 회전을 접지하여 펄스를 발생하는 인덱스 홀 센서 상기 인덱스 홀 센서로 부터의 출력전압을 증폭하는 인덱스 증폭수단, 상기 인덱스 증폭수단의 출력전압이 인가되는 포지티브 입력단자와 제 1 전압이 인가되는 네거티브 입력단자를 가진 가 1 바교수단, 상기 제 1 비교수단의 포지터브 입력단자와 접지사이에 연결된 제 1 캐패시터, 상기 제 1 비교수단의 포지티브 입력단자와 접지사이에 직렬 연결된 저항과 기준전압원, 소정 전류가 인가되는 포지티브 입력단자와 제 2 전압이 인가되는 네거터브 입력단자를 가진 제 2 비교수단, 상기 제 2비교수단의 포지티브 입력단자와 접지사이에 연결된 제 2 캐패시터, 및 상기 제 1 비교수단의 출력신호가 상승하여 상기 제 1 전압에 도달한 시점에서 제 1 상태로 천이하여 상기 제 2 비교수단의 출력신호가 상승하여 상기 제 2 전압에 도달한 시점에서 제 2 상태로 천이하는 인텍스 펄스를 발생하기 위한 인덱스 펄스 출적수단으로 구성되어 있다.
[발명의 구성 및 작용]
첨부된 도면을 참고로 하여 본 발명의 인덱스 펄스 발생회로를 설명하면 다음과 같다.
도 3 은 본 발명의 인덱스 펄스 발생회로를 나타내는 것으로, 저항들(Rl, R2, R3), 캐패시터들(Cl, C2),전압원들(Vl. V2. Vref), 인덱스 홀 센서(10), 인덱스 증폭기(12), 바이어스 회로(20). 비교기들(22. 24), 및 인버터(26)로 구성되어 있다.
인덱스 증폭기(12)의 출력신호(Vout)를 입력하는 비교기(22)는 출력신호(Vout)의 하강까지에서 "로우" 레벨로 하강하여 "로우" 레벨을 유지하다가 기준전압(Vref)과 비교기(7)의 포지티브 이며단자사이의 저항(R3)과 포지티브 입력단자와 경지사이의 캐패시터(Cl)를 통하여 충전전류를 얻어 인덱스 증폭기(12)의 출력신호(Veut)의 상승 엣지에서 일정시간의 시간지연(tl)을 가지면서 "로우" 레벨에서 기준전압(Vref)가지 충전되는 비교기(22)의 출력파형을 발생한다.
비교기(24)의 출력신호는 비교기(22)의 출력신호가 비교기(22)의 네거티브 입력단자에 연결된 전압원(Vl)의 전압으로 감소하면 "하이" 레벨에서 "로우" 레벌로 천이하여 "로우" 레벨을 유지하다가 비교기(22)의 출력 신호가 비교기(22)의 네거티브 입력단자에 연절된 전압원(Vl)의 전압으로 풍가되면 '로우" 레벨에서 "하이'레벨로 일정시간의 시간지연(t2)을 가지면서 바이어스 회로(70)의 출력전압까지 상승하는 출력파형을 발견한다. 캐패시터(C2)에 전되는 전류는 바이어스 회로(20)로 부더 공급된다.
즉, 인덱스 펄스(ID_OUT) 신호의 펄스폭은 비교기(22)의 출력신호가 전압원(Vl)의 전압에 도달하는 시간부터 비교기(24)의 출력신호가 전압원(V2)의 전압에 도달하는 시간까지이다. 인버터(25)는 비교기들(7,24)의 출력신호를 입력하여 반전하여 출력한다.
도 4 의 a-d는 도 3 의 인덱스 펄스 발생회로의 각부 출력 파형을 나타내는 것으로, 도 4 의 a는 인덱스 증폭기(12)의 출력신호(Vou7)의 파형을, 도 4 의 b는 비교기(22)의 출력신호의 파형을, 도 4 의 c는 비교기(24)의 출력신호의 파형을. 도 4 의 d는 인덱스 펄스(IDX_OlfF)신호의 파형을 각각 나타내는 것이다.
도 4 의 a에 나타낸 바와 같을 펄스가 인덱스 증폭기(12)를 통하여 출력되면, 비교기(22)는 도 4 의 b에 나타낸 바와 같히, 인덱스 증폭기(12)의 출력신호의 하강엔지에서 "하이" 레벨에서 '로우" 래벨로 천이하고. 인치스 증폭기(12)회 출력신호가 "로우' 래변을 유지하는 동안 '로우" 레벨을 유지하다가 상승엣지에서 저항 (Rl)과 캐패시터(Cl)에 외레서 일정시간의 지연시간(tl)을 가지면서 "로우" 레벨에서 기준전압(Vref)까지 서서히 상승하는 신호를 발생한다.
비교기(24)는 도 4 의 c에 나타낸 바와 같이, 비교기(22)의 출력신호가 하강하여 전합원(Vl)희 전압에 도달한 시점에서 "하이' 레벨에서 '로후" 레벨로 천이하여 '로우' 레벨을 유지하다가 비교기(22)외 출력신호가 상승하여 전합원(Vl)의 전압에 도달한 시점애서 캐패시터(C2)에 의해서 일정시간의 지연시간(t2)을 가지면서 "로우" 레벨에서 바이어스 회로(20)외 출력전압가지 상승하는 신호를 발생한다.
인버터(26)의 출력신호(IDX_07r)는 도 4 의 d에 나타낸 바와 같히, 비교기(22)의 출력신호가 상승하여 전압원(V리의 전압에 도달한 시점에서 "하이" 레벨에서 '로우" 레벨로 천이하고 비교기(24)의 출력신호가 상승하여 전압원(V2)의 전압에 도달한 시점에서 '로우" 레벨에서 '하이" 레벨로 천이하는 펄스이다.
상술한 설명으로부터 알 수 있듯이, 칩내부의 비교기(22)희 네거티브 입력단자에 연결된 전압원(Vl)의 전압과 비교기(24)의 네거티브 입력단자에 연결된 전압원(V2)의 전압을 조절함에 의례서 인덱스 펄스(IDX_OUT)신호의 펄스폭을 조절할 수 있으며, 또한, 일반적으로 캐패이터는 집적퇴시메 면적을 많이 차지하므로 칩의 회부에 연결하게 되는데 칩의 회부에서 조절하기 위해서는 비교기(22)의 포지티브 입력단자에 연결된 캐패시터(Cl)와 비표기(24)의 포지티브 입력단자헤 연결된 캐패시터(C2)의 값을 조절함에 의해서 지연시간(tl,t2)를 조절함에 희퉤서도 인덱스 묄스(lOX_07r)신호의 펄스푹을 조걸할 수 있다.
본 발명은 저항들(Rl, R2, R3), 캐패시터들(Cl, C2), 전압원들(Vl, V2, Vref), 인덱스 흘 센서(10), 인덱스 증폭기(12), 바이어스 회로(20), 비교기들(22, 24), 및 인버터(25)로 구성되허 전압뭔돌(Vl, V2)의 전압을 조절하거나, 캐래시터들(Cl. C2)의 값을 사용자가 조절함에 의해서 인덱스 펄스의 펄스폭을 사용자가 원하는대로 조절할 수 있다.
[발명의 효과]
따라서, 본 발명의 인덱스 펄스 발생회로는 사용자가 전압원의 전압을 조컨하거나, 캐패시터의 값을 조절함에 의해서 발생되는 인덱스 펄스신호의 펄스폭을,조절할 수 있다. 그래서, 인덱스 펄스신호를 입력하는 다음단의 제어회로의 특성에 적합한 인덱스 펄스신호를 발생할 수 있다.
Claims (4)
- 모터의 회전을 감지하여 펄스를 발생하는 인덱스 흘 센서: 상기 인덱스 흘 센서로 부터의 출력전합을 증폭하는 인덱스 증폭수단, 상기 인덱스 증폭수단의 출력전압이 인가되는·포지티브 입력단자와 제 1 전압이 인가되는 내거티브 입력단자를 가진 제 1 비교수단; 상기 제 1 비고수단의 포지티브 입력담자와 접지사이에 연결된 제 1 지연수단; 상기 제 1 비교수단의 포지티브 입력단자와 접지사이에 직렬 연결된 저항과 기준전압원 소정 전류가 인가되는 포지티브 입력단자와 제 2 전압이 인가되는 네거티브 입력단자를 가진 제 2 비교수단;상기 제 2 비교수단의 포지티브 입력단자와 접지사이에 연결된 제 2비교수단; 및 상기 제 1 비교수단의 출력 신호가 상승하여 상기 제 1 전압에 도달한 시점에서 제 1 상태로 천이하여 상기 제 2 비교수단의 출력신호가 상습하여 상기 제 2 전압체 도달한 시점에서 제 2 상태로 천이하는 인덱스 펼스를 발생하기 위한 인덱스 펄스 출력수단을 구비한 것을 특징으로 하는 인덱스 펄스 발생회로.
- 제 1 항에 있어서, 상기 제 1 전압 및 제 2 전압을 조절참페 의헤서 인덱스 펄스의 펄스폭을 조절하는 것을 특징으로 하는 인덱스 펄스 발생회로.
- 제 1 항에 있어서, 상기 제 1 및 제 2 지면수단의 값을 조절함에 의해서 인덱스 펄스의 펄스폭을 조절하는 것을 특징으로 하는 인덱스 펄스 발생회로.
- 제 1 항에 있어서, 상기 제 1 및 제 2 지연수단은 캐패시터로 구성되어 있는 것을 특징으로 하는 인덱스 펄스 발생회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
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| KR1019960031323A KR0180464B1 (ko) | 1996-07-29 | 1996-07-29 | 인덱스 펄스 발생회로 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960031323A KR0180464B1 (ko) | 1996-07-29 | 1996-07-29 | 인덱스 펄스 발생회로 |
Publications (2)
| Publication Number | Publication Date |
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| KR980012931A true KR980012931A (ko) | 1998-04-30 |
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| KR1019960031323A KR0180464B1 (ko) | 1996-07-29 | 1996-07-29 | 인덱스 펄스 발생회로 |
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| KR (1) | KR0180464B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408101B1 (ko) * | 2000-07-13 | 2003-12-03 | 닛뽕덴끼 가부시끼가이샤 | Ｄｌｌ 회로 및 ｄｌｌ 제어방법 |
-
1996
- 1996-07-29 KR KR1019960031323A patent/KR0180464B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408101B1 (ko) * | 2000-07-13 | 2003-12-03 | 닛뽕덴끼 가부시끼가이샤 | Ｄｌｌ 회로 및 ｄｌｌ 제어방법 |
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|---|---|
| KR0180464B1 (ko) | 1999-04-01 |
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