KR100408101B1 - Ｄｌｌ 회로 및 ｄｌｌ 제어방법 - Google Patents
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Abstract
외부적으로 인가된 클럭 신호 (D1) 와 로킹된 포지티브 및 네거티브 클럭 에지를 가진 내부 클럭 신호 (D3) 를 가진 지연 동기 루프 (DLL) 회로 (10) 가 제공된다. DLL 회로 (10) 는 제 1 위상 판정회로 (1), 제 2 위상 판정회로 (2), 임의 위상 발생회로 (3) 및 가변 펄스폭 회로 (4) 를 포함할 수 있다. 제 1 위상 판정회로 (1) 는 외부 클럭 신호 (D1) 및 내부 클럭 신호 (D3) 를 수신하고 내부 클럭 신호 (D3) 의 제 1 에지가 빨라지거나 지연되는지를 표시할 수도 있는 위상 판정 신호 (D4) 를 발생시킬 수 있다. 임의 위상 발생회로 (3) 는 위상 판정 신호 (D4) 에 기초하여 위상 시프트된 신호를 출력할 수 있다. 제 2 위상 판정회로 (2) 는 외부 클럭 신호 (D1) 및 내부 클럭 신호 (D3) 를 수신하고 내부 클럭 신호 (D3) 의 제 2 에지가 빨라지거나 지연되는지를 표시할 수도 있는 위상 판정 신호 (D5) 를 발생시킬 수 있다. 가변 펄스폭 회로 (4) 는 위상 시프트된 신호를 수신하고 위상 판정 신호 (D5) 에 기초하여 하강 에지를 지연시킬 수 있다.
Description
본 발명은 지연 동기 루프 (DLL; delay locked loop) 회로 및 DLL 제어방법에 관한 것으로서, 특히, 클럭 신호의 상승 및 하강 위상을 로킹시키고 출력하는 DLL 회로 및 DLL 제어방법에 관한 것이다.
반도체 메모리와 같은 반도체 장치에서는, 데이터 전송을 동기화시키는데 외부 클럭 신호를 사용한다. 이러한 반도체 메모리에서는, 이 외부 클럭 신호의 상승 및 하강 에지상에서 데이터가 입력되고 출력될 수 있다. 외부 클럭 신호와 동기화된 내부 클럭 신호를 발생시키기 위해서, 이러한 장치에 지연 동기 루프 (DLL) 회로를 내장할 수 있다. 그 에지들이 외부 클럭 신호와 동기화 (위상 매칭) 되도록 DLL 회로는 내부 클럭 신호를 지연시키는 가변 지연을 사용한다. 따라서, 정밀한 DLL 회로는 위상 지연을 정확하게 발생시키는 회로를 필요로 한다.
도 1 을 참조하면, 종래의 DLL 회로의 개략 블록도가 나타나 있고 도면 부호 100 이 주어진다.
종래의 DLL 회로 (100) 는 출력 클럭 신호를 외부 클럭 신호의 상승 및 하강 에지 양자 모두와 동기화시킨다.
종래의 DLL 회로 (100) 는 제 1 DLL 시스템 (101) 및 제 2 DLL 시스템 (102) 를 포함한다. 제 1 DLL 시스템 (101) 은 외부 클럭 신호 (D101) 및 기준 클럭 (D102) 을 수신하고 제 1 내부 클럭 신호 (D104) 를 발생시킨다. 제 2 DLL 시스템 (102) 은 외부 클럭 신호 (D101) 및 기준 클럭 (D102) 을 수신하고 제 2 내부 클럭 신호 (D106) 를 발생시킨다.
제 1 DLL 시스템 (101) 은 제 1 위상 판정회로 (111), 제 1 임의 위상 발생회로 (112) 및 버퍼 (113) 를 포함한다. 제 1 위상 판정회로 (111) 는 입력으로서 외부 클럭 신호 (D101) 및 제 1 내부 클럭 신호 (D104) 를 수신하고 위상 판정 결과 신호 (D103) 를 발생시킨다. 제 1 임의 위상 발생회로 (112) 는 기준 클럭 (D102) 및 위상 판정 결과 신호 (D103) 를 수신한다. 제 1 임의 위상 발생회로 (112) 는 위상 판정 결과 신호 (D103) 의 값에 기초하여 기준 클럭 신호 (D102) 의 위상을 지연시켜 지연된 클럭 신호 (D102') 를 발생시킨다. 버퍼 (113) 는 지연된 클럭 신호 (D102') 를 수신하고 제 1 내부 클럭 신호 (D104) 를 발생시킨다.
제 1 내부 클럭 신호 (D104) 는 제 1 위상 판정회로 (111) 에 입력된다. 제 1 위상 판정회로는 외부 클럭 신호 (D101) 의 상승 에지를 제 1 내부 클럭 신호 (D104) 와 비교하고 제 1 위상 판정 결과 신호 (D103) 를 출력한다. 제 1 위상 판정 결과 신호 (D103) 는 외부 클럭 신호 (D101) 와 제 1 내부 클럭 신호 (D104) 의 상승 에지들 사이의 위상차를 표시한다. 외부 클럭 신호 (D101) 및 제 1 내부 클럭 신호 (D104) 가 서로 위상이 일치하는 상승 에지들을 가질 때, 지연된 클럭 신호 (102') 는 그 위상에서 로킹된다.
제 2 DLL 시스템 (102) 은 제 2 위상 판정회로 (114), 제 2 임의 위상 발생회로 (115) 및 버퍼 (116) 를 포함한다. 제 2 위상 판정회로 (114) 는 외부 클럭 신호 (D101) 및 제 2 내부 클럭 신호 (D106) 를 입력으로서 수신하고 위상 판정 결과 신호 (D105) 를 발생시킨다. 제 2 임의 위상 발생회로 (115) 는 기준 클럭 신호 (D102) 및 위상 판정 결과 신호 (D105) 를 수신한다. 제 2 임의 위상 발생회로 (115) 는 위상 판정 결과 신호 (D105) 의 값에 기초하여 기준 클럭 신호 (D102) 를 지연시켜 지연된 클럭 신호 (D102") 를 발생시킨다. 버퍼 (116) 는 지연된 클럭 신호 (D102") 를 수신하고 제 2 내부 클럭 신호 (D106) 를 발생시킨다.
제 2 내부 클럭 신호 (D106) 는 제 2 위상 판정회로 (114) 에 입력된다. 제 2 위상 판정회로는 외부 클럭 신호 (D101) 의 하강 에지를 제 2 내부 클럭 신호 (D106) 와 비교하고 제 2 위상 판정 결과 신호 (D105) 를 출력한다. 제 2 위상 판정 결과 신호 (D105) 는 외부 클럭 신호 (D101) 와 제 2 내부 클럭 신호 (D106) 의 하강 에지들 사이의 위상차를 표시한다. 외부 클럭 신호 (D101) 와 제 2 내부 클럭 신호 (D106) 가 서로 위상이 일치하는 하강 에지들을 가질 때, 지연된 클럭 신호 (D102") 는 그 위상에서 로킹된다.
도 2 의 (a) 내지 (c) 를 참조하면, 외부 클럭 신호 (D101), 제 1 내부 클럭 신호 (D104) 및 제 2 내부 클럭 신호 (D106) 를 나타내는 타이밍도가 도시되어 있다.
도 2 의 (a) 내지 (c) 의 타이밍도는, 제 1 및 제 2 내부 클럭 신호 (D104 및 D106) 의 하이 에지 펄스폭이 외부 클럭 신호 (D101) 의 하이 에지 펄스폭보다 클 때, 종래의 DLL 회로 (100) 에 의해 발생되는 신호를 나타낸다. 제 1 내부 클럭 신호 (D104) (상승 에지) 와 제 2 내부 클럭 신호 (D106) (하강 에지) 중의 한 에지만이 외부 클럭 신호 (D101) 와 로킹되는 위상을 가진다. 또한, 제 1 및 제 2 내부 클럭 신호 (D104 및 D106) 의 펄스폭은 외부 클럭 신호 (D101) 의 위상에 의해 설정되지 않는다. 따라서, 제 1 및 제 2 내부 클럭 신호 (D104 및 D106) 가 외부 클럭 신호 (D101) 와 동일한 주기 (T1) 을 가진다 하더라도, 파형이 매칭되지 않게 된다.
도 3 의 (a) 내지 (c) 를 참조하면, 외부 클럭 신호 (D101), 제 1 클럭 신호 (D104) 및 제 2 내부 클럭 신호 (D106) 를 나타내는 타이밍도가 도시되어 있다.
도 3 의 (a) 내지 (c) 의 타이밍도는, 제 1 및 제 2 내부 클럭 신호 (D104 및 D106) 의 하이 에지 펄스폭이 외부 클럭 신호 (D101) 의 하이 에지 펄스폭보다 작을 때, 종래의 DLL 회로 (100) 에 의해 발생되는 신호를 나타낸다. 제 1 내부 클럭 신호 (D104) (상승 에지) 와 제 2 내부 클럭 신호 (D106) (하강 에지) 중의 한 에지만이 외부 클럭 신호 (D101) 와 로킹되는 위상을 갖는다. 또한, 제 1 및 제 2 내부 클럭 신호 (D104 및 D106) 의 펄스폭이 외부 클럭 신호 (D101) 의 위상에 의해 설정되지 않는다. 따라서, 제 1 및 제 2 내부 클럭 신호 (D104 및 D106) 가 외부 클럭 신호 (D101) 와 동일한 주기 (T1) 를 갖는다 하더라도, 파형이 매칭되지 않게 된다.
종래의 DLL 회로 (100) 에서는, 제 1 DLL 시스템 (101) 및 제 2 DLL 시스템 (102) 각각은, 외부 클럭 신호 (D101) 의 상승 에지 및 하강 에지로 각각 로킹된 (locked) 내부 클럭 신호 (D104 및 D106) 를 발생시키기 위해, 임의 위상 발생회로 (112 및 115) 를 가진다. 임의 위상 발생회로 (112 및 115) 는 종래의 DLL 회로 (100) 의 다른 회로와 비교하여 큰 용량의 칩 영역을 필요로 한다. 임의 위상 발생회로 (112 및 115) 를 사용하여 임의 위상의 클럭을 감소된 지터로 발생시키기 위해서는, 더 큰 용량의 칩 영역이 필요하고, 이는 제조 비용을 증가시킬 수 있다. 또한, 임의 위상 발생회로 (112 및 115) 의 전력 소비는 종래의 DLL 회로 (100) 에서 소비되는 전력의 대부분을 차지한다.
또한, 외부 클럭 신호 (D101) 의 상승 및 하강 에지와 각각 동위상으로 로킹되는 내부 클럭을 갖기 위해서, 별도의 내부 클럭 신호 (D104 및 D106) 를 발생시키기 때문에, 한 에지가 클럭 오프되는 회로는 반대편 에지가 클럭 오프되는 회로와는 다른 신호를 수신할 수 있다. 이는 신호 라우팅 (routing) 을 증대시키고 및 칩 영역을 소비할 수 있다.
상술한 관점에서, 외부 클럭 신호의 상승 및 하강 에지와 동기하여 단일 시스템 클럭 신호를 출력할 수 있는 DLL 회로를 제공하는 것이 바람직하다. 또한, DLL 회로를 제어하는 DLL 제어 방법을 제공하는 것이 바람직하다. 종래의 방법과 비교하여 감소된 전력 소비를 가진 DLL 회로를 제공하는 것이 바람직하다. 또한, 종래의 방법과 비교하여 감소된 칩 영역을 차지하는 DLL 회로를 제공하는 것이 바람직하다.
도 1 은 종래의 DLL 회로의 개략 블록도.
도 2 의 (a) 내지 (c) 는 종래의 DLL 회로에 의해 발생된 신호를 나타내는 타이밍도.
도 3 의 (a) 내지 (c) 는 종래의 DLL 회로에 의해 발생된 신호를 나타내는 타이밍도.
도 4 는 일 실시예에 따른 지연 동기 루프 (DLL) 회로의 개략 블록도.
도 5 는 일 실시예에 따른 가변 펄스폭 회로의 개략 회로도.
도 6 은 일 실시예에 따른 제 1 위상 판정회로의 개략 회로도.
도 7 은 일 실시예에 따른 제 2 위상 판정회로의 개략 회로도,
도 8 은 일 실시예에 따른 임의 위상 발생회로의 개략 회로도.
도 9 는 일 실시예에 따른 기준 클럭 신호 및 8 위상 클럭 신호를 나타내는 타이밍도.
도 10 은 일 실시예에 따른 임의 위상 발생회로의 신호를 나타내는 타이밍도.
도 11 은 일 실시예에 따른 내부 클럭 신호 (D3) 를 나타내는 타이밍도.
도 12 는 일 실시예에 따른 내부 클럭 신호 (D3) 를 나타내는 타이밍도.
도 13 은 일 실시예에 따른 DLL 회로의 개략 블록도.
※ 도면의 주요 부분에 대한 부호의 설명
1 : 제 1 위상 판정회로 2 : 제 2 위상 판정회로
3 : 임의 위상 발생회로 4 : 가변 펄스폭 회로
D1 : 외부 클럭 신호 D2 : 기준 클럭 신호
D2' : 조정된 기준 클럭 신호 D3 : 내부 클럭 신호
D4, D5 : 위상 판정 신호
본 실시예에 따르면, 외부에서 인가된 클럭 신호와 로킹된 포지티브 및 네거티브 클럭 에지를 가진 내부 클럭 신호를 가진 지연 동기 루프 (DLL) 회로를 제공한다. DLL 회로는 제 1 위상 판정회로, 제 2 위상 판정회로, 임의 위상 발생회로 및 가변 펄스폭 회로를 포함할 수 있다. 제 1 위상 판정회로는 외부 클럭 신호 및 내부 클럭 신호를 수신하고 내부 클럭 신호의 제 1 에지가 빨라지거나 지연되는지를 표시하는 위상 판정 신호를 발생시킬 수 있다. 임의 위상 발생회로는 그 위상 판정 신호에 기초하여 위상 시프트된 신호를 출력할 수 있다. 제 2 위상 판정회로는 외부 클럭 신호 및 내부 클럭 신호를 수신하고 내부 클럭 신호의 제 2 에지가 빨라지거나 지연되는지를 표시하는 위상 판정 신호를 발생시킬 수 있다. 가변 펄스폭 회로는 위상 시프트된 신호를 수신하고 위상 판정 신호에 기초하여 제 2 에지를 지연시킬 수 있다.
이 실시예의 일 태양에 따르면, 외부 클럭은 제 1 외부 클럭 에지 및 제 2 외부 클럭 에지를 가질 수 있다. 내부 클럭은 제 1 내부 클럭 에지 및 제 2 내부 클럭 에지를 가질 수 있다. 제 1 위상 판정회로는 그 외부 클럭 및 내부 클럭을 수신하고 그 제 1 외부 클럭 에지와 그 제 1 내부 클럭 에지 사이의 위상 관계에 기초하여 제 1 위상 판정 신호를 출력할 수 있다. 임의 위상 발생회로는 제 1 위상 판정 신호를 수신하고 제 1 위상 판정 신호의 값에 기초하여 위상 조정된 위상 클럭을 출력할 수 있다. 가변 펄스폭 회로는 제 2 위상 판정 신호를 수신하고 그 제 2 위상 판정 신호의 값에 기초하여 제 2 내부 클럭 에지를 지연시킬 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 1 내부 클럭 에지를 제 1 외부 클럭 에지와 거의 로킹시킬 수 있다. 제 2 내부 클럭 에지를 제 2 외부 클럭 에지와 거의 로킹시킬 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 1 내부 클럭에지 및 제 1 외부 클럭 에지는 포지티브 전이 에지일 수 있다. 제 2 내부 클럭 에지 및 제 2 외부 클럭 에지는 네거티브 전이 에지일 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 1 내부 클럭 에지 및 제 1 외부 클럭 에지는 네거티브 전이 에지일 수 있다. 제 2 내부 클럭 에지 및 제 2 외부 클럭 에지는 포지티브 전이 에지일 수 있다.
또한, 실시예의 다른 태양에 따르면, 임의 위상 발생회로는 기준 클럭을 수신하고 기준 클럭으로부터 위상 시프트 조정된 위상 클럭을 출력할 수 있다.
또한, 실시예의 다른 태양에 따르면, 임의 위상 발생회로는 위상 클럭 신호 발생회로, 위상 제어 회로, 및 클럭 신호 선택회로를 포함할 수 있다. 위상 클럭 신호 발생회로는 기준 클럭을 수신하고 복수의 위상 시프트된 클럭 신호를 출력할 수 있다. 위상 제어 회로는 제 1 위상 판정 신호를 수신하고 적어도 하나의 클럭 선택 신호를 출력할 수 있다. 클럭 신호 선택회로는 적어도 하나의 클럭 선택 신호를 수신하고 복수의 위상 시프트된 클럭 신호중에서 하나를 선택하여 조정된 위상 클럭을 발생시킬 수 있다.
또한, 실시예의 다른 태양에 따르면, DLL 회로는 제 1 기준 클럭 에지 및 제 2 기준 클럭 에지를 가진 기준 클럭, 제 1 로킹된 클럭 에지 및 제 2 로킹된 클럭 에지를 가진 로킹된 클럭, 이전의 제 1 로킹된 클럭 에지의 타이밍에 기초하여 후속의 제 1 로킹된 클럭 에지의 지연을 출력하는 제 1 지연회로, 및 이전의 제 2 로킹된 클럭 에지의 타이밍에 기초하여 후속의 제 2 클럭 에지의 지연을 출력하는 제 2 지연회로를 포함할 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 2 지연회로는 제 2 로킹된 클럭 에지에 대한 제 2 기준 클럭 에지의 타이밍에 기초한 논리값을 가진 위상 판정 결과 신호를 수신할 수 있다. 제 2 지연 회로는 지연 제어 회로 및 지연 발생기를 포함할 수 있다. 지연 제어 회로는 위상 판정 결과 신호를 수신하고 제 1 지연 전위를 출력할 수 있다. 지연 발생기는 그 제 1 지연 전위를 수신하고 그 제 1 지연 전위에 따라서 제 2 로킹된 클럭 에지가 지연되는 로킹된 클럭 신호를 출력할 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 2 지연 회로는 제 1 지연 전위를 수신하고 그 제 1 지연 전위에 기초하여 임피던스를 출력하는 제 1 제어가능 (controllable) 임피던스 장치를 포함할 수 있다. 제 2 로킹된 클럭 에지는 그 제 1 제어가능 임피던스 장치의 임피던스에 따라 지연될 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 2 지연 회로는 제 2 지연 제어회로에 의해 출력되는 제 2 지연 전위를 포함할 수 있다. 제 2 제어가능 임피던스 장치는 제 2 지연 전위를 수신하고 제 2 지연 전위에 기초한 임피던스를 출력할 수 있다. 제 2 로킹된 클럭 에지는 제 1 제어가능 임피던스 장치의 임피던스 및 제 2 제어가능 임피던스 장치의 임피던스에 따라 지연될 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 1 임피던스 제어 노드는 제 1 지연 전위를 수신할 수 있다. 지연 제어 회로는 제 1 임피던스 제어 노드에 접속된 제 1 커패시터를 포함할 수 있다. 제 2 임피던스 제어 노드는 제 2 지연 전위를 수신할 수 있다. 지연 제어 회로는 제 2 임피던스 제어 노드에 접속된 제 2 커패시터를 포함할 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 1 로킹된 클럭 에지 및 제 1 기준 클럭 에지는 포지티브 클럭 에지일 수 있다. 제 2 로킹된 클럭 에지 및 제 2 기준 클럭 에지는 네거티브 클럭 에지일 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 1 로킹된 클럭 에지 및 제 1 기준 클럭 에지는 네거티브 클럭 에지일 수 있다. 제 2 로킹된 클럭 에지 및 제 2 기준 클럭 에지는 포지티브 클럭 에지일 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 1 위상 판정회로는 기준 클럭 및 로킹된 클럭을 수신하고 제 1 기준 클럭 에지 및 제 1 로킹된 클럭 에지의 타이밍에 기초하여 제 1 위상 판정 결과 신호를 발생시킬 수 있다. 제 1 지연 회로는 제 1 위상 판정 결과 신호를 수신할 수 있다. 제 1 위상 판정 회로는 기준 클럭 및 기준 전위를 수신하고 기준 클럭이 제 1 로킹된 클럭 에지에서 기준 전위보다 높은 전위를 가지는 경우 제 1 판정 논리 레벨을 래칭하는 래치 회로를 포함할 수 있다. 제 1 래치 회로는 기준 클럭이 제 1 로킹된 클럭 에지에서 기준 전위보다 낮은 전위를 가지는 경우 제 1 판정 논리 레벨을 래칭할 수 있다.
또한, 실시예의 다른 태양에 따르면, 제 2 위상 판정회로는 기준 클럭 및 로킹된 클럭을 수신하고 제 2 기준 클럭 에지 및 제 2 로킹된 클럭 에지의 타이밍에 기초하여 제 2 위상 판정 결과 신호를 발생시킬 수 있다. 제 2 지연 회로는 제 2 위상 판정 결과 신호를 수신할 수 있다. 제 2 위상 판정회로는 기준 클럭 및 기준 전위를 수신하고 기준 클럭이 제 2 로킹된 클럭 에지에서 기준 전위보다 높은 전위를 가지는 경우 제 3 판정 논리 레벨을 래칭하는 제 2 래치 회로를 포함할 수 있다. 제 2 래치 회로는, 기준 클럭이 제 2 로킹된 클럭 에지에서 기준 전위보다 낮은 전위를 가지는 경우, 제 4 판정 논리 레벨을 래칭할 수 있다.
또한, 실시예의 다른 태양에 따르면, 지연 동기 루프 (DLL) 제어 방법은, 외부 클럭의 제 1 위상을 내부 클럭의 제 1 위상과 비교하고 제 1 위상 결과를 발생시키는 단계, 그 제 1 비교 결과에 기초하여 기준 클럭으로부터 조정된 클럭을 발생시키는 단계, 및 조정된 클럭의 펄스폭을 조정하여 내부 클럭을 발생시키는 단계를 포함할 수 있다.
또한, 실시예의 다른 태양에 따르면, 조정된 클럭의 펄스폭을 조정하는 단계는, 외부 클럭의 제 2 위상을 내부 클럭의 제 2 위상과 비교하여 제 2 비교 결과를 발생시키는 단계, 및 그 제 2 비교 결과에 기초하여 조정된 클럭의 펄스폭을 조정하는 단계를 포함할 수 있다.
또한, 실시예의 다른 태양에 따르면, 외부 클럭의 제 2 위상을 내부 클럭의 제 2 위상과 비교하는 단계는, 제 2 내부 클럭 에지에 기초하여 제 2 위상 판정 회로를 인에이블시켜 외부 클럭의 논리 레벨에 기초하여 제 2 비교 결과를 발생시키는 단계를 포함할 수 있다.
또한, 실시예의 다른 태양에 따르면, 조정된 클럭의 펄스폭을 조정하는 단계는, 제어가능 임피던스 경로의 임피던스를 조정함으로써 지연 회로의 프로파게이션 지연을 수정하는 단계를 포함할 수 있다.
실시예의 다른 태양에 따르면, 기준 클럭으로부터 조정된 클럭을 발생시키는 단계는, 제 1 비교 결과에 따라 기준 클럭으로부터 위상 시프트되는 상보 클럭 신호를 발생시키는 단계를 포함할 수 있다.
실시예
본 발명의 다양한 실시예를 도면을 참조하여 상세히 설명한다.
도 4 를 참조하면, 일 실시예에 따른 지연 동기 루프 (DLL) 회로의 개략 블록도가 도시되어 있고, 도면 부호 10 이 주어진다.
DLL 회로 (10) 는 입력으로서 외부 클럭 (D1) 및 기준 클럭 신호 (D2) 를 수신하고 내부 클럭 신호 (D3) 를 발생시킬 수 있다. DLL 회로 (10) 는 제 1 위상 판정회로 (1), 제 2 위상 판정회로 (2), 임의 위상 발생회로 (3) 및 가변 펄스폭 회로 (4) 를 포함할 수 있다.
제 1 위상 판정 회로 (1) 는 입력으로서 외부 클럭 신호 (D1) 및 내부 클럭 신호 (D3) 를 수신하고 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다. 제 2 위상 판정회로 (2) 는 입력으로서 외부 클럭 신호 (D1) 및 내부 클럭 신호 (D3) 를 수신하고 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 임의 위상 발생회로 (3) 는 입력으로서 기준 클럭 신호 (D2) 및 위상 판정 결과 신호 (D4) 를 수신하고 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다. 이 조정된 기준 클럭 신호 (D2') 는 상보 기준 클럭 신호 (T 및 B) 를 포함하고, 반대 위상을 가질 수 있다. 가변 펄스폭 회로 (4) 는 위상 판정 결과 신호 (D5) 및 조정된 기준 클럭 신호 (D2') 를 수신하고 내부 클럭 신호 (D3) 를 발생시킬 수 있다.
제 1 위상 판정 회로 (1) 는 내부 클럭 신호 (D3) 의 상승 에지에서 외부 클럭 신호 (D1) 의 논리 레벨에 기초하여 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다. 임의 위상 발생회로 (3) 는 그 위상 판정 결과 신호 (D4) 에 기초하여 기준 클럭 신호 (D2) 를 발생시켜 조정된 기준 클럭 신호 (D2') 를 출력할 수 있다. 제 2 위상 판정회로 (2) 는 내부 클럭 신호 (D3) 의 하강 에지에서 외부 클럭 신호 (D1) 의 논리 레벨에 기초하여 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 가변 펄스폭 회로 (4) 는 위상 판정 결과 신호 (D5) 에 기초하여 조정된 기준 클럭 신호 (D2') 의 펄스폭을 수정하여 내부 클럭 신호 (D3) 를 출력할 수 있다. 이와 같은 방법으로, 내부 클럭 신호 (D3) 는 외부 클럭 신호 (D1) 의 위상에 로킹되는 위상을 갖게 된다.
도 11 을 참조하면, 일 실시예에 따른 내부 클럭 신호 (D3) 를 나타내는 타이밍도가 도시되어 있다. 도 11 의 타이밍도는 외부 클럭 신호 (D1) 의 하이고잉 (high-going) 펄스폭이 T1 의 절반보다 작은 경우를 나타내며, 여기서 T1 은 외부 클럭 신호 (D1) 의 주기이다. 내부 클럭 신호 (D3) 의 상승 및 하강 에지는 외부 클럭 (D1) 의 상승 및 하강 에지상에 로킹될 수 있다. 이와 같은 방법으로, 외부 클럭 신호의 2 개의 에지상에 로킹하는 단일 내부 클럭 신호를 발생시킬 수 있다.
도 12 를 참조하면, 일 실시예에 따른 내부 클럭 신호 (D3) 를 나타내는 타이밍도가 도시되어 있다. 도 12 의 타이밍도는 외부 클럭 신호 (D1) 의 하이고잉 펄스폭이 T1 의 절반보다 큰 경우를 나타낸다. 내부 클럭 신호 (D3) 의 상승 및 하강 에지는 외부 클럭 (D1) 의 상승 및 하강 에지상에 로킹될 수 있다. 이와 같은 방법으로, 외부 클럭 신호의 양 에지상에 로킹하는 단일 내부 클럭 신호를 발생시킬 수 있다.
도 11 및 12 를 참조하여 나타낸 바와 같이, 단일 내부 클럭 신호는 외부 클럭 신호의 펄스폭에 관계없이 외부 클럭 신호의 상승 및 하강 에지상에 모두 로킹하는 에지를 가질 수 있다.
도 11 및 12 와 함께, 도 4 를 다시 참조하면, 내부 클럭 신호 (D3) 의 상승 에지는 제 1 위상 판정회로 (1) 및 임의 위상 발생회로 (3) 를 포함하는 제어 루프에 의해 판정될 수 있다. 내부 클럭 신호 (D3) 의 논리 하이 레벨로 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 하이일 때, 제 1 위상 판정회로 (1) 는 논리 하이 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다. 그러나, 내부 클럭 신호 (D3) 의 논리 하이 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 로우일 때, 제 1 위상 판정회로 (1) 는 논리 로우 위상 판정 신호 (D4) 를 발생시킬 수 있다. 이와 같은 방법으로, 제 1 위상 판정회로 (1) 는 내부 클럭 신호 (D3) 의 상승 에지가 시간상 지연되거나 또는 시간상 빨라질 필요가 있는지를 표시할 수 있다.
내부 클럭 신호 (D3) 의 하강 에지는 제 2 위상 판정회로 (2) 및 임의 위상 발생회로 (3) 를 포함하는 제어 루프에 의해 판정될 수 있다. 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 하이일 때, 제 2 위상 판정회로 (2) 는 논리 하이 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 그러나, 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 로우일 때, 제 2 위상 판정회로 (2) 는 논리 로우 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 이와 같은 방법으로, 제 2 위상 판정회로 (2) 는 내부 클럭 신호 (D3) 의 하강 에지가 시간상 지연되거나 또는 시간상 빨라질 필요가 있는지를 표시할 수 있다.
임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 를 수신하고 위상 판정 결과 신호 (D4) 에 의해 판정된 지연을 출력하여 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다. 그 조정된 기준 클럭 신호 (D2') 는 상보 신호 (T 및 B) 를 포함할 수 있다. 위상 판정 결과 신호 (D4) 가 논리 하이를 가질 때, 임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 로부터 (이전의 사이클보다) 더 작은 시간 지연을 가진 조정된 기준 클럭 신호 (D2') 를 발생시킨다. 위상 판정 결과 신호 (D4) 가 논리 로우를 가질 때, 임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 로부터 (이전의 사이클보다) 더 긴 시간 지연을 가진 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다.
가변 펄스폭 회로 (4) 는 조정된 기준 클럭 신호 (D2') 를 수신하고 위상 판정 결과 신호 (D5) 의 논리값에 따라 조정된 기준 클럭 신호 (D2') 의 펄스폭을 조정함으로써 내부 클럭 신호 (D3) 를 출력할 수 있다. 위상 판정 결과 신호 (D5) 가 논리 하이를 가질 때, 가변 펄스폭 회로 (4) 는 이전의 사이클보다 더 큰 펄스폭을 가진 내부 클럭 신호 (D3) 를 발생시킬 수 있다. 일 예에서처럼, 펄스폭은 논리 하이 펄스폭일 수 있다. 위상 판정 결과 신호 (D5) 가 논리 로우를 가질 때, 가변 펄스폭 회로 (4) 는 이전의 사이클보다 더 작은 펄스폭을 가진 내부 클럭 신호 (D3) 를 발생시킬 수 있다.
도 5 를 참조하면, 일 실시예에 따른 가변 펄스폭 회로 (4) 의 개략 블록도가 기재된다. 도 5 의 가변 펄스폭 회로 (4) 는 도 4 의 DLL 회로 (10) 의 가변 펄스폭 회로 (4) 로서 사용할 수 있다.
가변 펄스폭 회로 (4) 는 위상 판정 결과 신호 (D5) 및 상보 신호 (T 및 B) 를 입력으로서 수신하고 내부 클럭 신호 (D3) 를 발생시킬 수 있다. 상보 신호는 조정된 기준 클럭 신호 (D2') 일 수 있다 (도 4 참조).
가변 펄스폭 회로는 임피던스 제어 회로 (510) 및 지연 회로 (520) 를 포함할 수 있다.
임피던스 제어 회로 (510) 는 입력으로서 위상 판정 결과 신호 (D5) 를 수신하고 임피던스 제어 노드 (N1 및 N2) 에서 지연 회로 (520) 로 출력을 제공한다. 지연 회로는 임피던스 제어 노드 (N1 및 N2) 에서 입력을 수신하고, 상보 신호 (T 및 B) 를 수신하고, 내부 클럭 신호 (D3) 를 발생시킬 수 있다.
임피던스 제어 회로 (510) 는 인버터 (11), 트랜지스터 (12 및 13), 전류원 (14, 17 및 18) 및 커패시터 (C1 및 C2) 를 포함할 수 있다.
위상 판정 결과 신호 (D5) 는 입력으로서 인버터 (11) 및 트랜지스터 (12) 의 제어 게이트에 인가될 수 있다. 인버터 (11) 는 트랜지스터 (13) 의 제어 게이트에 출력을 제공할 수 있다. 전류원 (14) 은 접지 전위에 접속된 일 단자를 가지고 다른 단자는 트랜지스터 (12 및 13) 의 소오스에 접속될 수 있다. 그 단자를 통해 전위가 인가될 때, 전류원 (14) 은 정전류 (Ic2) 를 출력할 수 있다. 트랜지스터 (12) 는 임피던스 제어 노드 (N1) 에 접속된 드레인을 가질 수 있다. 트랜지스터 (13) 는 임피던스 제어 노드 (N2) 에 접속된 드레인을 가질 수 있다. 트랜지스터 (12 및 13) 는 n 형 절연 게이트 전계효과 트랜지스터 (IGFET) 일 수 있다.
커패시터 (C1) 는 접지 전위에 접속된 일 단자, 및 임피던스 제어 노드 (N1) 에 접속된 다른 단자를 가질 수 있다. 전류원 (18) 은 전원 전위 (VDD) 에 접속된 일 단자, 및 임피던스 제어 노드 (N1) 에 접속된 다른 단자를 가질 수 있다. 그 단자를 통해 전위가 인가될 때, 전류원 (18) 은 정전류 (Ic1) 를 출력할 수 있다.
커패시터 (C2) 는 접지 전위에 접속된 일 단자, 및 임피던스 제어 노드 (N2)에 접속된 다른 단자를 가질 수 있다. 전류원 (17) 은 전원 전위 (VDD) 에 접속된 일 단자, 및 임피던스 제어 노드 (N2) 에 접속된 다른 단자를 가질 수 있다. 그 단자를 통해 전위가 인가될 때, 전류원 (17) 은 정전류 (Ic1') 를 출력할 수 있다.
정전류 (Ic1') 는 정전류 (Ic1') 와 거의 동일할 수 있다. 정전류 (Ic2) 는 정전류 (Ic1 및 Ic1') 보다 더 클 수 있다.
지연 회로 (520) 는 제어가능 임피던스 장치 (20 및 26), 전류원 (28 및 30), 트랜지스터 (32 내지 35) 및 버퍼 (38) 를 포함할 수 있다.
제어가능 임피던스 장치 (20) 는 전원 전위에 접속된 소오스, 지연 노드 (N3) 에 접속된 드레인, 및 임피던스 제어 노드 (N1) 에 접속된 제어 게이트를 가진 n 형 절연 게이트 전계효과 트랜지스터 (IGFET) 일 수 있다. 전류원 (28) 은 접지 전위에 접속된 일 단자 및 지연 노드 (N3) 에 접속된 다른 단자를 가질 수 있다.
제어가능 임피던스 장치 (26) 는 접지 전위에 접속된 소오스, 지연 노드 (N4) 에 접속된 드레인, 및 임피던스 제어 노드 (N2) 에 접속된 제어 게이트를 가진 n 형 IGFET 일 수 있다. 전류원 (30) 은 접지 전위에 접속된 일 단자 및 지연 노드 (N4) 에 접속된 다른 단자를 가질 수 있다.
트랜지스터 (32) 는 상보 신호 (T) 를 수신하도록 접속된 게이트, 지연 노드 (N3) 에 접속된 소오스, 및 트랜지스터 (34) 의 드레인에 접속된 드레인을 가질 수 있다. 트랜지스터 (34) 는 전원 전위 (VDD) 에 접속된 소오스 및 지연 노드(N4) 에 접속된 게이트를 가질 수 있다.
트랜지스터 (33) 는 상보 신호 (B) 를 수신하도록 접속된 게이트, 지연 노드 (N4) 에 접속된 소오스, 및 트랜지스터 (35) 에 접속된 드레인을 가질 수 있다. 트랜지스터 (35) 는 전원 전위 (VDD) 에 접속된 소오스, 및 지연 노드 (N3) 에 접속된 게이트를 가질 수 있다.
버퍼 (38) 는 지연 노드 (N3) 에 접속된 일 입력 단자 (38a), 및 지연 노드 (N4) 에 접속된 다른 입력 단자 (38b) 를 가질 수 있다. 버퍼 (38) 는 입력으로서 내부 클럭 신호 (D3) 를 출력할 수 있다.
다음으로, 가변 펄스폭 회로 (4) 의 동작을 설명한다.
내부 클럭 신호 (D3) 의 하강 (네거티브) 에지가 너무 이를 때, 가변 펄스폭 회로 (4) 는 내부 클럭 신호 (D3) 의 다음 하강 에지의 발생을 지연시킬 수 있다.
상술한 바와 같이, 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시 외부 클럭 신호 (D1) 가 여전히 하이일 때, 위상 판정 결과 신호 (D5) 는 논리 하이가 될 수 있다. 이 논리 하이가 임피던스 제어 회로 (510) 에 인가될 수 있다. 트랜지스터 (12) 는 턴온되고, 트랜지스터 (13) 는 턴오프될 수 있다. 상술한 바와 같이, 정전류 (Ic1) 가 정전류 (Ic2) 보다 작을 수 있다. 또한, 커패시터 (C1) 는 트랜지스터 (12) 및 전류원 (14) 를 통해 방전되어 임피던스 제어 노드 (N1) 의 전위가 낮아질 수 있다. 그러나, 커패시터 (C2) 는 전류원 (17) 을 통해 충전되고, 임피던스 제어노드 (N2) 의 전위가 높아질 수 있다.
임피던스 제어 노드 (N1 및 N2) 에서의 전위가 지연 회로 (520) 에 인가될 수 있다. 임피던스 제어 노드 (N1) 에서의 전위가 낮아짐에 따라, 제어가능 임피던스 장치 (20) 는 증가된 임피던스를 가질 수 있다. 이는 제어가능 임피던스 장치 (20) 를 통해 접지로 흐르는 전류치 (I1) 를 감소시킬 수 있다. 임피던스 제어 노드 (N2) 의 전위가 높아짐에 따라, 제어가능 임피던스 장치 (26) 는 감소된 임피던스를 가질 수 있다. 제어가능 임피던스 장치 (26) 을 통해 접지로 흐르는 전류치 (I1') 를 증가시킬 수 있다.
내부 클럭 신호 (D3) 의 하강 에지는 상보 신호 (T) 의 하강 에지 및 상보 신호 (B) 의 상승 에지에 떨어져서 발생될 수 있다. 상보 신호 (B) 의 논리 하이 레벨이 지연 회로 (520) 에 인가될 때, 트랜지스터 (33) 는 턴온된다. 그러나, 지연 노드 (N4) 에의 전위가 전류 (I1') 의 증가 때문에 이전의 클럭 사이클에서보다 더욱 느리게 상승한다. 거의 동시에, 논리 로우 레벨 상보 신호 (T) 가 트랜지스터 (32) 의 게이트에서 지연 회로 (520) 에 인가되어, 트랜지스터 (32) 를 턴오프시킬 수 있다. 전류 (I1) 가 감소되기 때문에, 지연 노드 (N3) 가 이전의 클럭 사이클보다 더욱 느리게 하강할 수 있다. 지연 노드 (N4) 의 상승 시간 및 지연 노드 (N3) 의 하강 시간을 지연시킴으로써, 내부 클럭 신호 (D3) 의 하강 에지가 지연될 수 있다. 이와 같은 방법으로, 가변 펄스폭 회로 (4) 는 너무 이른 내부 클럭 신호 (D3) 의 하강 에지를 보상할 수 있다.
내부 클럭 신호 (D3) 의 하강 (네거티브) 에지가 너무 늦을 때, 가변 펄스폭 회로 (4) 는 내부 클럭 신호 (D3) 의 다음 하강 에지의 발생을 빠르게 할 수 있다.
상술한 바와 같이, 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시 외부 클럭 신호 (D1) 가 여전히 로우일 때, 위상 판정 결과 신호 (D5) 가 논리 로우가 될 수 있다. 논리 로우가 임피던스 제어 회로 (510) 에 인가될 수 있다. 트랜지스터 (13) 가 턴온되고, 트랜지스터 (12) 가 턴오프될 수 있다. 상술한 바와 같이, 정전류 (Ic1') 가 정전류 (Ic2) 보다 작을 수 있다. 또한, 커패시터 (C2) 가 트랜지스터 (13) 및 전류원 (14) 를 통해 방전되고, 임피던스 제어 노드 (N2) 에서의 전위가 낮아질 수 있다. 그러나, 커패시터 (C1) 가 전류원 (18) 을 통해 충전되고, 임피던스 제어 노드 (N1) 에서의 전위가 높아질 수 있다.
임피던스 제어 노드 (N1 및 N2) 에서의 전위가 지연 회로 (520) 에 인가될 수 있다. 임피던스 제어 노드 (N2) 에서의 전위가 낮아짐에 따라, 제어가능 임피던스 장치 (26) 가 증가된 임피던스를 가질 수 있다. 이는 제어가능 임피던스 장치 (26) 를 통해 접지로 흐르는 전류치 (I1') 를 감소시킬 수 있다. 임피던스 제어 노드 (N1) 에서의 전위가 높아짐에 따라, 제어가능 임피던스 장치 (20) 는 감소된 임피던스를 가질 수 있다. 이는 제어가능 임피던스 장치 (20) 를 통해 접지로 흐르는 전류치 (I1) 를 증가시킬 수 있다.
내부 클럭 신호 (D3) 의 하강 에지는 상보 신호 (T) 의 하강 에지 및 상보 신호 (B) 의 상승 에지에 떨어져서 발생될 수 있다. 상보 신호 (B) 의 논리 하이 레벨이 트랜지스터 (33) 의 게이트에서 지연 회로 (520) 에 인가될 때, 트랜지스터 (33) 는 턴온될 수 있다. 그러나, 지연 노드 (N4) 에서의 전위가, 전류 (I1') 의 감소 때문에, 이전의 클럭 사이클보다 더욱 빨리 높아질 수 있다. 거의 동시에, 논리 로우 레벨 상보 신호 (T) 가 트랜지스터 (32) 의 게이트에서 지연 회로 (520) 에 인가될 수도 있고, 트랜지스터 (32) 를 턴오프시킬 수 있다. 전류 (I1) 가 증가되기 때문에, 지연 노드 (N3) 가 이전의 클럭 사이클보다 더욱 빨리 하강될 수 있다. 지연 노드 (N4) 의 상승 시간 및 지연 노드 (N3) 의 하강 시간을 빨리 함으로써, 내부 클럭 신호 (D3) 의 하강 에지는 빨라질 수 있다. 이와 같은 방법으로, 가변 펄스폭 회로 (4) 는 너무 느린 내부 클럭 신호 (D3) 의 하강 에지를 보상할 수 있다.
도 6 을 참조하면, 일 실시예에 따른 제 1 위상 판정회로 (1) 의 개략 블록도가 도시되어 있다. 도 6 의 제 1 위상 판정회로 (1) 는 도 4 의 DLL 회로 (10) 의 제 1 위상 판정회로 (1) 로서 사용된다.
제 1 위상 판정회로 (1) 는 프리챠지 (precharge) 회로 (610) 및 래치 회로 (620) 를 포함할 수 있다.
제 1 위상 판정회로 (1) 는 입력으로서 내부 클럭 신호 (D3) 및 외부 클럭 신호 (D1) 를 수신하고 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다.
프리챠지 회로 (610) 는 트랜지스터 (41 및 43) 를 포함할 수 있다. 트랜지스터 (41) 는 전원 (VDD) 에 접속된 소오스, 래치 노드 (N5) 에 접속된 드레인, 및 접속되어 있어 내부 클럭 신호 (D3) 를 수신하는 게이트를 가질 수 있다. 트랜지스터 (43) 는 전원 (VDD) 에 접속된 소오스, 래치 회로 (N6) 에 접속된 드레인, 및 내부 클럭 신호 (D3) 를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터 (41 및 43) 는 p 형 IGFET 일 수 있다.
래치 회로 (620) 는 트랜지스터 (45, 47, 49, 51 내지 54) 및 버퍼 (55) 를 포함할 수 있다. 트랜지스터 (45) 는 접지에 접속된 소오스, 트랜지스터 (53 및 54) 의 소오스에 공통으로 접속된 드레인, 및 내부 클럭 신호(D3) 를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터 (53) 는 트랜지스터 (51) 의 소오스에 접속된 드레인, 및 외부 클럭 신호 (D1) 를 수신하도록 접속된 게이트를 가질 수 있다. 트랜지스터 (51) 는 래치 노드 (N5) 에 접속된 드레인 및 래치 노드 (N6) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (54) 는 트랜지스터 (52) 의 소오스에 접속된 드레인 및 기준 전위 (Vref) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (52) 는 래치 노드 (N6) 에 접속된 드레인, 및 래치 노드 (N5) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (47) 는 전원 (VDD) 에 접속된 소오스, 래치 노드 (N5) 에 접속된 드레인, 및 래치 노드 (N6) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (49) 는 전원 (VDD) 에 접속된 소오스, 래치 노드 (N6) 에 접속된 드레인, 및 래치 노드 (N5) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (45 및 51 내지 54) 는 n 형 IGFET 일 수 있다. 트랜지스터 (47 및 49) 는 p 형 IGFET 일 수 있다.
버퍼 (55) 는 래치 노드 (N5) 에 접속된 입력 단자 (55a), 및 래치 노드 (N6) 에 접속된 입력 단자 (55b) 를 가질 수 있다. 버퍼 (55) 는 출력으로서 위상 판정 회로 (D4) 를 발생시킨다.
다음으로, 제 1 위상 판정회로 (1) 의 동작을 설명한다.
내부 클럭 신호 (D3) 이 로우일 때, 제 1 위상 판정회로 (1) 는 디스에이블될 수 있다. 프리챠지 회로 (610) 는 트랜지스터 (41 및 43) 의 게이트에서 내부 클럭 신호 (D3) 를 수신할 수 있다. 논리 로우 레벨이 게이트에 인가될 때, 트랜지스터 (41 및 43) 는 턴온될 수 있다. 트랜지스터 (41) 가 턴온됨에 따라, 래치 노드 (N5) 는 전원 (VDD) 의 전위로 충전될 수 있다. 트랜지스터 (43) 가 턴온됨에 따라, 래치 노드 (N6) 는 전원 (VDD) 의 전위로 충전될 수 있다.
래치 회로 (620) 는 트랜지스터 (45) 의 게이트에서 로우 내부 클럭 신호 (D3) 를 수신할 수 있다. 또한, 트랜지스터 (45) 는 턴오프될 수 있다. 이는 래치 회로 (620) 를 디스에이블 상태에 놓을 수 있다.
내부 클럭 신호 (D3) 가 로우에서 하이로 전이할 때, 제 1 위상 판정회로 (1) 는, 전이시 외부 클럭 신호 (D1) 의 값에 의해 판정되는 논리값을 가진 위상 판정 결과 신호 (D4) 를 출력시킬 수 있다.
내부 클럭 신호 (D3) 가 하이로 전이할 때, 프리챠지 회로 (610) 내의 트랜지스터 (41 및 43) 는 턴오프될 수 있다.
래치 회로 (620) 내의 트랜지스터 (45) 는 게이트에서 논리 하이 내부 클럭 신호 (D3) 를 수신할 수 있다. 또한, 트랜지스터 (45) 는 턴온될 수 있다. 이는 래치 회로 (620) 를 인에이블 상태에 놓을 수 있다. 이와 같은 방법으로, 래치 회로 (620) 는 래칭된 출력을 가진 차분 증폭기로서 동작할 수 있다.
트랜지스터 (53 및 54) 의 게이트는 외부 클럭 신호 (D1) 및 기준 전위 (VREF) 를 각각 수신하는 차분 입력으로서 동작할 수 있다. 외부 클럭 신호 (D1) 의 전위가 기준 전위 (VREF) 보다 클 때, 트랜지스터 (53) 는 트랜지스터 (54) 보다 더욱 세게 턴온될 수 있다. 이는 래치 노드 (N5) 가 래치 노드 (N6) 보다 더 빨리 낮게 당겨지도록 할 수 있다. 트랜지스터 (47, 49, 51 및 52) 의 크로스 접속형 배열 때문에, 트랜지스터 (49) 는 트랜지스터 (47) 보다 더 세게 턴온되고 트랜지스터 (51) 는 트랜지스터 (52) 보다 더 세게 턴온될 수 있다. 이와 같은 방법으로, 래치 노드 (N6) 는 하이가 되고 래치 노드 (N5) 는 로우가 될 수 있다. 래치 노드 (N5) 가 로우가 되고 래치 노드 (N6) 가 하이가 됨에 따라, 버퍼 (55) 는 위상 판정 결과 신호 (D4) 로서 논리 하이 출력을 발생시킬 수 있다.
트랜지스터 (47, 49, 51 및 52) 는 내부 클럭 신호 (D3) 가 로우로 되돌아올 때까지 래치 노드 (N5 및 N6) 에서 이 논리 레벨을 래칭하는 작용을 한다.
그러나, 외부 클럭 신호 (D1) 의 전위가 기준 전위 (VREF) 보다 낮은 경우, 트랜지스터 (54) 는 트랜지스터 (53) 보다 더 세게 턴온될 수 있다. 이는 래치 노드 (N6) 가 래치 노드 (N5) 보다 더 빨리 낮게 당겨지도록 할 수 있다. 트랜지스터 (47, 49, 51 및 52) 의 크로스 접속형 배열 때문에, 트랜지스터 (47) 는 트랜지스터 (49) 보다 더 세게 턴온되고 트랜지스터 (52) 는 트랜지스터 (51) 보다 더 세게 턴온될 수 있다. 이와 같은 방법으로, 래치 노드 (N5) 가 하이가 되고 래치 노드 (N6) 가 로우가 될 수 있다. 래치 노드 (N6) 가 로우가 되고 래치 노드 (N5) 가 하이가 됨에 따라, 버퍼 (55) 는 위상 판정 결과 신호 (D4) 로서 논리 로우 출력을 발생시킨다.
트랜지스터 (47, 49, 51 및 52) 는 내부 클럭 신호 (D3) 가 로우가 될 때까지 래치 노드 (N5 및 N6) 에서 이 논리 레벨들을 래칭하는 작용을 한다.
이와 같은 방법으로, 제 1 위상 판정회로 (1) 는 내부 클럭 신호 (D3) 의 로우에서 하이로의 전이 (포지티브 에지) 시에 외부 클럭 신호 (D1) 의 논리 레벨을 샘플링할 수 있다. 외부 클럭 신호 (D1) 가 이 때 로우인 경우, 위상 판정 결과 신호 (D4) 가 로우가 될 수 있다. 외부 클럭 신호 (D1) 가 이 때 하이인 경우, 위상 판정 결과 신호 (D4) 가 하이가 될 수 있다. 이와 같은 방법으로, 제 1 위상 판정회로 (1) 는 내부 클럭 신호 (D3) 시간상 빨라지거나 지연될 필요가 있는 포지티브 에지를 가지는지 판정할 수 있다.
도 7 을 다시 참조하면, 일 실시예에 따른 제 2 위상 판정회로 (2) 의 개략 회로도가 도시되어 있다. 도 7 의 제 2 위상 판정회로 (2) 는 도 4 의 DLL 회로 (10) 의 제 2 위상 판정회로 (2) 로서 사용될 수 있다.
제 2 위상 판정회로 (2) 는 제 1 위상 판정회로 (1) 와 유사한 회로 소자를 포함할 수 있다. 이러한 유사한 회로 소자는 동일한 일반적인 도면 부호를 가질 수 있다.
제 2 위상 판정회로 (2) 는 프리챠지 회로 (710), 래치 회로 (720) 및 인버터 (40) 를 포함할 수 있다.
제 2 위상 판정회로 (2) 는 입력으로서 내부 클럭 신호 (D3) 및 외부 클럭 신호 (D1) 를 수신하고 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다.
인버터 (40) 는 입력으로서 내부 클럭 신호 (D3) 를 수신하고 프리챠지 회로 (710) 및 래치 회로 (720) 에 의해 수신될 수도 있는 출력을 제공할 수 있다.
프리챠지 회로 (710) 는 트랜지스터 (41 및 43) 를 포함할 수 있다. 트랜지스터 (41) 는 전원 (VDD) 에 접속된 소오스, 래치 노드 (N7) 에 접속된 드레인, 및 접속되어 있어 내부 클럭 신호 (D3) 를 수신하는 게이트를 가질 수 있다. 트랜지스터 (43) 는 전원 (VDD) 에 접속된 소오스, 래치 노드 (N8) 에 접속된 드레인, 및 접속되어 있어 내부 클럭 신호 (D3) 를 수신하는 게이트를 가질 수 있다. 트랜지스터 (41 및 43) 는 p 형 IGFET 일 수 있다.
래치 회로 (720) 는 트랜지스터 (45, 47, 49, 51 내지 54) 및 버퍼 (55) 를 가질 수 있다. 트랜지스터 (45) 는 접지에 접속된 소오스, 트랜지스터 (53 및 54) 의 소오스에 공통으로 접속된 드레인, 및 접속되어 있어 인버터 (40) 를 통과한 내부 클럭 신호 (D3) 를 수신하는 게이트 (D3) 를 가질 수 있다. 트랜지스터 (53) 는 트랜지스터 (51) 의 소오스에 접속된 드레인 및 외부 클럭 신호 (D1) 를 수신하기 위해 접속된 게이트를 가질 수 있다. 트랜지스터 (51) 는 래치 노드 (N7) 에 접속된 드레인 및 래치 노드 (N8) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (54) 는 트랜지스터 (52) 의 소오스에 접속된 드레인 및 기준 전위 (Vref) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (52) 는 래치 노드 (N8) 에 접속된 드레인 및 래치 노드 (N7) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (47) 는 전원 (VDD) 에 접속된 소오스, 래치 노드 (N7) 에 접속된 드레인, 및 래치 노드 (N8) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (49) 는 전원 (VDD) 에 접속된 소오스, 래치 노드 (N8) 에 접속된 드레인, 및 래치 노드 (N7) 에 접속된 게이트를 가질 수 있다. 트랜지스터 (45 및 51 내지 54) 는 n 형 IGFET 일 수 있다. 트랜지스터 (47 및 49) 는 p 형 IGFET 일 수 있다.
버퍼 (55) 는 래치 노드 (N7) 에 접속된 입력 단자 (55a) 및 래치 노드 (N8) 에 접속된 입력 단자 (55b) 를 가질 수 있다. 버퍼 (55) 는 출력으로서 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다.
다음으로, 제 2 위상 판정 회로 (2) 의 동작을 설명한다.
내부 클럭 신호 (D3) 가 하이일 때, 제 2 위상 판정 회로 (2) 는 디스에이블될 수 있다. 프리챠지 회로 (70) 는 트랜지스터 (41 및 43) 의 게이트에서 (인버터 (40) 를 통과한) 내부 클럭 신호 (D3) 를 수신할 수 있다. 논리 로우 신호가 게이트에 인가됨에 따라, 트랜지스터 (41 및 43) 가 턴온될 수 있다. 트랜지스터 (41) 가 턴온됨에 따라, 래치 노드 (N7) 가 전원 (VDD) 의 전위로 충전될 수 있다. 트랜지스터 (43) 가 턴온됨에 따라, 래치 노드 (N8) 가 전원 (VDD) 의 전위로 충전될 수 있다.
래치 회로 (720) 가 트랜지스터 (45) 의 게이트에서 (인버터 (40) 를 통과한) 하이 내부 클럭 신호 (D3) 를 수신할 수 있다. 그 후, 트랜지스터 (45) 는 턴오프될 수 있다. 이는 래치 회로 (720) 를 디스에이블 상태에 놓을 수 있다.
내부 클럭 신호 (D3) 가 하이에서 로우로 전이할 때, 제 2 위상 판정회로 (2) 는 전이시에 외부 클럭 신호 (D1) 의 값에 의해 판정되는 논리값을 가진 위상 판정 결과 신호 (D5) 를 출력할 수 있다.
내부 클럭 신호 (D3) 가 로우로 전이할 때, 프리챠지 회로 (710) 내의 트랜지스터 (41 및 43) 는 턴오프될 수 있다.
래치 회로 (720) 내의 트랜지스터 (45) 가 게이트에서 논리 하이 신호를 수신할 수 있다. 그 후, 트랜지스터 (45) 는 턴온될 수 있다. 이는 래치 회로 (720) 를 인에이블 상태에 놓을 수 있다. 이와 같은 방법으로, 래치 회로 (720) 는 래칭된 출력을 가진 차분 증폭기로서 동작할 수 있다.
트랜지스터 (53 및 54) 의 게이트는 내부 클럭 신호 (D1) 및 기준 전위 (VREF) 를 각각 수신하는 차분 입력으로서 동작할 수 있다. 외부 클럭 신호 (D1) 의 전위가 기준 전위 (VREF) 보다 높을 때, 트랜지스터 (53) 는 트랜지스터 (54) 보다 더 세게 턴온될 수 있다. 이는 래치 노드 (N7) 가 래치 노드 (N8) 보다 더 빨리 낮게 당겨지도록 할 수 있다. 트랜지스터 (47, 49, 51 및 52) 의 크로스 접속형 배열 때문에, 트랜지스터 (49) 는 트랜지스터 (47) 보다 더 세게 턴온될 수도 있고 트랜지스터 (51) 는 트랜지스터 (52) 보다 더 세게 턴온될 수 있다. 이와 같은 방법으로, 래치 노드 (N8) 는 하이가 될 수도 있고 래치 노드 (N7) 는 로우가 될 수 있다. 래치 노드 (N7) 가 로우가 되고 래치 노드 (N8) 가 하이가 됨에 따라, 버퍼 (55) 는 위상 판정 결과 신호 (D5) 로서 논리 하이 출력을 발생시킬 수 있다.
트랜지스터 (47, 49, 51 및 52) 는 내부 클럭 신호 (D3) 가 하이로 되돌아올 때까지 래치 노드 (N5 및 N6) 에서 논리 레벨을 래칭하는 작용을 할 수 있다.
그러나, 외부 클럭 신호 (D1) 의 전위가 기준 전위 (VREF) 보다 작은 경우, 트랜지스터 (54) 는 트랜지스터 (53) 보다 더 세게 턴온될 수 있다. 이는 래치 노드 (N8) 이 래치 노드 (N7) 보다 더 빨리 낮게 당겨질 수 있다. 트랜지스터 (47, 49, 51 및 52) 의 크로스 접속형 배열 때문에, 트랜지스터 (47) 는 트랜지스터 (49) 보다 더 세게 턴온될 수도 있고 트랜지스터 (52) 는 트랜지스터 (51) 보다 더 세게 턴온될 수 있다. 이와 같은 방법으로, 래치 노드 (N7) 는 하이가 되고 래치 노드 (N8) 는 로우가 될 수 있다. 래치 노드 (N8) 가 로우가 되고 래치 노드 (N7) 가 하이가 됨에 따라, 버퍼 (55) 는 위상 판정 결과 신호 (D5) 로서 논리 로우 출력을 발생시킬 수 있다.
트랜지스터 (47, 49, 51 및 52) 는 내부 클럭 신호 (D3) 가 하이로 되돌아올 때까지 래치 노드 (N5 및 N6) 에서 이 논리 레벨들을 래칭하는 작용을 한다.
이와 같은 방법으로, 제 2 위상 판정회로 (2) 는 내부 클럭 신호 (D3) 의 하이에서 로우로의 전이 (네거티브 에지) 시에 외부 클럭 신호 (D1) 의 논리 레벨을 샘플링할 수 있다. 외부 클럭 신호 (D1) 가 이 때 로우인 경우, 위상 판정 결과 신호 (D5) 는 로우가 될 수 있다. 외부 클럭 신호 (D1) 가 이 때 하이인 경우, 위상 판정 결과 신호 (D6) 는 하이가 될 수 있다. 이와 같은 방법으로, 제 2 위상 판정회로 (2) 는 내부 클럭 신호 (D3) 가 시간상 빨라지거나 지연될 필요가 있는 네거티브 에지를 갖는지를 판정할 수 있다.
도 8 을 참조하면, 일 실시예에 따른 임의 위상 발생회로 (3) 의 개략 블록도가 도시되어 있다. 도 8 의 임의 위상 발생회로 (3) 는 도 4 의 DLL 회로 (10) 의 임의 위상 발생회로 (3) 로서 사용될 수 있다.
임의 위상 발생회로 (3) 는 입력으로서 위상 판정 결과 신호 (D4) 및 기준 클럭 신호 (D2) 를 수신하고 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다. 조정된 기준 클럭 신호 (D2') 는 상보 신호 (T 및 B) 를 포함할 수 있다.
임의 위상 발생회로 (3) 는 위상 제어 회로 (61), 8 위상 클럭 신호 발생회로 (62), 클럭 신호 선택회로 (63) 및 클럭 신호 합성회로 (64) 를 포함할 수 있다.
8 위상 클럭 발생회로는 기준 클럭 신호 (D2) 를 수신하고 출력으로서 8 위상 클럭 신호 (D8) 를 발생시킬 수 있다. 8 위상 클럭 신호 (D8) 는 8 개의 별도의 클럭 신호 (K1 내지 K8) 를 포함할 수 있다.
위상 제어 회로 (61) 는 위상 판정 결과 신호 (D4) 를 수신하고 클럭 신호 선택 신호 (D6) 및 합성비 신호 (D7) 를 발생시킬 수 있다. 클럭 신호 선택 신호 (D6) 는 일 예에서처럼 3 비트 신호일 수 있다. 합성비 신호 (D7) 는 일 예에서처럼 6 비트 신호일 수 있다.
클럭 신호 선택회로 (63) 는 클럭 신호 선택 신호 (D6) 및 8 위상 클럭 신호 (D8) 를 수신하고 2 위상 신호 (D9) 를 발생시킬 수 있다. 2 위상 신호 (D9) 는 EVEN 신호 및 ODD 신호를 포함하고, 서로에 대해 1/8 클럭 사이클의 위상차를 가질 수 있다.
클럭 신호 합성회로 (64) 는 2 위상 신호 (D9) 및 합성비 신호 (D7) 를 수신하고 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다. 조정된 기준 클럭 신호 (D2') 는 상보 신호 (T 및 B) 를 포함할 수 있다.
임의 위상 발생회로 (3) 의 동작을 설명한다.
8 위상 클럭 신호 발생회로는 기준 클럭 신호 (D2) 를 수신하고 출력으로서 8 위상 클럭 신호 (D8) 를 발생시킬 수 있다. 8 위상 클럭 신호 (D8) 는 8 개의 분리 클럭 신호 (K1 내지 K8) 를 포함할 수 있다.
도 9 를 참조하면, 일 실시예에 따른 기준 클럭 신호 (D2) 및 8 위상 클럭 신호 (K1 내지 K8) 를 나타내는 타이밍도가 도시되어 있다.
클럭 신호 (K1) 는 기준 클럭 신호 (D2) 와 동위상일 수 있다. 클럭 신호 (K2) 는 기준 클럭 사이클 (D2) 에 대해 클럭 사이클 (T1) 의 1/8 만큼 시프트될 수 있다. 클럭 신호 (K3) 는 기준 클럭 사이클 (D2) 에 대해 클럭 사이클 (T1) 의 1/4 만큼 시프트될 수 있다. 클럭 신호 (K4) 는 기준 클럭 사이클 (D2) 에 대해 클럭 사이클 (T1) 의 3/8 만큼 시프트될 수 있다. 클럭 신호 (K5) 는 기준 클럭 사이클 (D2) 에 대해 클럭 사이클 (T1) 의 1/2 만큼 시프트될 수 있다. 클럭 신호 (K6) 는 기준 클럭 사이클 (D2) 에 대해 클럭 사이클 (T1) 의 5/8 만큼 시프트될 수 있다. 클럭 신호 (K7) 는 기준 클럭 사이클 (D2) 에 대해 클럭 사이클 (T1) 의 3/4 만큼 시프트될 수 있다. 클럭 신호 (K8) 는 기준 클럭 사이클 (D2) 에 대해 클럭 사이클 (T1) 의 7/8 만큼 시프트될 수 있다.
위상 제어 회로 (61) 는 위상 결과 신호 (D4) 를 수신할 수 있다. 위상 결과 신호 (D4) 의 값에 기초하여, 이전의 클럭 선택 신호 (D6) 뿐만 아니라, 제어 회로 (61) 는 클럭 신호 선택 신호 (D6) 를 발생시킬 수 있다. 클럭 신호 선택 신호 (D6) 는 일 예에서처럼 3 비트 신호일 수 있다.
클럭 신호 선택회로 (63) 는 클럭 신호 선택 신호 (D6) 를 수신할 수 있다. 클럭 신호 선택 신호 (D6) 의 값에 기초하여, 클럭 신호 선택회로 (63) 는 클럭 신호 (K1 내지 K8) 를 선택할 수 있다. 클럭 신호 (K1 내지 K8) 에 기초하여, 기준 클럭 신호 (D2) 에 대해 선택된 위상 시프트를 가진 신호는 2 위상 신호 (D9) 로서 발생될 수 있다. 2 위상 신호 (D9) 는 EVEN 신호 및 ODD 신호를 포함하고, 서로에 대해 1/8 위상 시프트를 가질 수 있다.
위상 제어회로 (61) 는, 이전의 합성비 신호 (D7) 뿐만 아니라 위상 결과 신호 (D4) 의 값에 기초하여, 합성비 신호 (D7) 를 발생시킬 수 있다. 합성비 신호 (D7) 는 일 예에서처럼 6 비트 신호일 수 있다.
클럭 신호 합성회로 (64) 는 합성비 신호 (D7) 를 수신할 수 있다. 클럭 신호 합성회로 (64) 는 합성비 신호 (D7) 에 의해 표시되는 합성비에 따라 2 위상 신호 (D9) 를 합성시킬 수 있다. 클럭 신호 발생회로 (64) 는 조정된 기준 클럭 신호 (D2') 로서 합성된 신호를 발생시킬 수 있다. 조정된 기준 클럭 신호는 상보 신호 (T 및 B) 를 포함할 수 있다.
도 10 을 참조하면, 일 실시예에 따른 임의 위상 발생회로 (3) 의 신호를 나타내는 타이밍도가 도시되어 있다.
도 10 의 타이밍도는 클럭 신호 (EVEN), 클럭 신호 (ODD), 클럭 신호 (Mix CLK), 상보 신호 (T) 및 상보 신호 (B) 를 포함할 수 있다. 클럭 신호 (EVEN) 및 클럭 신호 (ODD) 는 도 8 의 임의 위상 발생회로 (3) 의 2 위상 신호 (D9) 내에 포함될 수 있다. 상보 신호 (T 및 B) 는 도 8 의 임의 위상 발생회로 (3) 의 조정된 기준 클럭 신호 (D2') 내에 포함될 수 있다.
도 10 을 참조하면, 클럭 신호 (EVEN) 는 클럭 신호 (ODD) 의 위상보다 주기 (T1) 의 1/8 만큼 더 빠른 위상을 갖는 것으로 상정한다.
클럭 신호 합성회로 (64) 는 합성비 신호 (D7) 에 의해 선택될 수도 있는 합성비에 따른 클럭 신호 (EVEN) 및 클럭 신호 (ODD) 를 합성시킬 수 있다. 이와 같은 방법으로 클럭 신호 (Mix CLK) 는 발생될 수 있다. 클럭 신호 합성회로 (64) 는 클럭 신호 (Mix CLK) 의 전위 레벨 및 소정의 임계 전압 (Vth) 를 비교할 수 있다. 임계 전압 (Vth) 은 클럭 신호 (Mix CLK) 의 최대 전압 레벨 (Vmax) 의 약 1/2 로 설정될 수 있다. 클럭 신호 (Mix CLK) 의 전위 레벨이 임계 전압 (Vth) 보다 더 높을 때, 상보 신호 (T) 는 하이가 되고 상보 신호 (B) 는 로우가 될 수 있다. 클럭 신호 (Mix CLK) 의 전위 레벨이 임계 전압 (Vth) 보다 더 낮을 때, 상보 신호 (T) 는 로우가 되고 상보 신호 (B) 는 하이가 될 수 있다.
상보 신호 (T 및 B) 는 파형 변형을 가질 수 있다. 파형 변형을 최소화하기 위해서, 클럭 신호 (Mix CLK) 의 전위 레벨이 임계 전압 (Vth) 을 통과할 때 거의 동시에 상보적인 방식으로 상보 신호 (T) 및 상보 신호 (B) 는 하이에서 로우로 전이하고 그 역으로도 전이할 수 있다. 이와 같은 방법으로, 클럭 신호 (Mix CLK) 가 임계 전압 (Vth) 을 통과할 때 거의 동시에 상보 신호 (T 및 B) 는 임계 전압 (Vth') 을 통과할 수 있다. 임계 전압 (Vth') 은 상보 신호 (T 및 B) 의 최대 전위 레벨의 약 1/2 일 수 있다.
DLL 회로 (10) 의 동작을 설명한다.
도 4 를 다시 참조하면, 내부 클럭 신호 (D3) 의 상승 에지는 제 1 위상 판정회로 (1) 및 임의 위상 발생회로 (3) 를 포함할 수도 있는 제어 루프에 의해 판정될 수 있다. 내부 클럭 신호 (D3) 의 논리 하이 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 하이가 될 때, 제 1 위상 판정회로 (1) 는 논리 하이 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다. 그러나, 내부 클럭 신호 (D3) 의 하이 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 로우가 될 때, 제 1 위상 판정회로 (1) 는 논리 로우 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다. 이와 같은 방법으로, 제 1 위상 판정회로 (1) 는 내부 클럭 신호 (D3) 의 상승 에지가 시간상 지연되거나 빨라지는지를 표시할 수 있다.
내부 클럭 신호 (D3) 의 하강 에지는 제 2 위상 판정회로 (2) 및 가변 펄스폭 회로 (4) 를 포함할 수도 있는 제어 루프에 의해 판정될 수 있다. 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 하이가 될 때, 제 2 위상 판정회로 (2) 는 논리 하이 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 그러나, 내부 클럭 신호 (D3) 의 로우 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 로우가 될 때, 제 2 위상 판정회로 (2) 는 논리 로우 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 이와 같은 방법으로, 제 2 위상 판정회로 (2) 는 내부 클럭 신호 (D3) 의 하강 에지가 시간상 지연되거나 빨라지는지를 표시할 수 있다.
임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 를 수신하고 위상 판정 결과 신호 (D4) 에 의해 판정된 지연을 출력하여 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다. 조정된 기준 클럭 신호 (D2') 는 상보 신호 (T 및 B) 를 포함할 수 있다. 위상 판정 결과 신호 (D4) 가 논리 하이를 가질 때, 임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 로부터 (이전의 사이클보다) 더 작은 시간 지연을 가진 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다. 위상 판정 결과 신호 (D4) 가 논리 로우를 가질 때, 임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 로부터 (이전의 사이클보다) 더 큰 시간 지연을 가진 조정된 기준 클럭 신호 (D2') 를 발생시킬 수 있다.
이와 같은 방법으로, 내부 클럭 신호 (D3) 의 포지티브 에지는 외부 클럭 신호 (D1) 의 포지티브 에지와 함께 로킹될 수 있다.
가변 펄스폭 회로 (4) 는 조정된 기준 클럭 신호 (D2') 를 수신하고 위상 판정 결과 신호 (D5) 의 논리값에 따라 조정된 기준 클럭 신호 (D2') 의 펄스폭을 조정함으로써 내부 클럭 신호 (D3) 를 출력할 수 있다. 위상 판정 결과 신호 (D5) 가 논리 하이를 가질 때, 가변 펄스폭 회로 (4) 는 이전의 사이클보다 더 큰 펄스폭을 가진 내부 클럭 신호 (D3) 를 발생시킬 수 있다. 일 예에서처럼, 펄스폭은 논리 하이 펄스폭일 수 있다. 위상 판정 결과 신호 (D5) 가 논리 로우를 가질 때, 가변 펄스폭 회로 (4) 는 이전의 사이클보다 더 작은 펄스폭을 가진 내부 클럭 신호 (D3) 를 발생시킬 수 있다.
이와 같은 방법으로, 내부 클럭 신호 (D3) 의 네거티브 에지는 외부 클럭 신호 (D1) 의 네거티브 에지와 로킹될 수 있다.
가변 펄스폭 회로 (4) 에 의해 기인될 수도 있는 내부 클럭 신호의 상승 에지상의 지연이 제 1 위상 판정회로 (1) 및 임의 위상 발생회로 (3) 에 의해 보상될 수 있다는 것을 주목한다. 이와 같은 방법으로, 임의 위상 발생회로 (3) 에 의해 기인될 수도 있는 내부 클럭 신호 (D3) 의 하강 에지상의 지연이 제 2 위상 판정회로 (2) 및 가변 펄스폭 회로 (4) 에 의해 보상될 수 있다.
도 11 을 참조하면, 일 실시예에 따른 내부 클럭 신호 (D3) 의 타이밍도가 도시되어 있다. 도 11 의 타이밍도는 외부 클럭 신호 (D1) 의 하이고잉 펄스폭이 T1 의 절반보다 작은 경우를 나타내고, 여기서 T1 은 외부 클럭 신호 (D1) 의 주기이다. 내부 클럭 신호 (D3) 의 상승 및 하강 에지는 외부 클럭 신호 (D1) 의 상승 및 하강 에지상에 로킹될 수 있다. 이와 같은 방법으로, 외부 클럭 신호의 양 에지상에 로킹되는 단일의 내부 클럭 신호가 발생될 수 있다.
도 12 를 참조하면, 일 실시예에 따른 내부 클럭 신호 (D3) 를 나타내는 타이밍도가 도시되어 있다. 도 12 의 타이밍도는 외부 클럭 신호 (D1) 의 하이고잉 펄스폭이 T1 의 절반보다 큰 경우를 나타내고, 여기서 T1 은 외부 클럭 신호 (D1) 의 주기이다. 내부 클럭 신호 (D3) 의 상승 및 하강 에지는 외부 클럭 신호 (D1) 의 상승 및 하강 에지상에 로킹될 수 있다. 이와 같은 방법으로, 외부 클럭 신호의 양 에지상에 로킹되는 단일의 내부 클럭 신호가 발생될 수 있다.
도 11 및 12 를 참조하여 상술한 바와 같이, 단일 내부 클럭 신호는 외부 클럭 신호의 펄스폭에 상관없이 외부 클럭 신호의 상승 및 하강 에지상에 로킹되는 에지를 가질 수 있다.
도 13 을 참조하면, 일 실시예에 따른 DLL 회로의 개략 블록도가 도시되어 있고 도면 부호 (10") 가 주어진다.
DLL 회로 (10") 는 제 1 위상 판정회로 (1), 제 2 위상 판정회로 (2), 임의 위상 발생회로 (3), 가변 펄스폭 회로 (4) 를 포함할 수 있다.
DLL 회로 (10") 는, 가변 펄스폭 회로 (4) 가 제 1 위상 판정회로 (1) 로부터 위상 판정 결과 신호 (D4) 를 수신한다는 점에서, 도 4 의 실시예에서 나타낸 DLL 회로 (10) 와는 다르다. 또한, 임의 위상 발생회로 (3) 는 제 2 위상 판정회로 (2) 로부터 위상 판정 결과 신호 (D5) 를 수신할 수 있다.
도 13 의 실시예의 제 1 위상 판정회로 (1) 의 동작 및 구조는 도 4 의 실시예의 제 1 위상 판정회로 (1) 와 대체적으로 동일하다. 도 13 의 실시예의 제 2 위상 판정회로 (2) 의 동작 및 구조는 도 4 의 실시예의 제 2 위상 판정회로 (2) 와 대체적으로 동일하다. 도 13 의 실시예의 임의 위상 발생회로 (3) 의 동작 및 구조는 도 4 의 실시예의 임의 위상 발생회로 (3) 와 대체적으로 동일하다. 도 13 의 실시예의 가변 펄스폭 회로 (4) 의 동작 및 구조는 도 4 의 실시예의 가변 펄스폭 회로 (4) 와 대체적으로 동일하다.
이 경우, 내부 클럭 신호 (D3) 의 하강 에지는 제 2 위상 판정회로 (2) 및 임의 위상 발생회로 (3) 를 포함하는 제어 루프에 의해 판정될 수 있다. 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 하이가 될 때, 제 2 위상 판정회로 (2) 는 논리 하이 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 그러나, 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 로우가 될 때, 제 2 위상 판정회로 (2) 는 논리 로우 위상 판정 결과 신호 (D5) 를 발생시킬 수 있다. 이와 같은 방법으로, 제 2 위상 판정회로 (2) 는 내부 클럭 신호 (D3) 의 상승 에지가 시간상 지연되거나 빨라질 필요가 있는지를 표시한다.
내부 클럭 신호 (D3) 의 상승 에지는 제 1 위상 판정회로 (1) 및 가변 펄스폭 회로 (4) 를 포함하는 제어 루프에 의해 판정될 수 있다. 내부 클럭 신호 (D3) 의 논리 하이 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 하이가 될 때, 제 1 위상 판정회로 (1) 는 논리 하이 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다. 그러나, 내부 클럭 신호 (D3) 의 논리 로우 레벨로의 전이시에 외부 클럭 신호 (D1) 의 논리 레벨이 논리 하이가 될 때, 제 1 위상 판정회로 (1) 는 논리 로우 위상 판정 결과 신호 (D4) 를 발생시킬 수 있다. 이와 같은 방법으로, 제 1 위상 판정회로 (1) 는 내부 클럭 신호 (D3) 의 상승 에지가 시간상 지연되거나 빨라질 필요가 있는지를 표시한다.
임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 를 수신하고 위상 판정 결과 신호 (D5) 에 의해 판정된 지연을 제공하여 조정된 기준 클럭 신호 (D2") 를 발생시킬 수 있다. 조정된 기준 클럭 신호 (D2") 는 상보 신호 (T 및 B) 를 포함할 수 있다.
위상 판정 결과 신호 (D5) 가 논리 하이를 가질 때, 임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 로부터 (이전의 사이클보다) 더 큰 시간 지연을 가진 조정된 기준 클럭 신호 (D2") 를 발생시킬 수 있다. 위상 판정 결과 신호 (D5) 가 논리 로우일 때, 임의 위상 발생회로 (3) 는 기준 클럭 신호 (D2) 로부터 (이전의 사이클보다) 더 작은 시간 지연을 가진 조정된 기준 클럭 신호 (D2") 를 발생시킬 수 있다.
이와 같은 방법으로, 내부 클럭 신호 (D3) 의 네거티브 에지는 외부 클럭 신호 (D1) 의 포지티브 에지와 로킹될 수 있다.
가변 펄스폭 회로 (4) 는 조정된 기준 클럭 신호 (D2") 를 수신하고 위상 판정 결과 신호 (D4) 의 논리값에 따라 조정된 기준 클럭 신호 (D2") 의 펄스폭을 조정함으로써 내부 클럭 신호 (D1) 를 출력할 수 있다. 위상 판정 결과 신호 (D4) 는 논리 하이를 가질 때, 가변 펄스폭 회로 (4) 는 이전의 사이클보다 더 작은 펄스폭을 가진 내부 클럭 신호 (D3) 를 발생시킬 수 있다. 일 예에서처럼, 펄스폭은 논리 로우 펄스폭일 수 있다. 위상 판정 결과 신호 (D4) 가 논리 로우를 가질 때, 가변 펄스폭 회로 (4) 는 이전의 사이클보다 더 큰 펄스폭을 가진 내부 클럭 신호 (D3) 를 발생시킬 수 있다.
이와 같은 방법으로, 내부 클럭 신호 (D3) 의 포지티브 에지는 외부 클럭 신호 (D1) 의 네거티브 에지와 로킹될 수 있다.
가변 펄스폭 회로 (4) 에 의해 기인될 수도 있는 내부 클럭 신호 (D3) 의 하강 에지상의 지연이 제 2 위상 판정회로 (2) 및 임의 위상 발생회로 (3) 에 의해 보상될 수 있다는 것을 주목한다. 이와 같이, 임의 위상 발생회로 (3) 에 의해 기인될 수도 있는 상승 에지상의 지연이 제 1 위상 판정회로 (1) 및 가변 펄스폭 회로 (4) 에 의해 보상될 수 있다.
본 실시예는 내부 클럭의 포지티브 및 네거티브 에지를 외부적으로 공급된 클럭의 포지티브 및 네거티브 에지를 각각 로킹할 수 있는 DLL 회로를 개시한다. 이와 같은 방법으로, 내부 클럭 신호 (D3) 를 정확하게 발생시켜 외부 클럭 신호 (D1) 와 동기하여 동작하게 할 수 있다.
하나의 임의 위상 발생회로 (3) 만이 도 4 및 13 에 나타낸 DLL 회로 (10 및 10") 의 실시예에 사용될 수 있다는 것을 주목한다. 이는 도 1 에 나타낸 종래의 DLL 회로 (100) 와는 반대로 DLL 회로에 의해 차지되는 칩 영역상의 비율을 감소시킬 수 있다.
상술한 실시예는 예시적인 것으로, 본 발명은 이 실시예에 한정되지 않는 것으로 이해하여야 한다. 상술한 실시예에서 특정의 구성은 제한하려는 것이 아니다.
예를 들어, 논리 하이 또는 논리 로우가 내부 클럭 에지가 빨라지거나 또는 지연될 필요가 있고 그 역으로도 성립할 필요가 있다는 점에서 위상 판정 결과 신호의 논리 레벨이 임의적일 수 있다.
일 예에서처럼, n 형 IGFET 및 p 형 IGFET 는 메탈 옥시드 반도체 (MOS) FET 일 수 있다.
또한, 다양한 특정의 실시예를 상세하게 설명하였지만, 본 발명은 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형, 치환 및 대체할 수 있다. 따라서, 본 발명은 첨부한 특허청구범위에 의해서만 제한되는 것이다.
이상 설명한 바와 같이, 본 발명에 의한 DLL 회로는 외부 클럭 신호의 상승 및 하강 에지와 동기하여 단일 시스템 클럭 신호를 출력할 수 있다. 또한, 종래의 DLL 회로에 비해 칩 영역을 차지하는 비율을 감소시킬 수 있다.
Claims (20)
- 제 1 외부 클럭 에지 및 제 2 외부 클럭 에지를 가진 외부 클럭;제 1 내부 클럭 에지 및 제 2 내부 클럭 에지를 가진 내부 클럭;상기 외부 클럭 및 상기 내부 클럭을 수신하고, 상기 제 1 외부 클럭 에지 및 상기 제 1 내부 클럭 에지 사이의 위상 관계에 기초하여 제 1 위상 판정 신호를 출력하도록 접속된 제 1 위상 판정회로;상기 외부 클럭 및 상기 내부 클럭을 수신하고, 상기 제 2 외부 클럭 에지 및 상기 제 2 내부 클럭 에지 사이의 위상 관계에 기초하여 제 2 위상 판정 신호를 출력하도록 접속된 제 2 위상 판정회로;상기 제 1 위상 판정 신호를 수신하고, 그 제 1 위상 판정 신호의 값에 기초하여 위상을 가진 조정된 위상 클럭을 출력하도록 접속된 임의 위상 발생회로; 및상기 제 2 위상 판정 신호를 수신하고 그 제 2 위상 판정 신호의 값에 기초하여 상기 제 2 내부 클럭 에지를 지연시키도록 접속된 가변 펄스폭 회로를 포함하는 것을 특징으로 하는 지연 동기 루프 (DLL) 회로.
- 제 1 항에 있어서,상기 제 1 내부 클럭 에지는 상기 제 1 외부 클럭 에지와 거의 로킹되며,상기 제 2 내부 클럭 에지는 상기 제 2 외부 클럭 에지와 거의 로킹되는 것을 특징으로 하는 DLL 회로.
- 제 2 항에 있어서,상기 제 1 내부 클럭 에지는 포지티브 에지이고,상기 제 1 외부 클럭 에지는 포지티브 에지이고,상기 제 2 내부 클럭 에지는 네거티브 에지이고,상기 제 2 외부 클럭 에지는 네거티브 에지인 것을 특징으로 하는 DLL 회로.
- 제 2 항에 있어서,상기 제 1 내부 클럭 에지는 네거티브 에지이고,상기 제 1 외부 클럭 에지는 네거티브 에지이고,상기 제 2 내부 클럭 에지는 포지티브 에지이고,상기 제 2 외부 클럭 에지는 포지티브 에지인 것을 특징으로 하는 DLL 회로.
- 제 1 항에 있어서,상기 임의 위상 발생회로는, 기준 클럭을 수신하고, 그 기준 클럭으로부터 위상 시프트되는 상기 조정된 위상 클럭을 출력하도록 접속된 것을 특징으로 하는 DLL 회로.
- 제 5 항에 있어서,상기 임의 위상 발생회로는,상기 기준 클럭을 수신하고 복수의 위상 시프트된 클럭 신호를 출력하도록 접속된 위상 클럭 신호 발생회로;상기 제 1 위상 판정 신호를 수신하고 적어도 하나의 클럭 선택 신호를 출력하도록 접속된 위상 제어 회로; 및상기 적어도 하나의 클럭 선택 신호를 수신하고 상기 복수의 위상 시프트된 클럭 신호중의 적어도 하나의 클럭 신호를 선택하여 상기 조정된 위상 클럭을 발생시키도록 접속된 클럭 신호 선택회로를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 1 외부 클럭 에지와 제 2 외부 클럭 에지를 갖는 외부 클럭;기준 클럭을 수신하는 제 1 지연 회로; 및제 1 로킹된 클럭 에지와 제 2 로킹된 클럭 에지를 가진 로킹된 클럭을 제공하는 제 2 지연 회로을 구비하며,상기 제 1 지연 회로는, 상기 외부 클럭 및 상기 제 1 로킹된 클럭 에지의 타이밍에 기초하여, 상기 기준 클럭의 위상을 지연시킴으로써 위상조정된 클럭을 제공하고,상기 제 2 지연회로는, 상기 외부 클럭 및 상기 제 2 로킹된 클럭 에지의 타이밍에 기초하여 상기 제 1 지연회로로부터 제공되는 상기 위상조정된 클럭의 펄스폭을 조정하는 것을 특징으로 하는 DLL 회로.
- 제 7 항에 있어서,상기 제 2 지연 회로는, 상기 제 2 로킹된 클럭 에지에 대하여 상기 제 2 외부 클럭 에지의 타이밍에 기초하여 논리값을 갖는 위상 판정 결과 신호를 수신하도록 접속되고,상기 제 2 지연 회로는,상기 위상 판정 결과 신호를 수신하고 제 1 지연 전위를 출력하도록 접속된 지연 제어 회로; 및상기 제 1 지연 전위를 수신하고 상기 제 1 지연 전위에 따라 상기 위상조정된 클럭의 펄스폭이 조정되어 있는 상기 로킹된 클럭 신호를 제공하도록 접속된 지연 발생기를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 8 항에 있어서,상기 제 2 지연 회로는,상기 제 1 지연 전위를 수신하고 상기 제 1 지연 전위에 기초하여 임피던스를 제공하도록 접속된 제 1 제어가능 임피던스 장치를 더 포함하고,상기 위상조정된 클럭의 펄스폭이 상기 제 1 제어가능 임피던스 장치의 상기 임피던스에 따라 조정되는 것을 특징으로 하는 DLL 회로.
- 제 9 항에 있어서,상기 제 2 지연 회로는,상기 지연 제어 회로에 의해 제공되는 제 2 지연 전위;상기 제 2 지연 전위를 수신하고 상기 제 2 지연 전위에 기초하여 임피던스를 제공하도록 접속된 제 2 제어가능 임피던스 장치를 더 포함하고,상기 위상조정된 클럭의 펄스폭은 상기 제 1 제어가능 임피던스 장치의 상기 임피던스 및 상기 제 2 제어가능 임피던스 장치의 상기 임피던스에 따라 조정되는 것을 특징으로 하는 DLL 회로.
- 제 10 항에 있어서,제 1 임피던스 제어 노드는 상기 제 1 지연 전위를 수신하고,상기 지연 제어 회로는 상기 제 1 임피던스 제어 노드에 접속된 제 1 커패시터를 포함하고,제 2 임피던스 제어 노드는 상기 제 2 지연 전위를 수신하고,상기 지연 제어 회로는 상기 제 2 임피던스 제어 노드에 접속된 제 2 커패시터를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 7 항에 있어서,상기 제 1 로킹된 클럭 에지 및 상기 제 1 외부 클럭 에지는 포지티브 클럭 에지이고,상기 제 2 로킹된 클럭 에지 및 상기 제 2 외부 클럭 에지는 네거티브 클럭 에지인 것을 특징으로 하는 DLL 회로.
- 제 7 항에 있어서,상기 제 1 로킹된 클럭 에지 및 상기 제 1 외부 클럭 에지는 네거티브 클럭 에지이고,상기 제 2 로킹된 클럭 에지 및 상기 제 2 외부 클럭 에지는 포지티브 클럭 에지인 것을 특징으로 하는 DLL 회로.
- 제 7 항에 있어서,상기 외부 클럭 및 상기 로킹된 클럭을 수신하고 상기 제 1 외부 클럭 에지와 상기 제 1 로킹된 클럭 에지의 타이밍에 기초하여 제 1 위상 판정 결과 신호를 발생시키도록 접속된 제 1 위상 판정회로를 더 포함하며,상기 제 1 지연 회로는 상기 제 1 위상 판정 결과 신호를 수신하도록 접속되고,상기 제 1 위상 판정회로는,상기 외부 클럭 및 기준 전위를 수신하여, 상기 외부 클럭이 상기 제 1 로킹된 클럭 에지에서 상기 기준 전위보다 높은 전위를 가지면 제 1 판정 논리 레벨을 래칭하고, 상기 외부 클럭이 상기 제 1 로킹된 클럭 에지에서 상기 기준 전위보다 낮은 전위를 가지면 제 2 판정 논리 레벨을 래칭하도록 접속된 제 1 래치 회로를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 14 항에 있어서,상기 외부 클럭 및 상기 로킹된 클럭을 수신하고 상기 제 2 외부 클럭 에지와 상기 제 2 로킹된 클럭 에지의 타이밍에 기초하여 제 2 위상 판정 결과 신호를 발생시키도록 접속된 제 2 위상 판정회로를 더 포함하며,상기 제 2 지연 회로는 상기 제 2 위상 판정 결과 신호를 수신하도록 접속되고,상기 제 2 위상 판정회로는,상기 외부 클럭 및 상기 기준 전위를 수신하여, 상기 외부 클럭이 상기 제 2 로킹된 클럭 에지에서 상기 기준 전위보다 높은 전위를 가지면 제 3 판정 논리 레벨을 래칭하고, 상기 외부 클럭이 상기 제 2 로킹된 클럭 에지에서 상기 기준 전위보다 낮은 전위를 가지면 제 4 판정 논리 레벨을 래칭하도록 접속된 제 2 래치 회로를 포함하는 것을 특징으로 하는 DLL 회로.
- 외부 클럭의 제 1 위상과 내부 클럭의 제 1 위상을 비교하여, 제 1 비교 결과를 발생시키는 단계;상기 제 1 비교 결과에 기초하여 기준 클럭으로부터 조정된 클럭을 발생시키는 단계;상기 외부 클럭의 제 2 위상과 상기 내부 클럭의 제 2 위상을 비교하여, 제 2 비교 결과를 발생시키는 단계; 및상기 제 2 비교 결과에 기초하여 상기 조정된 클럭의 펄스폭을 조정하여 내부 클럭을 발생시키는 단계를 포함하는 것을 특징으로 하는 지연 동기 루프 (DLL) 제어방법.
- 삭제
- 제 16 항에 있어서,상기 외부 클럭의 상기 제 2 위상과 상기 내부 클럭의 상기 제 2 위상을 비교하는 단계는,제 2 내부 클럭 에지에 기초하여 제 2 위상 판정회로를 인에이블시켜 상기 외부 클럭의 논리 레벨에 기초하여 상기 제 2 비교 결과를 발생시키는 단계를 포함하는 것을 특징으로 하는 DLL 제어방법.
- 제 16 항에 있어서,상기 조정된 클럭의 펄스폭을 조정하는 단계는,제어가능 임피던스 경로의 임피던스를 조정함으로써 지연 회로의 프로파게이션 지연을 수정하는 단계를 포함하는 것을 특징으로 DLL 제어방법.
- 제 16 항에 있어서,기준 클럭으로부터 조정된 클럭을 발생시키는 단계는,상기 제 1 비교 결과에 따라 상기 기준 클럭으로부터 위상 시프트된 상보 클럭 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 DLL 제어방법.
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