JP3011138B2 - ディレイロックドループ回路 - Google Patents
ディレイロックドループ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＤＬＬ（Ｄｅｌａｙ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にＲａｍｂ
ｕｓ ＤＲＡＭに用いて好適なＤＬＬ回路に関する。
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にＲａｍｂ
ｕｓ ＤＲＡＭに用いて好適なＤＬＬ回路に関する。
【０００２】
【従来の技術】図５に、従来のＲａｍｂｕｓ ＤＲＡＭ
（Ｒａｍｂｕｓ社提案の高速インターフェース技術に準
拠したＤＲＡＭ）のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路の基本構成を示す。図５を参照して、
このＤＬＬについて以下に説明する。なお、図５は、文
献（“A 2.5 V CMOS Delay-Locked Loop for an
18 Mbit, 500 Megabyte/s DRAM”, IEEE JOURNAL
OF SOLID-STATE CIRCUITS, VOL. 29, NO. 12,
DECEMBER 1994）の記載に基づくものである。
（Ｒａｍｂｕｓ社提案の高速インターフェース技術に準
拠したＤＲＡＭ）のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路の基本構成を示す。図５を参照して、
このＤＬＬについて以下に説明する。なお、図５は、文
献（“A 2.5 V CMOS Delay-Locked Loop for an
18 Mbit, 500 Megabyte/s DRAM”, IEEE JOURNAL
OF SOLID-STATE CIRCUITS, VOL. 29, NO. 12,
DECEMBER 1994）の記載に基づくものである。
【０００３】ＤＬＬ回路は、基本クロック発生部、位相
検出部、位相調整部、出力部の４つに大別される。
検出部、位相調整部、出力部の４つに大別される。
【０００４】図５を参照すると、基本クロック発生部
は、周期がＴ［ｓ］で小振幅する外部クロック（ＥＸＴ
ＣＬＫ）２０００とリファレンス電圧（ＶＲＥＦ）２０
０１とを入力とし大振幅信号に増幅するアンプ（ＡＭ
Ｐ）２と、外部入力クロックのデューティを５０％に調
整するデューティサイクルコレクタ（Ｄｕｔｙ Ｃｙｃ
ｌｅ Ｃｏｒｒｅｃｔｏｒ、以下「ＤＣＣ」と略記す
る）１と、小振幅から大振幅へ変換するアンプ２の出力
であるクロック（ＩＮＴＣＬＫ）２０１の２倍周期（２
Ｔ［ｓ］）で互いに９０°位相（時間にしてＴ／２
［ｓ］）の異なる４つの信号Ｉ４０１、Ｑ４０２、Ｉ￣
４０３、Ｑ￣４０４を発生する４相クロック発生回路４
から構成される。
は、周期がＴ［ｓ］で小振幅する外部クロック（ＥＸＴ
ＣＬＫ）２０００とリファレンス電圧（ＶＲＥＦ）２０
０１とを入力とし大振幅信号に増幅するアンプ（ＡＭ
Ｐ）２と、外部入力クロックのデューティを５０％に調
整するデューティサイクルコレクタ（Ｄｕｔｙ Ｃｙｃ
ｌｅ Ｃｏｒｒｅｃｔｏｒ、以下「ＤＣＣ」と略記す
る）１と、小振幅から大振幅へ変換するアンプ２の出力
であるクロック（ＩＮＴＣＬＫ）２０１の２倍周期（２
Ｔ［ｓ］）で互いに９０°位相（時間にしてＴ／２
［ｓ］）の異なる４つの信号Ｉ４０１、Ｑ４０２、Ｉ￣
４０３、Ｑ￣４０４を発生する４相クロック発生回路４
から構成される。
【０００５】この基本クロック発生部の動作を説明する
ためのタイミングチャートを図６に示す。
ためのタイミングチャートを図６に示す。
【０００６】外部クロック（ＥＸＴＣＬＫ）２０００の
入力デューティが５０％でない場合、ＤＣＣ１は、入力
クロックのＨｉｇｈ期間−Ｌｏｗ期間に応じて増減する
出力電圧１０１を発生し、発生した電圧１０１はアンプ
２にフィードバックされる。アンプ２は、発生電圧１０
１に応じて、デューティを５０％に調整し、内部クロッ
ク（ＩＮＴＣＬＫ）２０１を出力する。入力デューティ
が５０％の場合、ＤＣＣ出力１０１は固定レベルとな
り、アンプ２はデューティ調整を行わない。
入力デューティが５０％でない場合、ＤＣＣ１は、入力
クロックのＨｉｇｈ期間−Ｌｏｗ期間に応じて増減する
出力電圧１０１を発生し、発生した電圧１０１はアンプ
２にフィードバックされる。アンプ２は、発生電圧１０
１に応じて、デューティを５０％に調整し、内部クロッ
ク（ＩＮＴＣＬＫ）２０１を出力する。入力デューティ
が５０％の場合、ＤＣＣ出力１０１は固定レベルとな
り、アンプ２はデューティ調整を行わない。
【０００７】４相クロック発生回路４は、クロック（Ｉ
ＮＴＣＬＫ）２０１のＨｉｇｈエッジ（立ち上がりエッ
ジ）に同期して、相補信号Ｉ４０１、Ｉ￣４０２を発生
し、クロック（ＩＮＴＣＬＫ）２０１のＬｏｗエッジ
（立ち下がりエッジ）に同期して相補信号Ｑ４０３、Ｑ
￣４０４を発生する。信号Ｉ４０１、Ｉ￣４０２と、Ｑ
４０３、Ｑ￣４０４は、それぞれＩＮＴＣＬＫ２０１の
ＨｉｇｈエッジとＬｏｗエッジ同期であるため、位相差
は、ＩＮＴＣＬＫ２０１のＨｉｇｈ−Ｌｏｗ期間（＝Ｔ
［ｓ］／２）となる。
ＮＴＣＬＫ）２０１のＨｉｇｈエッジ（立ち上がりエッ
ジ）に同期して、相補信号Ｉ４０１、Ｉ￣４０２を発生
し、クロック（ＩＮＴＣＬＫ）２０１のＬｏｗエッジ
（立ち下がりエッジ）に同期して相補信号Ｑ４０３、Ｑ
￣４０４を発生する。信号Ｉ４０１、Ｉ￣４０２と、Ｑ
４０３、Ｑ￣４０４は、それぞれＩＮＴＣＬＫ２０１の
ＨｉｇｈエッジとＬｏｗエッジ同期であるため、位相差
は、ＩＮＴＣＬＫ２０１のＨｉｇｈ−Ｌｏｗ期間（＝Ｔ
［ｓ］／２）となる。
【０００８】再び、図５を参照して、位相検出部は、位
相検出回路３からなり、外部入力クロック（ＥＸＴＣＬ
Ｋ）２０００と、ＤＬＬ出力（ＤＬＬＯＵＴ）２００２
の位相関係（位相進み／遅れ）を検出する。
相検出回路３からなり、外部入力クロック（ＥＸＴＣＬ
Ｋ）２０００と、ＤＬＬ出力（ＤＬＬＯＵＴ）２００２
の位相関係（位相進み／遅れ）を検出する。
【０００９】位相検出部の動作を説明するためのタイミ
ングチャートを図７に示す。ＤＬＬＯＵＴ２００２の毎
回のＬｏｗエッジ（立ち下がりエッジ）時に、ＥＸＴＣ
ＬＫ２０００とリファレンス電圧（ＶＲＥＦ）２００１
の大小関係から位相進みまたは位相遅れを検出する。
ングチャートを図７に示す。ＤＬＬＯＵＴ２００２の毎
回のＬｏｗエッジ（立ち下がりエッジ）時に、ＥＸＴＣ
ＬＫ２０００とリファレンス電圧（ＶＲＥＦ）２００１
の大小関係から位相進みまたは位相遅れを検出する。
【００１０】ＤＬＬ出力（ＤＬＬＯＵＴ）２００２が外
部クロック（ＥＸＴＣＬＫ）２０００に対して位相が進
んでいる場合、ＤＬＬＯＵＴ２００２のＬｏｗエッジ時
には、ＥＸＴＣＬＫ２０００のレベルは、ＶＲＥＦ２０
０１のレベルよりも高い。位相検出部は、この電位差を
増幅して、出力（ＤＥＴＯＵＴ）３０１としてＨｉｇｈ
レベルを出す（図７（ａ）の位相進み状態（ＥＸＴＣＬ
Ｋ＞ＶＲＥＦ）参照）。
部クロック（ＥＸＴＣＬＫ）２０００に対して位相が進
んでいる場合、ＤＬＬＯＵＴ２００２のＬｏｗエッジ時
には、ＥＸＴＣＬＫ２０００のレベルは、ＶＲＥＦ２０
０１のレベルよりも高い。位相検出部は、この電位差を
増幅して、出力（ＤＥＴＯＵＴ）３０１としてＨｉｇｈ
レベルを出す（図７（ａ）の位相進み状態（ＥＸＴＣＬ
Ｋ＞ＶＲＥＦ）参照）。
【００１１】ＤＬＬＯＵＴ２００２がＥＸＴＣＬＫ２０
００に対して位相が遅れている場合は、ＤＬＬＯＵＴ２
００２のＬｏｗエッジ時には、逆に、ＶＲＥＦ２００１
のレベルがＥＸＴＣＬＫ２０００のレベルよりも高くな
るため、ＤＥＴＯＵＴ３０１はＬｏｗレベルになる（図
７（ｂ）の位相遅れ状態（ＥＸＴＣＬＫ＜ＶＲＥＦ）参
照）。
００に対して位相が遅れている場合は、ＤＬＬＯＵＴ２
００２のＬｏｗエッジ時には、逆に、ＶＲＥＦ２００１
のレベルがＥＸＴＣＬＫ２０００のレベルよりも高くな
るため、ＤＥＴＯＵＴ３０１はＬｏｗレベルになる（図
７（ｂ）の位相遅れ状態（ＥＸＴＣＬＫ＜ＶＲＥＦ）参
照）。
【００１２】また、外部クロック（ＥＸＴＣＬＫ）２０
００の位相とＤＬＬの出力（ＤＬＬＯＵＴ）２００２の
位相が一致した（位相ロック状態）場合、ＤＬＬＯＵＴ
２００２のＬｏｗエッジ時において、ＥＸＴＣＬＫ２０
００のレベルがＶＲＥＦ２００１に対して高くなった
り、低くなったりするため、位相検出回路３の出力ＤＥ
ＴＯＵＴ３０１は、Ｈｉｇｈ、Ｌｏｗを繰り返す（図７
（ｃ）の位相進み状態（ＥＸＴＣＬＫ〜ＶＲＥＦ）参
照）。
００の位相とＤＬＬの出力（ＤＬＬＯＵＴ）２００２の
位相が一致した（位相ロック状態）場合、ＤＬＬＯＵＴ
２００２のＬｏｗエッジ時において、ＥＸＴＣＬＫ２０
００のレベルがＶＲＥＦ２００１に対して高くなった
り、低くなったりするため、位相検出回路３の出力ＤＥ
ＴＯＵＴ３０１は、Ｈｉｇｈ、Ｌｏｗを繰り返す（図７
（ｃ）の位相進み状態（ＥＸＴＣＬＫ〜ＶＲＥＦ）参
照）。
【００１３】再び図５を参照すると、位相調整部は、位
相検出（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）回路３のＨｉ
ｇｈ／Ｌｏｗのデジタル出力信号であるＤＥＴＯＵＴ３
０１のＨｉｇｈ期間−Ｌｏｗ期間に応じて増減するアナ
ログ電圧ＶＣ５０１を発生するチャージポンプ回路５
と、最終的な位相ロック状態を決定し、４相クロック発
生回路４の基本クロックＩ４０１、Ｑ４０２、Ｉ￣４０
３、Ｑ￣４０４から、位相調整に必要となる３つのクロ
ックの組み合わせを選択する、位相選択（Ｐｈａｓｅ
Ｓｅｌｅｃｔｏｒ）回路６と、チャージポンプ回路５の
出力電圧ＶＣ５０１レベルに応じてミキシングを行い、
周期が２Ｔ［ｓ］で、９０°位相（時間にしてＴ／２
［ｓ］）異なる出力クロックＪ７０１、Ｒ８０１をそれ
ぞれを生成する第１、第２の位相ミキサ７、８を備えて
構成される。
相検出（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）回路３のＨｉ
ｇｈ／Ｌｏｗのデジタル出力信号であるＤＥＴＯＵＴ３
０１のＨｉｇｈ期間−Ｌｏｗ期間に応じて増減するアナ
ログ電圧ＶＣ５０１を発生するチャージポンプ回路５
と、最終的な位相ロック状態を決定し、４相クロック発
生回路４の基本クロックＩ４０１、Ｑ４０２、Ｉ￣４０
３、Ｑ￣４０４から、位相調整に必要となる３つのクロ
ックの組み合わせを選択する、位相選択（Ｐｈａｓｅ
Ｓｅｌｅｃｔｏｒ）回路６と、チャージポンプ回路５の
出力電圧ＶＣ５０１レベルに応じてミキシングを行い、
周期が２Ｔ［ｓ］で、９０°位相（時間にしてＴ／２
［ｓ］）異なる出力クロックＪ７０１、Ｒ８０１をそれ
ぞれを生成する第１、第２の位相ミキサ７、８を備えて
構成される。
【００１４】次に、位相調整部における各回路動作につ
いて説明する。
いて説明する。
【００１５】簡単のために、ＤＬＬは位相ロック状態近
傍にあると仮定する。この場合、位相選択（Ｐｈａｓｅ
Ｓｅｌｅｃｔｏｒ）回路６の出力であるＩｓｅｌ６０
１、Ｑｓｅｌ６０２は、ＨｉｇｈまたはＬｏｗに固定し
てされており、位相調整用に３つのクロックが決定され
ている。
傍にあると仮定する。この場合、位相選択（Ｐｈａｓｅ
Ｓｅｌｅｃｔｏｒ）回路６の出力であるＩｓｅｌ６０
１、Ｑｓｅｌ６０２は、ＨｉｇｈまたはＬｏｗに固定し
てされており、位相調整用に３つのクロックが決定され
ている。
【００１６】ここでは、位相調整用クロックとして、Ｉ
４０１、Ｑ４０３、Ｉ￣４０４の３つのクロックが選択
されているものとして話を進めることにする。
４０１、Ｑ４０３、Ｉ￣４０４の３つのクロックが選択
されているものとして話を進めることにする。
【００１７】なお、位相選択回路（Ｐｈａｓｅ Ｓｅｌ
ｅｃｔｏｒ）６の回路動作の詳細については本発明の主
題に直接関係しないため、省略する。位相調整部の動作
タイミングチャートを図８に示す。
ｅｃｔｏｒ）６の回路動作の詳細については本発明の主
題に直接関係しないため、省略する。位相調整部の動作
タイミングチャートを図８に示す。
【００１８】位相ミキサ（Ｐｈａｓｅ Ｍｉｘｅｒ）７
は、チャージポンプ回路５の出力電圧ＶＣ５０１のレベ
ルに応じてクロックＩ４０１とＱ４０３をミキシング
し、出力Ｊ７０１の立ち上がり（立ち下がり）エッジ
を、Ｉ４０１の立ち上がり（立ち下がり）エッジ−立ち
上がり（立ち下がり）エッジ期間内で生成する。
は、チャージポンプ回路５の出力電圧ＶＣ５０１のレベ
ルに応じてクロックＩ４０１とＱ４０３をミキシング
し、出力Ｊ７０１の立ち上がり（立ち下がり）エッジ
を、Ｉ４０１の立ち上がり（立ち下がり）エッジ−立ち
上がり（立ち下がり）エッジ期間内で生成する。
【００１９】位相ミキサ８は、位相ミキサ７と同様に、
クロックＱ４０３とＩ￣４０２から出力Ｒ８０１を生成
する。基本クロックＩ４０１、Ｉ￣４０２、Ｑ４０３、
Ｑ￣４０４が、理想的にデューティ５０％で入力されて
おり、位相ミキサ７、８が製造上全く同じに作られた場
合、出力クロックＪ７０１とＲ８０１は、デューティ５
０％で、互いに位相差９０°（Ｔ／２［ｓ］）の関係を
保つ。
クロックＱ４０３とＩ￣４０２から出力Ｒ８０１を生成
する。基本クロックＩ４０１、Ｉ￣４０２、Ｑ４０３、
Ｑ￣４０４が、理想的にデューティ５０％で入力されて
おり、位相ミキサ７、８が製造上全く同じに作られた場
合、出力クロックＪ７０１とＲ８０１は、デューティ５
０％で、互いに位相差９０°（Ｔ／２［ｓ］）の関係を
保つ。
【００２０】出力部は、周期２Ｔ［ｓ］の位相調整部出
力Ｊ７０１とＲ８０１との排他的論理和（ＸＯＲ）をと
り、周期をＲ［ｓ］にするＸＯＲ回路からなる周波数倍
加回路９と、ＸＯＲ回路９の出力９０１を増幅するアン
プ１０と、チップ全体にクロック分配するためのバッフ
ァ回路１２と、出力段のデューティを５０％に調整する
ＤＣＣ１１と、を備えて構成される。ここで、アンプ１
０とＤＣＣ１１の機能は、アンプ２とＤＣＣ１の機能と
同様である。
力Ｊ７０１とＲ８０１との排他的論理和（ＸＯＲ）をと
り、周期をＲ［ｓ］にするＸＯＲ回路からなる周波数倍
加回路９と、ＸＯＲ回路９の出力９０１を増幅するアン
プ１０と、チップ全体にクロック分配するためのバッフ
ァ回路１２と、出力段のデューティを５０％に調整する
ＤＣＣ１１と、を備えて構成される。ここで、アンプ１
０とＤＣＣ１１の機能は、アンプ２とＤＣＣ１の機能と
同様である。
【００２１】出力部の動作について、図８に示したタイ
ミングチャートを参照して説明する。位相ミキサ７、８
の各出力Ｊ７０１とＲ８０１を周波数倍加回路９で排他
的論理和をとり、アンプ１０とバッファ１２の遅延で、
ＤＬＬ出力ＤＬＬＯＵＴ２００２が生成される。
ミングチャートを参照して説明する。位相ミキサ７、８
の各出力Ｊ７０１とＲ８０１を周波数倍加回路９で排他
的論理和をとり、アンプ１０とバッファ１２の遅延で、
ＤＬＬ出力ＤＬＬＯＵＴ２００２が生成される。
【００２２】
【発明が解決しようとする課題】上記した従来技術で
は、位相ミキサ７、８は全く同じ回路を用いているが、
製造バラツキ等により、全く同じ動作をする補償はな
い。
は、位相ミキサ７、８は全く同じ回路を用いているが、
製造バラツキ等により、全く同じ動作をする補償はな
い。
【００２３】例えば、位相ミキサ７と８とで、製造バラ
ツキによるＴｒのアンバランス等が異なると仮定した場
合を考える。この場合の動作タイミングチャートを図９
に示す。図９において、波線は、位相ミキサ８に、Ｔｒ
のアンバランスがなく作られた時に出力されるＲ８０１
の立ち上がりまたは立ち下がりエッジを示している。位
相ミキサ８の出力Ｒ８０１は周期としては、２Ｔ［ｓ］
であるが、製造バラツキで生じるＴｒのアンバランスに
より、Ｈｉｇｈ幅が、 Ｔ＋ΔＴ（ΔＴ＝ｔ２−ｔ１）［ｓ］ に広がった場合を例に説明する。
ツキによるＴｒのアンバランス等が異なると仮定した場
合を考える。この場合の動作タイミングチャートを図９
に示す。図９において、波線は、位相ミキサ８に、Ｔｒ
のアンバランスがなく作られた時に出力されるＲ８０１
の立ち上がりまたは立ち下がりエッジを示している。位
相ミキサ８の出力Ｒ８０１は周期としては、２Ｔ［ｓ］
であるが、製造バラツキで生じるＴｒのアンバランスに
より、Ｈｉｇｈ幅が、 Ｔ＋ΔＴ（ΔＴ＝ｔ２−ｔ１）［ｓ］ に広がった場合を例に説明する。
【００２４】この時、周波数倍加回路９の出力９０１
は、周期はＴ［ｓ］であるが、デューティ＜５０％のサ
イクルと、デューティ＞５０％のサイクルと、が交互に
出力される。
は、周期はＴ［ｓ］であるが、デューティ＜５０％のサ
イクルと、デューティ＞５０％のサイクルと、が交互に
出力される。
【００２５】後段のアンプ１０とＤＣＣ回路１１は、前
述したように、出力デューティを５０％に調整しようと
するが、図９の場合、時間平均としては、 Ｈｉｇｈ幅＝Ｌｏｗ幅、 となっているため、デューティ調整がなされず、ＤＤＬ
出力ＤＬＬＯＵＴ２００２は、単に周波数倍加回路９の
出力９０１を時間遅延された形で出力される。
述したように、出力デューティを５０％に調整しようと
するが、図９の場合、時間平均としては、 Ｈｉｇｈ幅＝Ｌｏｗ幅、 となっているため、デューティ調整がなされず、ＤＤＬ
出力ＤＬＬＯＵＴ２００２は、単に周波数倍加回路９の
出力９０１を時間遅延された形で出力される。
【００２６】さらに、位相ロック過程において、外部入
力クロック（ＥＸＴＣＬＫ）２０００が、図９に示すよ
うに、ＤＬＬＯＵＴ２００２に対して、逆相として入力
されたとすると、ＤＬＬＯＵＴ２００２のＬｏｗエッジ
時において、ＥＸＴＣＬＫ２０００とＶＲＥＦ２００１
の大小関係が交互になるため、位相検出回路３の出力Ｄ
ＥＴＯＵＴ３０１がＨｉｇｈ−Ｌｏｗ交互に変化し、位
相検出部で説明したような、位相ロック状態と同じ動作
を行う。
力クロック（ＥＸＴＣＬＫ）２０００が、図９に示すよ
うに、ＤＬＬＯＵＴ２００２に対して、逆相として入力
されたとすると、ＤＬＬＯＵＴ２００２のＬｏｗエッジ
時において、ＥＸＴＣＬＫ２０００とＶＲＥＦ２００１
の大小関係が交互になるため、位相検出回路３の出力Ｄ
ＥＴＯＵＴ３０１がＨｉｇｈ−Ｌｏｗ交互に変化し、位
相検出部で説明したような、位相ロック状態と同じ動作
を行う。
【００２７】すなわち、ＤＬＬ出力（ＤＬＬＯＵＴ）２
００２が外部入力クロック（ＥＸＴＣＬＫ）２０００に
対して逆相にもかかわらず、位相ロックしてしまうこと
になる。
００２が外部入力クロック（ＥＸＴＣＬＫ）２０００に
対して逆相にもかかわらず、位相ロックしてしまうこと
になる。
【００２８】以上説明したように、従来のＤＬＬ回路
は、製造上のバラツキによって、誤ロック状態に陥ると
いう問題があった。
は、製造上のバラツキによって、誤ロック状態に陥ると
いう問題があった。
【００２９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、Ｒａｍｂｕｓ
ＤＲＡＭ等に用いられるＤＬＬ回路において、製造上の
バラツキを考慮した場合の位相ロック過程時の誤ロック
状態を防止するＤＬＬ回路を提供することにある。
てなされたものであって、その目的は、Ｒａｍｂｕｓ
ＤＲＡＭ等に用いられるＤＬＬ回路において、製造上の
バラツキを考慮した場合の位相ロック過程時の誤ロック
状態を防止するＤＬＬ回路を提供することにある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＤＬＬ回路は、位相検出のサンプリング周
期をＤＬＬ出力クロックの周期の２倍にする手段と位相
検出のサンプリングエッジをＤＬＬ出力クロックの偶数
番目クロックエッジまたは奇数番目クロックエッジに設
定する手段を備えている。
め、本発明のＤＬＬ回路は、位相検出のサンプリング周
期をＤＬＬ出力クロックの周期の２倍にする手段と位相
検出のサンプリングエッジをＤＬＬ出力クロックの偶数
番目クロックエッジまたは奇数番目クロックエッジに設
定する手段を備えている。
【００３１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のＤＬＬ回路は、その好ましい実施
の形態において、入力した所定周期（「Ｔｓ」とする）
の外部クロックを増幅して、５０％のデューティのクロ
ックを生成し、該クロックを２分周してなる基本クロッ
クとしてＩ、Ｑ（Ｉと位相が９０°異なる）、およびこ
れらの相補信号の、４つの信号を発生する基本クロック
発生部と、ＤＬＬ出力と外部クロックとの位相差を検出
する位相検出回路（図１の３）と、チャージポンプ回路
（図１の５）、基本クロックから位相調整に必要な３つ
のクロックを選択する位相選択回路（図１の６）、及
び、基本クロックＩ、Ｑ及びその反転信号をチャージポ
ンプ回路の出力電圧レベルに応じてミキシングし、位相
９０°異なる周期が２Ｔｓの出力クロックＪ、Ｒを出力
する第１、第２の位相ミキサ（図１の７、８）を含む位
相調整部と、第１、第２の位相ミキサの出力Ｒ、Ｊから
周波数を倍加して増幅しＤＬＬ出力として出力する出力
部と、を備えたＤＬＬ回路において、位相ミキサの一方
の出力とその反転出力を、エッジ選択端子から入力され
るエッジ選択信号により選択出力するマルチプレクサ
（図１の１３）と、位相検出回路（図１の３）の出力を
マルチプレクサの出力で取り込みチャージポンプ回路
（図１の５）に供給するフリップフロップ（図１の１
４）と、を備え、ＤＬＬ出力クロックの２倍の周期で外
部クロックとの位相判定を行うようにすることにより、
製造バラツキによる位相ロック過程時の誤ロック状態を
防止することができるようにしたものである。
に説明する。本発明のＤＬＬ回路は、その好ましい実施
の形態において、入力した所定周期（「Ｔｓ」とする）
の外部クロックを増幅して、５０％のデューティのクロ
ックを生成し、該クロックを２分周してなる基本クロッ
クとしてＩ、Ｑ（Ｉと位相が９０°異なる）、およびこ
れらの相補信号の、４つの信号を発生する基本クロック
発生部と、ＤＬＬ出力と外部クロックとの位相差を検出
する位相検出回路（図１の３）と、チャージポンプ回路
（図１の５）、基本クロックから位相調整に必要な３つ
のクロックを選択する位相選択回路（図１の６）、及
び、基本クロックＩ、Ｑ及びその反転信号をチャージポ
ンプ回路の出力電圧レベルに応じてミキシングし、位相
９０°異なる周期が２Ｔｓの出力クロックＪ、Ｒを出力
する第１、第２の位相ミキサ（図１の７、８）を含む位
相調整部と、第１、第２の位相ミキサの出力Ｒ、Ｊから
周波数を倍加して増幅しＤＬＬ出力として出力する出力
部と、を備えたＤＬＬ回路において、位相ミキサの一方
の出力とその反転出力を、エッジ選択端子から入力され
るエッジ選択信号により選択出力するマルチプレクサ
（図１の１３）と、位相検出回路（図１の３）の出力を
マルチプレクサの出力で取り込みチャージポンプ回路
（図１の５）に供給するフリップフロップ（図１の１
４）と、を備え、ＤＬＬ出力クロックの２倍の周期で外
部クロックとの位相判定を行うようにすることにより、
製造バラツキによる位相ロック過程時の誤ロック状態を
防止することができるようにしたものである。
【００３２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００３３】［実施例１］ 図１は、本発明の第１の実施例のＤＬＬ回路の構成を示
す図である。図１を参照すると、図５に示した従来例に
対して、マルチプレクサ回路１３、フリップフロップ回
路１４、ＣＭＯＳインバータ１５を付加した構成になっ
ている。
す図である。図１を参照すると、図５に示した従来例に
対して、マルチプレクサ回路１３、フリップフロップ回
路１４、ＣＭＯＳインバータ１５を付加した構成になっ
ている。
【００３４】マルチプレクサ回路１３は、入力信号とし
て位相ミキサ７の出力Ｒ８０１と、Ｒ８０１をＣＭＯＳ
インバータ１５で逆相にした信号１５０１を使用し、エ
ッジ選択信号Ｅｄｇｅ＿Ｓｅｌ２００３のＨｉｇｈレベ
ル、Ｌｏｗレベルにより、それぞれ入力Ｒ８０１、ＣＭ
ＯＳインバータ１５の出力１５０１を出力１３０１とし
て選択する。
て位相ミキサ７の出力Ｒ８０１と、Ｒ８０１をＣＭＯＳ
インバータ１５で逆相にした信号１５０１を使用し、エ
ッジ選択信号Ｅｄｇｅ＿Ｓｅｌ２００３のＨｉｇｈレベ
ル、Ｌｏｗレベルにより、それぞれ入力Ｒ８０１、ＣＭ
ＯＳインバータ１５の出力１５０１を出力１３０１とし
て選択する。
【００３５】マルチプレクサ回路１３の構成の一例を図
２に示した。図２を参照すると、マルチプレクサ回路１
３は、入力Ａ１７０１と出力Ｏ１７０４間に接続された
Ｎｃｈトランジスタ１７及びＰｃｈトランジスタ２２か
らなる第１のトランスファゲートと、入力Ｂ１７０２と
出力Ｏ１７０４間に接続されたＮｃｈトランジスタ１８
及びＰｃｈトランジスタ２３からなる第２のトランスフ
ァゲートよりなり、信号ｓｅｌＡ７０３により、入力
Ａ、Ｂが出力Ｏに選択出力される。
２に示した。図２を参照すると、マルチプレクサ回路１
３は、入力Ａ１７０１と出力Ｏ１７０４間に接続された
Ｎｃｈトランジスタ１７及びＰｃｈトランジスタ２２か
らなる第１のトランスファゲートと、入力Ｂ１７０２と
出力Ｏ１７０４間に接続されたＮｃｈトランジスタ１８
及びＰｃｈトランジスタ２３からなる第２のトランスフ
ァゲートよりなり、信号ｓｅｌＡ７０３により、入力
Ａ、Ｂが出力Ｏに選択出力される。
【００３６】信号ｓｅｌＡ１７０３がＨｉｇｈの時、出
力Ｏ１７０４には入力Ａ１７０１が出力され、ｓｅｌＡ
１７０３がＬｏｗの時、出力Ｏ１７０４には入力Ｂ１７
０２が出力される。
力Ｏ１７０４には入力Ａ１７０１が出力され、ｓｅｌＡ
１７０３がＬｏｗの時、出力Ｏ１７０４には入力Ｂ１７
０２が出力される。
【００３７】フリップフロップ回路１４は、位相検出回
路３の出力ＤＥＴＯＵＴ３０１を、マルチプレクサ回路
１３によって選択されたＲ８０１またはＲの逆相信号１
５０１のＬｏｗエッジで取り込み、出力（ＤＥＴＯＵＴ
２）１４０１を出力する。フリップフロップ回路の構成
の一例を図３に示す。
路３の出力ＤＥＴＯＵＴ３０１を、マルチプレクサ回路
１３によって選択されたＲ８０１またはＲの逆相信号１
５０１のＬｏｗエッジで取り込み、出力（ＤＥＴＯＵＴ
２）１４０１を出力する。フリップフロップ回路の構成
の一例を図３に示す。
【００３８】図３を参照して、このフリップフロップ
は、マスタースレーブ方式のフリップフロップとして構
成され、Ｎｃｈトランジスタ１９、Ｐｃｈトランジスタ
２４からなる第１のトランスファゲートと、入力と出力
を互いに接続したインバータ２８、３０からなる第１の
フリップフロップと、Ｎｃｈトランジスタ２０、Ｐｃｈ
トランジスタ２５からなる第２のトランスファゲート
と、インバータ３１及び３３からなる第２のフリップフ
ロップと、インバータ２９と、を備えて構成されてお
り、入力クロックＣ￣１８０２がＨｉｇｈレベルの時、
第１のトランスファゲートが導通状態、第２のトランス
ファゲートが非導通状態とされ、データ１８０１は第１
のフリップフロップに記憶され、入力クロックＣ￣１８
０２のＬｏｗエッジ時に、第２のトランスファゲートが
導通し、インバータ２９を介して入力データＤ１８０１
を出力Ｑ１８０３に出力する。
は、マスタースレーブ方式のフリップフロップとして構
成され、Ｎｃｈトランジスタ１９、Ｐｃｈトランジスタ
２４からなる第１のトランスファゲートと、入力と出力
を互いに接続したインバータ２８、３０からなる第１の
フリップフロップと、Ｎｃｈトランジスタ２０、Ｐｃｈ
トランジスタ２５からなる第２のトランスファゲート
と、インバータ３１及び３３からなる第２のフリップフ
ロップと、インバータ２９と、を備えて構成されてお
り、入力クロックＣ￣１８０２がＨｉｇｈレベルの時、
第１のトランスファゲートが導通状態、第２のトランス
ファゲートが非導通状態とされ、データ１８０１は第１
のフリップフロップに記憶され、入力クロックＣ￣１８
０２のＬｏｗエッジ時に、第２のトランスファゲートが
導通し、インバータ２９を介して入力データＤ１８０１
を出力Ｑ１８０３に出力する。
【００３９】図４は、本発明の一実施例の動作を説明す
るためのタイミングチャートである。以下では、従来例
と同様、位相ミキサ８が製造バラツキによって、位相ミ
キサ７と異なる動作をすると仮定した場合を例に説明す
る。またエッジ選択端子Ｅｄｇｅ＿Ｓｅｌ２００３をＨ
ｉｇｈレベルとした。すなわちフリップフロップ回路１
４の入力クロックは、Ｒ８０１が選択されている。
るためのタイミングチャートである。以下では、従来例
と同様、位相ミキサ８が製造バラツキによって、位相ミ
キサ７と異なる動作をすると仮定した場合を例に説明す
る。またエッジ選択端子Ｅｄｇｅ＿Ｓｅｌ２００３をＨ
ｉｇｈレベルとした。すなわちフリップフロップ回路１
４の入力クロックは、Ｒ８０１が選択されている。
【００４０】図９に示した従来例では、位相検出サイク
ルが、ＤＬＬ出力ＤＬＬＯＵＴ２００２のＬｏｗエッジ
（１周期）ごとであったため、位相ロック過程におい
て、位相検出回路３の出力ＤＥＴＯＵＴ３０１がＨｉｇ
ｈ−Ｌｏｗ交互に出力され、誤ロック状態に陥ってい
た。
ルが、ＤＬＬ出力ＤＬＬＯＵＴ２００２のＬｏｗエッジ
（１周期）ごとであったため、位相ロック過程におい
て、位相検出回路３の出力ＤＥＴＯＵＴ３０１がＨｉｇ
ｈ−Ｌｏｗ交互に出力され、誤ロック状態に陥ってい
た。
【００４１】本実施例の場合、ＤＥＴＯＵＴ３０１を、
２倍周期のＲ８０１のＬｏｗエッジで取るようにしてい
るため、ＤＥＴＯＵＴ３０１がＬｏｗレベルのみを取る
ことにより、Ｈｉｇｈ−Ｌｏｗ交互に出力されることは
なく、フリップフロップ１４の出力（ＤＥＴＯＵＴ２）
１４０１はＬｏｗ固定となる。すなわち、誤ロック状態
を回避できたことになる。
２倍周期のＲ８０１のＬｏｗエッジで取るようにしてい
るため、ＤＥＴＯＵＴ３０１がＬｏｗレベルのみを取る
ことにより、Ｈｉｇｈ−Ｌｏｗ交互に出力されることは
なく、フリップフロップ１４の出力（ＤＥＴＯＵＴ２）
１４０１はＬｏｗ固定となる。すなわち、誤ロック状態
を回避できたことになる。
【００４２】エッジ選択信号Ｅｄｇｅ＿Ｓｅｌ２００３
がＬｏｗレベルの場合は、Ｒ８０１のＨｉｇｈエッジで
のＤＥＴＯＵＴ３０１をサンプリングするので、フリッ
プフロップ１４の出力（ＤＥＴＯＵＴ２）１４０１は逆
にＨｉｇｈ固定になる。
がＬｏｗレベルの場合は、Ｒ８０１のＨｉｇｈエッジで
のＤＥＴＯＵＴ３０１をサンプリングするので、フリッ
プフロップ１４の出力（ＤＥＴＯＵＴ２）１４０１は逆
にＨｉｇｈ固定になる。
【００４３】以上のように、エッジ選択信号２００３の
ＨｉｇｈまたはＬｏｗレベルによって、ＤＬＬ出力ＤＬ
ＬＯＵＴ２００２のサンプリングデータの偶数番目また
は奇数番目を選択することができる。
ＨｉｇｈまたはＬｏｗレベルによって、ＤＬＬ出力ＤＬ
ＬＯＵＴ２００２のサンプリングデータの偶数番目また
は奇数番目を選択することができる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
ＤＬＬ回路において、マルチプレクサ回路、フリップフ
ロップ回路またはラッチ回路、ＣＭＯＳインバータ、エ
ッジ選択端子を付加し、外部クロックとのＤＬＬ出力ク
ロックとの位相判定を２周期毎に行うようにすることに
より、製造バラツキによる位相ロック過程時の誤ロック
状態を防止することができる。
ＤＬＬ回路において、マルチプレクサ回路、フリップフ
ロップ回路またはラッチ回路、ＣＭＯＳインバータ、エ
ッジ選択端子を付加し、外部クロックとのＤＬＬ出力ク
ロックとの位相判定を２周期毎に行うようにすることに
より、製造バラツキによる位相ロック過程時の誤ロック
状態を防止することができる。
【図１】本発明の第１の実施例のＤＬＬ回路を示す図で
ある。
ある。
【図２】本発明の第１、第２の実施例におけるマルチプ
レクサ回路を示す図である。
レクサ回路を示す図である。
【図３】本発明の第１の実施例におけるフリップフロッ
プ回路を示す図である。
プ回路を示す図である。
【図４】本発明の一実施例において、位相調整部（製造
バラツキがある場合）、位相検出部、出力部の動作タイ
ミングチャートである。
バラツキがある場合）、位相検出部、出力部の動作タイ
ミングチャートである。
【図５】従来のＤＬＬ回路を示す図である。
【図６】従来例の基本クロック発生部の動作タイミング
チャートである。
チャートである。
【図７】従来例の位相検出回路の動作タイミングチャー
トである。
トである。
【図８】従来例の位相調整部および出力部の動作タイミ
ングチャート（製造バラツキがない場合）である。
ングチャート（製造バラツキがない場合）である。
【図９】従来例の位相調整部（製造バラツキがある場
合）、位相検出部、出力部の動作タイミングチャートで
ある。
合）、位相検出部、出力部の動作タイミングチャートで
ある。
１、１０ デューティ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｏ
ｒ（ＤＣＣ）回路 ２、１１ アンプ回路 ３ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ回路 ４ ４相クロック発生回路 ５ チャージポンプ回路 ６ Ｐｈａｓｅ Ｓｅｌｅｃｔｏｒ回路 ７、８ Ｐｈａｓｅ Ｍｉｘｅｒ ９ 周波数倍加回路 １２ バッファ回路 １３ マルチプレクサ回路 １４ フリップフロップ回路 １５、２７〜３８ ＣＭＯＳインバータ １７〜２１ ＮＭＯＳトランジスタ ２２〜２６ ＰＭＯＳトランジスタ １０１、１１０１ ＤＣＣ回路出力電圧 ２０１、１００１ アンプ回路出力 ３０１ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ出力 ４０１〜４０４ ４相クロック発生回路出力 ５０１ チャージポンプ出力 ６０１、６０２ Ｐｈａｓｅ Ｓｅｌｅｃｔｏｒ出力 ７０１〜７０３ Ｐｈａｓｅ Ｍｉｘｅｒ（７）の出力 ８０１ Ｐｈａｓｅ Ｍｉｘｅｒ（８）の出力 ９０１ 周波数倍加回路出力 １３０１ マルチプレクサ出力 １４０１ フリップフロップ回路出力 １５０１ ＣＭＯＳインバータ出力 １６０１ ラッチ回路出力 １７０１、１７０２ マルチプレクサ回路入力信号 １７０３ マルチプレクサ選択信号 １７０４ マルチプレクサ出力 １８０１ フリップフロップ回路入力データ信号 １８０２ フリップフロップ入力クロック信号 １８０３ フリップフロップ回路出力 １９０１ ラッチ回路入力データ信号 １９０２ ラッチ回路イネーブル信号 １９０３ ラッチ回路出力 ２０００ 外部入力クロック ２００１ リファレンス電圧 ２００２ ＤＬＬ出力クロック ２００３ 偶数／奇数エッジ選択信号
ｒ（ＤＣＣ）回路 ２、１１ アンプ回路 ３ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ回路 ４ ４相クロック発生回路 ５ チャージポンプ回路 ６ Ｐｈａｓｅ Ｓｅｌｅｃｔｏｒ回路 ７、８ Ｐｈａｓｅ Ｍｉｘｅｒ ９ 周波数倍加回路 １２ バッファ回路 １３ マルチプレクサ回路 １４ フリップフロップ回路 １５、２７〜３８ ＣＭＯＳインバータ １７〜２１ ＮＭＯＳトランジスタ ２２〜２６ ＰＭＯＳトランジスタ １０１、１１０１ ＤＣＣ回路出力電圧 ２０１、１００１ アンプ回路出力 ３０１ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ出力 ４０１〜４０４ ４相クロック発生回路出力 ５０１ チャージポンプ出力 ６０１、６０２ Ｐｈａｓｅ Ｓｅｌｅｃｔｏｒ出力 ７０１〜７０３ Ｐｈａｓｅ Ｍｉｘｅｒ（７）の出力 ８０１ Ｐｈａｓｅ Ｍｉｘｅｒ（８）の出力 ９０１ 周波数倍加回路出力 １３０１ マルチプレクサ出力 １４０１ フリップフロップ回路出力 １５０１ ＣＭＯＳインバータ出力 １６０１ ラッチ回路出力 １７０１、１７０２ マルチプレクサ回路入力信号 １７０３ マルチプレクサ選択信号 １７０４ マルチプレクサ出力 １８０１ フリップフロップ回路入力データ信号 １８０２ フリップフロップ入力クロック信号 １８０３ フリップフロップ回路出力 １９０１ ラッチ回路入力データ信号 １９０２ ラッチ回路イネーブル信号 １９０３ ラッチ回路出力 ２０００ 外部入力クロック ２００１ リファレンス電圧 ２００２ ＤＬＬ出力クロック ２００３ 偶数／奇数エッジ選択信号
Claims (3)
- 【請求項１】外部クロックと同位相のクロックを発生す
るＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
において、 位相検出のサンプリング周期をＤＬＬ出力クロックの周
期の２倍にする手段と、 位相検出のサンプリングエッジをＤＬＬ出力クロックの
偶数番目クロックエッジまたは奇数番目クロックエッジ
に設定する手段と、 を含み、ＤＬＬ出力クロックの２倍の周期で外部クロッ
クとの位相判定を行うことを特徴とするＤＬＬ回路。 - 【請求項２】入力した所定周期（「Ｔｓ」とする）の外
部クロックを増幅して所定のデューティのクロックを生
成し、該クロックを分周してなるクロック信号を基本ク
ロックとして、直交信号（ＩおよびＩと位相が９０°異
なるＱ）、および、これらの相補信号の、４つの信号を
発生する基本クロック発生部と、 ＤＬＬ出力と外部クロックとの位相差を検出する位相検
出回路と、 チャージポンプ回路、前記基本クロックから位相調整に
必要な３つのクロックを選択する位相選択回路、及び、
前記基本クロックを前記チャージポンプ回路の出力電圧
レベルに応じてミキシングし、９０°位相が異なる出力
クロック（Ｊ、Ｒ）を出力する第１、第２の位相ミキサ
を含む位相調整部と、 前記第１、第２の位相ミキサの出力（Ｊ、Ｒ）から周波
数を逓倍して増幅しＤＬＬ出力として出力する出力部
と、 を備えたＤＬＬ回路において、 前記位相ミキサの一方の出力の立ち上がりまたは立ち下
がりエッジのいずれかで、前記位相検出回路の出力をサ
ンプリングできるようにし、 前記外部クロックとの位相検出を、ＤＬＬ出力クロック
の２倍周期で行うようにしたことを特徴とするＤＬＬ回
路。 - 【請求項３】入力した所定周期（「Ｔｓ」とする）の外
部クロックを増幅して所定のデューティのクロックを生
成し、該クロックを２分周してなる基本クロックとし
て、直交信号（ＩおよびＩと位相が９０°異なるＱ）、
およびこれらの相補信号の、４つの信号を発生する基本
クロック発生部と、 ＤＬＬ出力と外部クロックとの位相差を検出する位相検
出回路と、 チャージポンプ回路、基本クロックから位相調整に必要
な３つのクロックを選択する位相選択回路、及び、前記
基本クロックを前記チャージポンプ回路の出力電圧レベ
ルに応じてミキシングし、９０°位相が異なり周期が２
Ｔｓの出力クロック（Ｊ、Ｒ）を出力する第１、第２の
位相ミキサを含む位相調整部と、 前記第１、第２の位相ミキサの出力から周波数を倍加し
て増幅しＤＬＬ出力として出力する出力部と、を備えた
ＤＬＬ回路において、 前記位相ミキサの一方の出力とその反転出力を、エッジ
選択端子から入力されるエッジ選択信号により選択出力
する選択手段と、 前記位相検出回路の出力を前記選択手段の出力で取り込
み前記チャージポンプ回路に供給するラッチ手段と、 を備え、 ＤＬＬ出力クロックの２倍の周期で外部クロックとの位
相判定を行うことを特徴とするＤＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180516A JP3011138B2 (ja) | 1997-06-20 | 1997-06-20 | ディレイロックドループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180516A JP3011138B2 (ja) | 1997-06-20 | 1997-06-20 | ディレイロックドループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117529A JPH1117529A (ja) | 1999-01-22 |
| JP3011138B2 true JP3011138B2 (ja) | 2000-02-21 |
Family
ID=16084634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9180516A Expired - Fee Related JP3011138B2 (ja) | 1997-06-20 | 1997-06-20 | ディレイロックドループ回路 |
Country Status (1)
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| JP (1) | JP3011138B2 (ja) |
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|---|---|---|---|---|
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| JP4573007B2 (ja) | 2000-07-13 | 2010-11-04 | エルピーダメモリ株式会社 | Ｄｌｌ回路、及び、ｄｌｌ制御方法 |
| JP3888603B2 (ja) | 2000-07-24 | 2007-03-07 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
| JP3404369B2 (ja) | 2000-09-26 | 2003-05-06 | エヌイーシーマイクロシステム株式会社 | Ｄｌｌ回路 |
| JP2003272379A (ja) | 2002-03-14 | 2003-09-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR100794999B1 (ko) | 2006-06-07 | 2008-01-16 | 주식회사 하이닉스반도체 | Ｄｌｌ 장치 |
| KR20100014070A (ko) * | 2007-01-18 | 2010-02-10 | 시콘 세미컨덕터 아베 | 클럭 신호 발생기 |
-
1997
- 1997-06-20 JP JP9180516A patent/JP3011138B2/ja not_active Expired - Fee Related
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