JP2000196446A - 位相同期回路及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 入力クロック信号に同期させた出力クロ
ック信号の周波数を可変した際に、ジッタを抑圧しなが
ら極力短時間に可変周波数にロックさせること。 【解決手段】 位相比較器１０１，１０６で、基準クロ
ック信号ＣＫ１と比較クロック信号ＣＫ３との位相差を
求め、ループフィルタ１０２で、その位相差を平滑化し
て求めた制御電圧を電圧制御発振器１０３へ出力して網
クロック信号ＣＫ２を発生し、分周器１０４で、網クロ
ック信号ＣＫ２を分周して比較クロック信号ＣＫ３を求
め、判定器１０８で、位相差の変化をクロック供給器１
０７からのサンプリングクロック信号ＣＫ４でサンプリ
ングすることにより、その変化がジッタ又は、網クロッ
ク信号ＣＫ２の周波数変化によるものなのかを判定し、
この結果、ジッタの場合に、制御器１０９で、ループフ
ィルタ１０２のループゲインを小さくし、周波数変化の
場合にループゲインを大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力クロック信号
に同期した任意周波数の出力クロック信号を得るもので
あり、通信網におけるクロック信号の抽出手段などに用
いて好適な位相同期回路及び方法に関する。

【０００２】

【従来の技術】従来、位相同期回路｛以下、ＰＬＬ(Pha
se Locked Loop)回路ともいう｝及び方法としては、特
開平８−１３９９６４号公報に記載されているものがあ
る。

【０００３】図３は、従来の位相同期回路の構成を示す
ブロック図である。

【０００４】この図３に示すＰＬＬ回路３００は、位相
比較器３０１と、ループフィルタ３０２と、電圧制御発
振器３０３と、分周器３０４とを備えて構成されてお
り、外部から入力される基準クロック信号ＣＫ１に同期
した任意周波数のクロック信号（網クロック信号）ＣＫ
２を得るものである。

【０００５】位相比較器３０１は、基準クロック信号Ｃ
Ｋ１と、分周器３０４から出力される比較クロック信号
ＣＫ３との位相を比較することによって双方の位相差を
求め、ループフィルタ３０２へ出力するものである。

【０００６】ループフィルタ３０２は、例えばローパス
フィルタであり、入力される位相差を平滑化して制御電
圧を生成し、電圧制御発振器３０３へ出力するものであ
る。

【０００７】電圧制御発振器３０３は、入力される制御
電圧に応じた周波数のクロック信号（網クロック信号）
ＣＫ２を発生し、図示せぬ後段の装置及び分周器３０４
へするものである。

【０００８】分周器３０４は、網クロック信号ＣＫ２を
１／Ｎ分周することにより、基準クロック信号ＣＫ１と
同じ周波数にした比較クロック信号ＣＫ３を生成するも
のである。

【０００９】このような構成において、通信網から送ら
れてくる基準クロック信号ＣＫ１に網クロック信号ＣＫ
２が同期した状態において、例えば瞬時に基準クロック
信号ＣＫ１の位相が元の位相に対して変化した場合は、
位相比較器３０１から出力される位相差が大きくなり、
ループフィルタ３０２で平滑化された制御電圧が変化
し、電圧制御発振器３０３から出力される網クロック信
号ＣＫ２の周波数が変化する。

【００１０】このような状態となった場合、分周器３０
４から比較器３０１へ出力される比較信号ＣＫ３が、基
準信号ＣＫ１の位相に追従する方向に変化する。

【００１１】このような通信網での瞬時の位相の変化は
ジッタと呼ばれ、抽出される網クロック信号ＣＫ２は、
安定した高精度のものが望まれるので、ジッタによる影
響も極力少ないことが望まれる。

【００１２】このため、位相比較器３０１、ループフィ
ルタ３０２及び電圧制御発振器３０３の回路定数を基準
クロック信号ＣＫ１が変動しても、出力クロック信号Ｃ
Ｋ２が変動しないような値に設定してある。

【００１３】具体的には、位相比較器３０１とループフ
ィルタ３０２で決定されるループゲインを小さくし、ダ
ンピング定数を大きく（＞１）設定することにより、位
相変化の応答速度を遅くし、ジッタの影響を少なくして
いる。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
回路においては、ＰＬＬ制御後に出力される網クロック
信号ＣＫ２の周波数を１０ＭＨｚ、２０ＭＨｚ、３０Ｍ
Ｈｚ…等に可変設定する場合や、立ち上げ時に所定の周
波数にロックさせる場合に、ジッタ抑圧の目的で位相変
化の応答速度を遅くしているため、所望の周波数にゆっ
くり追従してしまい、ロックするまでに時間がかかると
いう問題がある。

【００１５】本発明はかかる点に鑑みてなされたもので
あり、入力クロック信号に同期させた出力クロック信号
の周波数を可変した際に、ジッタを抑圧しながら極力短
時間に可変周波数にロックさせることができる位相同期
回路及び方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は、位相比較手段
で、入力クロック信号と比較クロック信号との位相差を
求め、この位相差をループフィルタ手段で平滑化して制
御電圧を出力し、この制御電圧に応じた周波数の出力ク
ロック信号を電圧制御発振手段から発生し、この出力ク
ロック信号を分周手段で分周して比較クロック信号を出
力し、また、判定手段で、位相差の変化をサンプリング
することにより、前記の変化がジッタによるものなの
か、出力クロック信号の周波数変化によるものなのかを
判定し、この結果、ジッタと判定された場合に制御手段
で、ループフィルタ手段のループゲインを小さくし、周
波数変化と判定された場合にループゲインを大きくする
ように構成した。

【００１７】

【発明の実施の形態】本発明の第１の態様は、入力クロ
ック信号と比較クロック信号との位相差を求める位相比
較手段と、前記位相差を平滑化して制御電圧を出力する
ループフィルタ手段と、前記制御電圧に応じた周波数の
出力クロック信号を発生する電圧制御発振手段と、前記
出力クロック信号を分周して前記比較クロック信号を出
力する分周手段と、前記位相差の変化をサンプリングす
ることにより、前記変化がジッタによるものなのか、前
記出力クロック信号の周波数変化によるものなのかを判
定する判定手段と、前記ジッタと判定された場合に前記
ループフィルタ手段のループゲインを小さくし、前記周
波数変化と判定された場合に前記ループゲインを大きく
する制御手段と、を具備する構成を採る。

【００１８】この構成によれば、入力クロック信号に同
期させた出力クロック信号の周波数を可変した際に、ジ
ッタを抑圧しながら極力短時間に可変周波数にロックさ
せることができる。

【００１９】本発明の第２の態様は、第１の態様におい
て、入力クロック信号を逓倍する逓倍手段を有し、位相
比較手段で、前記逓倍手段で得られた逓倍クロック信号
と比較クロック信号との位相差を求め、判定手段で出力
クロック信号の周波数変化と判定された場合に、制御手
段で、前記比較クロック信号及び前記逓倍クロック信号
の周波数が所定周波数となるように前記分周手段の分周
比及び前記逓倍手段の逓倍値を可変する構成を採る。

【００２０】この構成によれば、ループゲインを小さく
した場合に、分周比が大きくなればなるほど、ループゲ
インの決定が困難となるが、逓倍手段で入力クロック信
号を例えばＭ倍に逓倍し、これに応じて分周比の１／Ｎ
が高くなりすぎないよう設定することによって、ループ
ゲインの決定が容易となる。

【００２１】本発明の第３の態様は、第１の態様又は第
２の態様において、ループフィルタ手段に、直列接続さ
れた第１抵抗手段及びコンデンサを介して反転入力端子
と出力端子とが接続され、前記反転入力端子が第２抵抗
手段を介して位相比較手段の位相差出力端子に接続さ
れ、前記出力端子が電圧制御発振器の制御電圧入力端子
に接続され、非反転入力端子が可変抵抗手段を介して接
地された差動増幅手段を用い、前記可変抵抗手段の抵抗
値を制御手段で可変することによりループゲインを可変
する構成を採る。

【００２２】この構成によれば、ループフィルタ手段を
簡単な回路で構成することができる。

【００２３】本発明の第４の態様は、入力クロック信号
と比較クロック信号との位相差を求め、この位相差を平
滑化して得た制御電圧を電圧制御発振手段に印加して出
力クロック信号を発生し、この出力クロック信号を分周
して前記比較クロック信号を求め、前記位相差の変化を
サンプリングすることにより、前記変化がジッタによる
ものと判定された場合にループゲインを小さくし、前記
変化が前記出力クロック信号の周波数変化と判定された
場合に前記ループゲインを大きくするようにした。

【００２４】この方法によれば、入力クロック信号に同
期させた出力クロック信号の周波数を可変した際に、ジ
ッタを抑圧しながら極力短時間に可変周波数にロックさ
せることができる。

【００２５】本発明の第５の態様は、第４の態様におい
て、位相差を求める場合に、入力クロック信号を逓倍し
得た逓倍クロック信号と比較クロック信号とを比較して
求め、前記位相差の変化が出力クロック信号の周波数変
化と判定された場合に、前記比較クロック信号及び前記
逓倍クロック信号の周波数が所定周波数となるように分
周比及び前記逓倍の値を可変するようにした。

【００２６】この方法によれば、ループゲインを小さく
した場合に、分周比が大きくなればなるほど、ループゲ
インの決定が困難となるが、逓倍手段で入力クロック信
号を例えばＭ倍に逓倍し、これに応じて分周比の１／Ｎ
が高くなりすぎないよう設定することによって、ループ
ゲインの決定が容易となる。

【００２７】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００２８】（実施の形態）図１は、本発明の実施の形
態に係る位相同期回路（ＰＬＬ回路）の構成を示すブロ
ック図である。

【００２９】この図１に示すＰＬＬ回路１００は、位相
比較器１０１と、ループフィルタ１０２と、電圧制御発
振器１０３と、分周器１０４とに加え、本実施の形態の
特徴要素である逓倍器１０５と、位相比較器１０６と、
クロック供給器１０７と、判定器１０８と、制御器１０
９とを備えて構成されており、外部から入力される基準
クロック信号ＣＫ１に同期した任意周波数のクロック信
号（網クロック信号）ＣＫ２を得るものである。

【００３０】逓倍器１０５は、基準クロック信号ＣＫ１
をＭ逓倍し、この逓倍基準クロック信号ＣＫ１ａを位相
比較器１０１へ出力するものである。

【００３１】位相比較器１０１は、逓倍基準クロック信
号ＣＫ１ａと、分周器１０４から出力される比較クロッ
ク信号ＣＫ３との位相を比較することによって双方の位
相差を求め、ループフィルタ１０２へ出力するものであ
る。

【００３２】ループフィルタ１０２は、図２に示すよう
に、差動アンプ２０１と、可変抵抗器２０２と、抵抗器
２０３，２０４と、コンデンサ２０５とを用いたローパ
スフィルタであり、位相比較器１０１から出力される位
相差を平滑化して制御電圧を生成し、電圧制御発振器１
０３へ出力するものである。

【００３３】また、可変抵抗器２０２は、ループゲイン
を可変するためのものであり、制御器１０９の制御に応
じて、その抵抗値を大きくすると差動アンプ２０１の−
入力端子に加わる基準電圧値が上がってループゲインが
大きくなり、また、抵抗値を小さくすると−入力端子に
加わる基準電圧値が下がってループゲインが小さくなる
ようになっている。

【００３４】電圧制御発振器１０３は、入力される制御
電圧に応じた周波数の網クロック信号ＣＫ２を発生し、
図示せぬ後段の装置及び分周器１０４へするものであ
る。

【００３５】分周器１０４は、網クロック信号ＣＫ２を
１／Ｎ分周することにより、基準クロック信号ＣＫ１と
同じ周波数とした比較クロック信号ＣＫ３を生成するも
のである。

【００３６】位相比較器１０６は、逓倍基準クロック信
号ＣＫ１ａと、分周器１０４から出力される比較クロッ
ク信号ＣＫ３との位相を比較することによって双方の位
相差を求め、判定器１０８へ出力するものである。即
ち、位相比較器１０１と１０６から出力される位相差は
同じものである。

【００３７】クロック供給器１０７は、ＰＬＬ回路１０
０で想定されるジッタをサンプリングすることが可能な
周波数のサンプリングクロック信号ＣＫ４を判定器１０
８へ出力するものである。

【００３８】判定器１０８は、位相差信号の電圧変化を
サンプリングクロック信号ＣＫ４でサンプリングするこ
とにより、その変化がジッタによるものなのか、網クロ
ック信号ＣＫ２の周波数可変によるものなのかを後述の
ように判定し、この判定結果を制御器１０９へ出力する
ものである。

【００３９】ジッタの電圧変化は、その立ち上がりが急
峻で短時間であり、また、周波数可変時の電圧変化は、
ジッタに比較すると、その立ち上がりがなだらかで長時
間なので、それらの状態をサンプリングすることによっ
て判定が可能となる。

【００４０】制御器１０９は、判定結果に応じて、ルー
プフィルタ１０２のループゲインを可変するための第１
制御信号をループフィルタ１０２の可変抵抗器２０２へ
出力すると共に、分周器１０４の分周比１／Ｎ及び逓倍
器１０５の逓倍値Ｍを可変するための第２制御信号を出
力するものである。

【００４１】つまり、ジッタと判定された場合は、現状
の設定が、従来で説明したように、ループゲインを小さ
くすることによってダンピング定数を大きく（＞１）設
定し、これによって位相変化の応答速度を遅くし、ジッ
タの影響を少なくするようになされているので、ループ
ゲインはそのままとする。

【００４２】一方、周波数可変と判定された場合は、そ
の逆に、第１制御信号によって、ループゲインを大きく
することによってダンピング定数を小さく（＜１）設定
し、これによって位相変化の応答速度を早くし、可変後
の周波数に速く追従してロックされるようにする制御が
行われる。

【００４３】この際、位相比較器１０１の比較条件を一
定とするため、第２制御信号によって、分周器１０４の
分周比１／Ｎ及び逓倍器１０５の逓倍値Ｍを可変する制
御を行うようにする。

【００４４】例えば、網クロック信号ＣＫ２の周波数を
１０ＭＨｚから２０ＭＨｚに可変する場合に、１０ＭＨ
ｚの場合が、分周比１／Ｎ＝１／１０で、逓倍値Ｍ＝１
であったとすると、２０ＭＨｚに可変する場合は、分周
比１／Ｎ＝１／２０で、逓倍値Ｍ＝２とすれば、位相比
較器１０１における比較条件が一定となり、ループフィ
ルタ１０２におけるループゲインの設定が行いやすくな
る。

【００４５】次に、このような構成の位相同期回路の動
作を説明する。

【００４６】前提条件として、分周器１０４の分周比１
／Ｎ、逓倍器１０５の逓倍値Ｍ、及びループフィルタ１
０２のループゲインは、予め定められた値に設定されて
いるものとする。

【００４７】まず、通信網に同期した状態（定常状態と
する）において、瞬時に基準クロック信号ＣＫ１の位相
が元の位相に対し変化した場合は、位相比較器１０１の
位相差が大きくなり、ループフィルタ１０２で平滑化さ
れた制御電圧が変化し、電圧制御発振器１０３の出力で
ある網クロック信号ＣＫ２の周波数も変化し、分周器１
０４から位相比較器１０１，１０６へ入力される比較ク
ロック信号ＣＫ３が、逓倍基準クロック信号ＣＫ１ａの
位相に追従する方向に変化する。

【００４８】この時、抽出される網クロック信号ＣＫ２
は、安定した高精度のクロック供給が望まれるので、ジ
ッタによる影響も極力少ない方が望まれる。従って、定
常状態では、位相比較器１０１とループフィルタ１０２
で決定されるループゲインを小さくしダンピング定数を
大きく設定する（＞１）ことにより、位相変化の応答速
度を遅くし、ジッタの影響を少なくしている。

【００４９】また、位相比較器１０６、判定器１０８及
びクロック供給器１０７は、ＰＬＬアンロック検出手段
を構成しており、位相比較器１０６は、逓倍基準クロッ
ク信号ＣＫ１ａと比較クロック信号ＣＫ３との位相差を
計測し、判定器１０８へ出力する。

【００５０】判定器１０８は、クロック供給器１０７か
ら供給されるサンプリングクロック信号ＣＫ４で位相差
のサンプリングを行う。このサンプリングを一定時間行
い、判定器１０８でサンプリングされた位相差が、予め
定められた位相差より大きければ、ＰＬＬアンロック状
態と判定し、この判定結果（位相情報）を制御器１０９
へ出力する。予め定められた位相差以内であれば、ＰＬ
Ｌロック状態と判定し、この位相情報を制御器１０９へ
出力する。

【００５１】ここで、ジッタにより瞬時に位相比較器１
０１，１０６の位相差が定められた位相差より大きくな
ることがあるが、定常状態ではループフィルタ１０２で
設定されたループゲインが小さくダンピング定数を大き
く（＞１）設定しているので、応答速度が遅く、位相比
較器１０１から分周器１０４分周器への入力は、すぐに
は追従しない。

【００５２】このため、サンプリングクロック信号ＣＫ
４で一定期間位相差を計測すると位相差の変動は、殆ど
無いものとなりＰＬＬロック状態であると判定すること
が可能となる。

【００５３】網クロック信号ＣＫ２の周波数を可変設定
する場合や、立ち上げ時に所定の周波数にロックさせる
場合には、その周波数にできるだけ早い時間でロックす
ることが望まれる。

【００５４】このため、定常状態のループゲインの設定
のままであるとロックまでの時間がかかり、特に周波数
設定や立ち上げ処理を頻繁に行う場合に処理時間がかか
ってしまうことになる。

【００５５】そこで、前述のとおりＰＬＬアンロック検
出手段で、ＰＬＬロック状態であるか、ＰＬＬアンロッ
ク状態であるかの判定を行うことが可能となっている。

【００５６】周波数設定もしくは立ち上げ処理等の過渡
状態にあるかどうかは、ＰＬＬロック／アンロック状態
の判定と同じである。定常状態時のジッタによる位相変
動はサンプリングクロックで一定時間位相差を計測して
いるために殆ど無いものとなっているが、過渡状態での
位相変動は定常状態の位相変動に比較して、サンプリン
グクロック信号ＣＫ４で一定時間位相差を計測すると、
位相差が一定時間生ずる結果となる。

【００５７】このような方法によりＰＬＬアンロック検
出手段は、周波数設定もしくは立ち上げ処理中かの判定
を行って制御器１０９へ通知することが可能となる。

【００５８】制御器１０９は、判定器１０８より定常状
態との位相情報を受け取った場合は、ループゲインを小
さくしダンピング定数を大きくし（＞１）、応答速度を
遅くするよう設定する。

【００５９】判定器１０８より過渡状態との位相情報を
受け取った場合は、ループゲインを大きくしダンピング
定数を小さくし（＜１）、応答速度を早くするよう設定
する。

【００６０】ループフィルタ１０２においては、制御器
１０９からの第１制御信号により、可変抵抗器２０２の
抵抗器値を可変し、差動アンプ２０１の＋入力端子に印
加されるバイアス基準電圧を可変する。

【００６１】定常状態の場合は、制御器１０９が可変抵
抗器２０２の値を下げバイアス基準電圧を下げる。これ
によってループフィルタ１０２によって設定されるルー
プゲインを下げ、ダンピング定数を上げる。

【００６２】過渡状態の場合は、制御器１０９が可変抵
抗器２０２の値を上げバイアス基準電圧を上げる。これ
によってループフィルタ１０２によって設定されるルー
プゲインを上げ、ダンピング定数を下げる。

【００６３】このループフィルタ１０２は、複数の回路
素子より構成されており、回路素子の定数は規則的な系
列により与えられるために、位相比較器１０１の入力信
号として与えられる逓倍基準クロック信号ＣＫ１ａの周
波数と、抽出クロックである電圧制御発振器１０３の出
力網クロック信号ＣＫ２の周波数の関係によっては、定
数決定が困難な場合がある。

【００６４】特に応答速度を遅くするため、ダンピング
定数を大きく設定した場合には、分周器１０４の分周比
１／Ｎが大きくなればなるほど、ループフィルタ１０２
の回路定数の決定は困難なものとなる。このために逓倍
値Ｍを用いて基準クロック信号ＣＫ１をＭ倍に逓倍し、
分周器１０４の分周比１／Ｎが高くなりすぎないよう設
定する。

【００６５】以上の他、ＰＬＬ回路１００から逓倍器１
０５を除き、判定器１０８の判定結果に応じて、ループ
フィルタ１０２のループゲインのみを可変する構成とし
ても良い。

【００６６】このように、本実施の形態の位相同期回路
（ＰＬＬ回路１００）によれば、位相比較器１０１，１
０６で、基準クロック信号ＣＫ１と比較クロック信号Ｃ
Ｋ３との位相差を求め、ループフィルタ１０２で、その
位相差を平滑化して求めた制御電圧を電圧制御発振器１
０３へ出力して網クロック信号ＣＫ２を発生し、分周器
１０４で、網クロック信号ＣＫ２を分周して比較クロッ
ク信号ＣＫ３を求め、判定器１０８で、位相差の変化を
クロック供給器１０７からのサンプリングクロック信号
ＣＫ４でサンプリングすることにより、その変化がジッ
タ又は、網クロック信号ＣＫ２の周波数変化によるもの
なのかを判定し、この結果、ジッタの場合に、制御器１
０９で、ループフィルタ１０２のループゲインを小さく
し、周波数変化の場合にループゲインを大きくするよう
に構成した。

【００６７】これによって、基準クロック信号ＣＫ１に
同期させた網クロック信号ＣＫ２の周波数を可変した際
に、ジッタを抑圧しながら極力短時間に可変周波数にロ
ックさせることができる。

【００６８】また、上記構成に加え、基準クロック信号
ＣＫ１の逓倍器１０５を備え、網クロック信号ＣＫ２の
周波数変化と判定された場合に、制御器１０９で、比較
クロック信号ＣＫ３及び逓倍基準クロック信号ＣＫ１ａ
の周波数が所定周波数となるように分周器１０４の分周
比１／Ｎ及び逓倍器１０５の逓倍値Ｍを可変するように
したので、ループゲインを小さくしてダンピング定数を
大きく設定した場合に、分周器１０４の分周比１／Ｎが
大きくなればなるほど、ループフィルタ１０２のループ
ゲインの決定が困難となるが、逓倍値Ｍを用いて基準ク
ロック信号ＣＫ１をＭ倍に逓倍し、これに応じて分周比
１／Ｎが高くなりすぎないよう設定することによって、
ループゲインの決定が容易となる。

【００６９】また、ループフィルタ１０２に、直列接続
された抵抗器２０４及びコンデンサ２０５を介して−入
力端子と出力端子とが接続され、−入力端子が抵抗器２
０３を介して位相比較器１０１の位相差出力端子に接続
され、出力端子が電圧制御発振器１０３の制御電圧入力
端子に接続され、＋入力端子が可変抵抗器２０２を介し
て接地された差動アンプ２０１を用い、可変抵抗器２０
２の抵抗値を制御器１０９で可変することによりループ
ゲインを可変するようにしたので、ループフィルタ１０
２を簡単な回路で構成することができる。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
入力クロック信号に同期させた出力クロック信号の周波
数を可変した際に、ジッタを抑圧しながら極力短時間に
可変周波数にロックさせることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る位相同期回路の構成
を示すブロック図

【図２】上記実施の形態に係る位相同期回路におけるル
ープフィルタの構成を示す回路図

【図３】従来の位相同期回路の構成を示すブロック図

【符号の説明】

１０１，１０６ 位相比較器 １０２ ループフィルタ １０３ 電圧制御発振器 １０４ 分周器 １０５ 逓倍器 １０７ クロック供給器 １０８ 判定器 １０９ 制御器 ＣＫ１ 基準クロック信号 ＣＫ２ 網クロック信号 ＣＫ３ 比較クロック信号 ＣＫ４ サンプリングクロック信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力クロック信号と比較クロック信号と
   の位相差を求める位相比較手段と、前記位相差を平滑化
   して制御電圧を出力するループフィルタ手段と、前記制
   御電圧に応じた周波数の出力クロック信号を発生する電
   圧制御発振手段と、前記出力クロック信号を分周して前
   記比較クロック信号を出力する分周手段と、前記位相差
   の変化をサンプリングすることにより、前記変化がジッ
   タによるものなのか、前記出力クロック信号の周波数変
   化によるものなのかを判定する判定手段と、前記ジッタ
   と判定された場合に前記ループフィルタ手段のループゲ
   インを小さくし、前記周波数変化と判定された場合に前
   記ループゲインを大きくする制御手段と、を具備するこ
   とを特徴とする位相同期回路。
2. 【請求項２】 入力クロック信号を逓倍する逓倍手段を
   有し、位相比較手段で、前記逓倍手段で得られた逓倍ク
   ロック信号と比較クロック信号との位相差を求め、判定
   手段で出力クロック信号の周波数変化と判定された場合
   に、制御手段で、前記比較クロック信号及び前記逓倍ク
   ロック信号の周波数が所定周波数となるように前記分周
   手段の分周比及び前記逓倍手段の逓倍値を可変すること
   を特徴とする請求項１記載の位相同期回路。
3. 【請求項３】 ループフィルタ手段に、直列接続された
   第１抵抗手段及びコンデンサを介して反転入力端子と出
   力端子とが接続され、前記反転入力端子が第２抵抗手段
   を介して位相比較手段の位相差出力端子に接続され、前
   記出力端子が電圧制御発振器の制御電圧入力端子に接続
   され、非反転入力端子が可変抵抗手段を介して接地され
   た差動増幅手段を用い、前記可変抵抗手段の抵抗値を制
   御手段で可変することによりループゲインを可変するこ
   とを特徴とする請求項１又は請求項２記載の位相同期回
   路。
4. 【請求項４】 入力クロック信号と比較クロック信号と
   の位相差を求め、この位相差を平滑化して得た制御電圧
   を電圧制御発振手段に印加して出力クロック信号を発生
   し、この出力クロック信号を分周して前記比較クロック
   信号を求め、前記位相差の変化をサンプリングすること
   により、前記変化がジッタによるものと判定された場合
   にループゲインを小さくし、前記変化が前記出力クロッ
   ク信号の周波数変化と判定された場合に前記ループゲイ
   ンを大きくすることを特徴とする位相同期方法。
5. 【請求項５】 位相差を求める場合に、入力クロック信
   号を逓倍し得た逓倍クロック信号と比較クロック信号と
   を比較して求め、前記位相差の変化が出力クロック信号
   の周波数変化と判定された場合に、前記比較クロック信
   号及び前記逓倍クロック信号の周波数が所定周波数とな
   るように分周比及び前記逓倍の値を可変することを特徴
   とする請求項４記載の位相同期方法。