JP2001273725A - 位相同期ループ及び静止位相誤差制御方法 - Google Patents

位相同期ループ及び静止位相誤差制御方法

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Tomei Sai
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Abstract

(57)【要約】 （修正有） 【課題】 広帯域チャンネルクロック復元時の位相同期
ループ及びその静止位相誤差制御方法を提供する。 【解決手段】 EFM信号とPLLクロック信号を入力して周
波数及び位相検出し、その検出結果で制御電流を調整し
てEFM信号に同期されるPLLクロック信号を生成する位相
同期ループに係り、電荷ポンプ１４０、第１低域通過フ
ィルター１５０、電圧制御発振器１７０及び静止位相誤
差制御部１６０を含む。電荷ポンプ１４０は、上記検出
結果に応じて制御電流を調整する。第１低域通過フィル
ター１５０は、電荷ポンプの出力を低域フィルタリング
し、制御電圧を出力する。電圧制御発振器１７０は、制
御電圧と基準電圧との差動出力電圧を提供し、差動出力
電圧を差動出力電流に変換し、変換された差動出力電流
によって発振出力信号を延ばしてPLLクロック信号を生
成する。静止位相誤差制御部１６０は、制御電圧と、所
定周期及び大きさを有する三角波信号を比較し、その結
果に応じて基準電圧を変える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は光学システムに係
り、特に広帯域チャンネルクロック復元時に安定したク
ロック再生のための位相同期ループ、及びその動作方法
である静止位相誤差制御方法に関する。
【０００２】
【従来の技術】一般に、光学システムではビットクロッ
ク再生のために位相同期ループ(PhaseLocked Loop: 以
下、PLLという)を利用する。このようなPLLの動作にお
いて静止位相誤差は、クロック再生時に非常に重要な要
素になる。静止位相誤差は二つの入力信号が周波数ロッ
キング状態にあっても、位相が相異なる状態を示す。す
なわち、光学機器中で等角速度(Constant Angular Velo
city: 以下、CAV)モード方式のサーボを採用して光ディ
スクに記録されたデータを読む時、ピックアップが最内
周から最外周に移動する時に電圧制御発振器(Voltage C
ontrolled Oscillator: 以下、VCO)周波数が１.５倍程
度変わる。したがって、VCO制御電圧が連続的に変わら
なければならない。しかし、従来のPLLではVCO制御電圧
が変わればスレショルドが変動しないことによってエラ
ーが発生するが、このようなエラーが静止位相誤差と定
義される。このような静止位相誤差によってビットエラ
ー率(Bit Error Rate: 以下、BERという)が時々刻々変
化されうるために、静止位相誤差は非常に重要な要素と
見なされる。特に、静止位相誤差を起こす主要因は、PL
Lの電荷ポンプで電流ソースを構成するPMOSトランジス
ターと、電流シンクを構成するNMOSトランジスターの電
流ミスマッチング(mismatching)が発生する時に電流オ
フセットが発生しうる。したがって、前記電流変化時点
で位相誤差が発生しうる。言い換えれば、電荷ポンプを
構成するスイッチング素子としてのトランジスターの周
波数応答差によって静止位相誤差が発生すると見なせ
る。
【０００３】従来には前記BERが変わる問題を解決する
ための一つの方法として、静止位相誤差が発生する場合
にVCO制御電圧、すなわち、低域フィルタリングされた
直流電圧が変わる性質が用いられる。このような方法で
は、低域フィルタリングされた直流電圧が変われば、エ
ラー増幅器とスレショルド検出器を通じて変化された量
が感知される。したがって、静止位相誤差により変わっ
た量だけの電圧はデジタル/アナログ変換器を通じて電
圧制御発振器に再び補正される。すなわち、従来のPLL
は、広帯域追従時にVCO制御電圧が変わって制御の核心
になるスレショルドを検出できなくなる。また、これを
無視してスレショルドを検出する従来の方法を用いれば
VCO電圧が変わって中心電圧から外れる。この時、電荷
ポンプでの電流の充放電量が相異なるようになって一定
の静止位相誤差を得られない。
【０００４】このような理由で、VCO制御電圧を用いる
従来の方法は、光学システムで多く使われる等角速度(C
onstant Angular Velocity: 以下、CAV)モードには適用
できない。すなわち、CAVモードではVCO制御電圧が常に
変化するために、電圧の変化が静止位相誤差によること
かまたはCAV制御によることかが判別できないという短
所がある。したがって、前述したような従来の方法は、
クロック合成応用や光学機器の等線速度(Constant Line
ar Velocity: 以下、CLV)にだけ適用できるという問題
点がある。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、光学システムが等角速度(CAV)で動
作する時、静止位相誤差に対して安定的にクロック信号
を再生できる、広帯域チャンネルクロック復元時に安定
したクロック再生のための位相同期ループを提供するこ
とにある。また、本発明が解決しようとする他の技術的
課題は、前記位相同期ループで行われる静止位相誤差制
御方法を提供することにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のひとつの面は、EFM信号とPLLクロック信号
を入力して周波数及び位相検出し、周波数及び位相検出
された結果によって制御電流を調整してEFM信号に同期
されるPLLクロック信号を生成する位相同期ループに係
り、電荷ポンプ、第１低域通過フィルター、電圧制御発
振器及び静止位相誤差制御部を含む。電荷ポンプは、周
波数及び位相検出された結果に応答して制御電流を調整
し、調整された結果を出力する。第１低域通過フィルタ
ーは、電荷ポンプの出力を低域フィルタリングし、フィ
ルタリングされた結果を制御電圧として出力する。電圧
制御発振器は、第１低域通過フィルターから出力される
制御電圧と所定の基準電圧を各々差動入力して差動の出
力電圧を提供し、差動出力電圧を差動出力電流に変換
し、変換された差動出力電流によって発振出力信号を延
ばしてPLLクロック信号を生成する。静止位相誤差制御
部は、制御電圧と、所定周期及び大きさを有する三角波
信号を比較し、比較された結果に相応して基準電圧を変
える。
【０００７】前記他の課題を解決するために、本発明の
他の一面は、EFM信号とPLLクロック信号の周波数及び位
相検出された結果に応答して制御電流を調整する電荷ポ
ンプと、調整された電流量に相応する直流の制御電圧と
所定の基準電圧に応答してPLLクロック信号を生成する
電圧制御発振器とを具備する位相同期ループで行われる
静止位相誤差制御方法に関する。本発明の静止位相誤差
制御方法は(a)〜(e)段階を備える。(a)段階では、所定
の動作モードで前記制御電圧が変わるかどうかを判断す
る。(b)段階では、制御電圧が変わったと判断されれ
ば、制御電圧が変わった逆方向に制御電圧を調整する。
(c)段階では、制御電圧が中心電圧に維持されるかどう
かを判断する。(d)段階では、制御電圧が中心電圧に維
持されると判断されれば、制御電圧に相応してPLLクロ
ック信号を生成する。(e)段階では、EFM信号とPLLクロ
ック信号を入力して周波数及び位相検出する段階とを具
備する。
【０００８】
【発明の実施の形態】以下、本発明に係る広帯域チャン
ネルクロック復元時に安定したクロック再生のための位
相同期ループに関して、添付した図面を参照して次のよ
うに説明する。図１は、本発明の実施例に係る広帯域チ
ャンネルクロック復元時に安定したクロック再生のため
の位相同期ループを示すブロック図である。図１を参照
すれば、位相同期ループは、周波数検出器１００、位相
検出器１２０、加算器１３０、電荷ポンプ１４０、低域
通過フィルター１５０、静止位相誤差制御部１６０、電
圧制御発振器(Voltage Controlled Oscillator: 以下、
VCOという)１７０及び分周器１８０を含む。
【０００９】周波数検出器１００は、EFM信号EFMIと分
周器１８０を通じて入力されるPLLクロック信号PLCKの
周波数差を検出し、前記検出された周波数差に相応する
第１アップ信号UP１と第１ダウン信号DN１を生成する。
また、周波数検出器１００は、EFM信号EFMIとPLLクロッ
ク信号PLCKの周波数が一致する周波数ロッキング状態に
なれば、ロッキング検出信号PLOCKを位相検出器１２０
に出力する。位相検出器１２０は、周波数検出器１００
から出力されるロッキング検出信号PLOCKに応答してEFM
信号EFMIとPLLクロック信号PLCKとの位相差を検出し、
前記検出された結果に相応する第２アップ信号UP２と第
２ダウン信号DN２を生成する。加算器１３０は、周波数
検出器１００から出力される第１アップ信号UP１と、第
１ダウン信号DN１を入力し、位相検出器１２０から出力
される第２アップ信号UP２と第２ダウン信号DN２に各々
加算し、前記加算された結果に相応するアップ信号UP及
びダウン信号DNを生成する。
【００１０】電荷ポンプ１４０は、前記加算器１３０か
ら出力されるアップ信号UPとダウン信号DNに応答してソ
ーシング/シンキング電流を調整する。具体的に、電荷
ポンプはアップ信号UPに応答してソーシングされる電流
量を調節し、ダウン信号DNに応答してシンキングされる
電流量を調節する。このために、電荷ポンプ１４０は、
電流ソースの役割をする電流源I１１と電流ソーシング
を制御するためのスイッチSW１１、電流シンクの役割を
する電流源I１２と電流シンキングを制御するためのス
イッチSW１２を含む。電荷ポンプ１４０の動作は次のよ
うになされる。すなわち、加算器１３０を通じて印加さ
れるアップ信号UPは、周波数検出器１００から検出され
る周波数差と、位相検出器１２０から検出される位相差
に相応して所定パルス幅、例えばPLLクロック信号PLCK
の半周期パルス幅に該当する区間でハイレバルを維持す
る信号として生成される。この時、ハイレバルのアップ
信号UPにより電荷ポンプ１４０のスイッチSW１１がター
ンオンされ、電流源I１１の電流量に相応する所定の電
流がソーシングされる。反面、アップ信号UPが発生した
後で所定パルス幅を有するハイレバルのダウン信号DNが
発生する。この時、ダウン信号DNが発生すれば電荷ポン
プ１４０のスイッチSW１２がターンオンされる。したが
って、スイッチSW１２がターンオンされれば、電流源I
１２の電流量に相応する電流が接地GNDを通じてシンキ
ングされる。ここで、電荷ポンプ１４０の電流マッチン
グまたはスイッチングトランジスターの周波数応答差に
より静止位相誤差が発生したりする。
【００１１】低域通過フィルター１５０は、電荷ポンプ
１５０から出力される信号を低域フィルタリングし、前
記低域フィルタリングされた結果に相応する直流のVCO
制御電圧VCTRLを生成する。また、低域通過フィルター
１５０は抵抗R１１とキャパシタC１１、C１２とより構
成される。VCO１７０は、低域通過フィルター１５０か
ら出力されるVCO制御電圧VCTRLと基準電圧VRを差動信号
として入力してそれに相応する電流に変換する。この
時、変換された電流に応答して発振出力信号は所定時間
延ばされ、延ばされた結果によりPLLクロック信号PLCK
が生成される。ここで、PLLクロック信号PLCKは、VCO発
振信号VCKのN分周された信号に設定されうる。VCO１７
０は、一般に差動形態のリング発振器として具現される
ことが望ましい。この時、VCO１７０に入力される基準
電圧VRは、静止位相誤差制御部１６０により変わりう
る。また、PLLクロック信号PLCKの目標周波数が常に変
わる広帯域クロック復元回路ではスレショルドを探せな
い。したがって、電荷ポンプ１４０の電流ミスマッチに
よる影響が静止位相誤差の主要原因であるので、制御電
圧が一定に維持されれば静止位相誤差が除去される。
【００１２】静止位相誤差制御部１６０は、低域通過フ
ィルター１５０から出力される直流のVCO制御電圧VCTRL
と所定三角波信号を比較し、比較された結果によりVCO
１７０の基準電圧VRを変える。すなわち、電荷ポンプ１
４０により静止位相誤差が発生すれば、前記誤差は基準
電圧VRに反映されて出力される。言い換えれば、電荷ポ
ンプ１４０での電流変化により静止位相誤差が発生して
VCO制御電圧VCTRLが変われば、基準電圧VRが調整されて
VCO制御電圧VCTRLが一定に維持される。分周器１８０
は、VCO１７０の出力信号を外部から印加される分周比
の調整信号SPDに応答して所定率Nで分周し、分周された
結果によりPLLクロック信号PLCK、すなわち、再生され
たクロック信号を生成する。
【００１３】図２は、図１に示した回路のVCO１７０と
静止位相誤差制御部１６０を具体的に示す回路図であ
る。図２を参照すれば、VCO１７０は電圧/電流変換部２
００、第１差動遅延部２１０、第２差動遅延部２２０、
第３差動遅延部２３０及びデュアル/シングル変換部２
４０を含む。電圧/電流変換部２００は、静止位相誤差
制御部１６０で生成される基準電圧VRと低域通過フィル
ター１５０から出力されるVCO制御電圧VCTRLを差動入力
し、前記入力された電圧を電流に変換する。ここで、電
圧/電流変換部２００の正出力端子を通じて出力される
電流はIPとして設定され、負出力端子を通じて出力され
る電流はINとして設定される。
【００１４】第１〜第３差動遅延部２１０〜２３０は相
互直列連結され、各々差動形態の遅延セルを示す。第１
〜第３差動遅延部２１０〜２３０は電圧/電流変換部２
００で生成される電流IN、IPに応答して遅延時間が決ま
る。また、第１〜第３差動遅延部２１０〜２３０は、第
３差動遅延部２３０から出力される差動の発振出力信号
を前記遅延時間に応答して所定時間延ばす。デュアル/
シングル出力変換部２４０は第１〜第３差動遅延部２０
１〜２３０を通じて出力される差動の発振信号を単一出
力信号に変換し、前記変換された結果は分周されてPLL
クロック信号PLCKとして出力される。このように、本発
明では特に高周波数応用に用いられる時、電源ノイズに
関係なく安定した動作を保証するために差動形態のVCO
１７０を用いる。
【００１５】図２の静止位相誤差制御部１６０は、三角
波発生器２７０、比較器２６０及び低域通過フィルター
２５０を含む。三角波発生器２７０は、VCO制御電圧VCT
RLの中心電圧を中心として所定の周期を有する三角波信
号を発生させる。
【００１６】図３は、図２に示した三角波発生器２７０
から発生する三角波信号を示す図面である。図３を参照
すれば、Vppは三角波信号の電圧スイング範囲を示し、V
CO制御電圧VCTRLがスイングできる最大範囲を示す。ま
た、T３１は三角波信号の周期を示し、VCはVCO制御電圧
VCTRLの中心電圧VCを示す。比較器２６０はVCO制御電圧
VCTRLを正入力端子に印加し、三角波発生器２７０から
発生する三角波信号を負入力端子に印加してその大きさ
を比較する。この時、比較器２６０から出力される信号
はハイまたはローレベルを有する信号として出力され
る。低域通過フィルター２５０は比較器２６０から出力
された信号を低域フィルタリングし、低域フィルタリン
グされた結果に相応する直流の基準電圧VRを生成する。
このために、低域通過フィルター２５０は抵抗R２２と
キャパシタC２２とを含む。
【００１７】図２の構造を有するVCO１７０において、V
CO１７０から出力されるPLLクロック信号PLCKの周波数f
PLCKは次の数学式のように示すことができる。
【数１】 ここで、Cは第１〜第３差動遅延部２１０、２２０、２
３０の出力ロードを示し、VはPLLクロック信号PLCKのス
イング幅を示す。また、i は電圧/電流変換部２００で
変換された電流を示す。すなわち、VCO１７０の動作に
おいてCとVは実際に固定された値と見なせる。したがっ
て、VCO１７０の動作で変わるのは電流iであり、静止位
相誤差によりVCO制御電圧VCTRLが変われば前記電流iが
変わる。結果的に、PLLクロック信号PLCKは電流iが変わ
ればその周波数が変わる。前記静止位相誤差はその絶対
値が０になることが理想的な場合である。しかし、光学
機器に適用される時に一定の角速度で動作するCAVモー
ドでは実際には０になり難い。したがって、静止位相誤
差は一定の値で示される。CAVモードでは静止位相誤差
が一定の値を有することで十分に安定した動作が行われ
る。また、一般の場合にディスクの最内周から最外周に
ピックアップが移動するにつれて再生されるPLLクロッ
ク信号PLCKの周波数は増加する。すなわち、PLLクロッ
ク信号PLCKの周波数が増加すれば、VCO制御電圧VCTRLは
持続的に増加する。
【００１８】図４は、図１に示した静止位相誤差制御部
１６０を示す他の実施例の図面である。この図４を参照
すれば、静止位相誤差制御部１６０は増幅器２８０とし
て具現できる。図４の電圧制御発振器VCO１７０は、図
２のVCOと同じ構造を有するので同じ参照符号として記
載される。したがって、VCO１７０の構成及び具体的な
動作は省略される。増幅器２８０は正入力端子を通じて
VCO制御電圧VCTRLが印加され、負入力端子を通じて中心
電圧VCが印加されて入力電圧を増幅する。このように、
静止位相誤差制御部１６０を増幅器２８０により具現す
る場合に図２に示した三角波発生器２７０と低域通過フ
ィルター２５０は使われない。
【００１９】図５は、電荷ポンプ１４０に流れる電流と
VCO制御電圧VCTRLの関係を示す図面である。図５を参照
すれば、加算器１３０から出力されるアップ信号UPによ
って流れるアップ電流、すなわち、ソーシング電流と、
ダウン信号DNによって流れるダウン電流、すなわち、シ
ンキング電流の量がほとんど同じ区間でVCO制御電圧VCT
RLは中心電圧VCにあるようになる。したがって、図５の
ようにVCO制御電圧VCTRLが中心電圧から外れれば、電荷
ポンプ１４０では充放電電流差が大きくなる。前述した
ように、制御電圧VCTRLが中心電圧から外れれば、静止
位相誤差は一定でなく内外周に従って変わり続く。言い
換えれば、VCO制御電圧が常に中心電圧を維持すれば、
一定の静止位相誤差が得られる。もちろん、VCO制御電
圧VCTRLが中心電圧を維持しつつも、PLLはCAVモードに
対応できなければならない。
【００２０】このように、本発明では、VCO制御電圧VCT
RLが常に中心電圧VCにある時、一定の静止位相誤差を得
られるという特徴が用いられる。したがって、CAVモー
ドで静止位相誤差は一定に制御できる。ここで、静止位
相誤差は電荷ポンプ１４０での電流量により発生しうる
静止位相誤差であると仮定される。これと合わせて、本
発明では差動形態のVCO１７０を用いてVCO制御電圧VCTR
Lとそれに相応する基準電圧VRを受け入れるという点を
用いる。結果的に、本発明に係るPLLは二つのループで
構成される。その中で一つは図１に示されて元来のPLL
ロック機能を行うためのループであり、他の一つは静止
位相誤差制御部１６０によるループを示す。
【００２１】図６は、図２に示したVCO１７０と静止位
相誤差制御部１６０で行われる静止位相誤差制御方法を
説明するためのフローチャートである。ここで、静止位
相誤差制御部１６０は、図２に示した三角波発生器２７
０と、比較器２６０と、低域通過フィルター２５０とに
より構成された場合の例を示す。以下で、図２〜図６を
参照して本発明の広帯域チャンネルクロック復元時に安
定したクロック再生のためのPLL及びその動作方法に関
して具体的に記述される。まず、所定の動作モードでVC
O制御電圧VCTRLが変わるかどうかが判断される(第６０
０段階)。ここで、所定の動作モードはCAV動作モードで
あると仮定できる。もし、VCO制御電圧VCTRLが変わると
判断されれば、三角波信号と前記VCO制御電圧VCTRLを比
較した結果により前記VCO制御電圧VCTRLが変わった逆方
向にVCO制御電圧VCTRLが調整される(第６１０段階)。具
体的に、図２を参照すれば、VCO制御電圧VCTRLと基準電
圧VRは差動入力信号としてVCO １７０の電圧/電流変換
器２００に印加される。一般のPLLでは基準電圧入力端
子を通じて中心電圧VCが入力されたり、他の差動フィル
ターを使用する場合にはさらに他の低域通過フィルター
の電圧が入力される。しかし、本発明では基準電圧VRを
一定の値に固定させなく、発生した静止位相誤差によっ
て可変であるように設定される。ここで、電圧/電流変
換器２００の出力電流はVCO制御電圧VCTRLと基準電圧VR
の差動値に比例して発生する。このように、本発明では
VCO制御電圧VCTRLを中心電圧VCに固定させ、基準電圧VR
は可変であるようにする。ここで、VCO制御電圧VCTRLが
維持される区間は中心電圧VCを含んで大体中心電圧VC附
近の電圧に設定されることが望ましい。
【００２２】例えば、図３を参照する時に前記静止位相
誤差によりVCO制御電圧VCTRLが中心電圧より高まった場
合には次のように動作する。すなわち、比較器２６０は
図３に示した三角波信号とVCO制御電圧VCTRLを比較する
ために、比較器２６０の出力信号でハイレバルを維持し
た区間が減少される。したがって、低域通過フィルター
２５０でフィルタリングされて出力される基準電圧VRは
以前よりさらに低い状態になる。基準電圧VRがさらに低
くなれば、電圧/電流変換器２００の出力電流は増加し
結果的にVCO制御電圧VCTRLが再び低くなる。すなわち、
第５１０段階で、基準電圧VRが調整されれば、VCTRLが
中心電圧VCに維持されるかどうかが判断される(第６２
０段階)。このように、静止位相誤差によりVCO制御電圧
VCTRLが変われば、基準電圧VRにより再びVCO制御電圧VC
TRLが補償されうる。
【００２３】反面、静止位相誤差によりVCO制御電圧VCT
RLが中心電圧より低くなった場合に、比較器２６０の出
力信号はハイレバルを維持する区間が増加する。したが
って、低域通過フィルター２５０でフィルタリングされ
て出力される基準電圧VRは以前よりさらに高まる。基準
電圧VRがさらに高まれば、電圧/電流変換器２００の出
力電流は減少する。結果的に、VCO制御電圧VCTRLは再び
高まる。このように、静止位相誤差によりVCO制御電圧V
CTRLが高くか低く変われば、基準電圧VRにより再び中心
電圧VCに固定されるように電圧変化量が補償される。
【００２４】再び、図６を参照する時、第６２０段階で
VCO制御電圧VCTRLが中心電圧VCに維持されれば、VCO１
７０はVCO制御電圧VCTRLに相応するPLLクロック信号PLC
Kを生成する(第６３０段階)。したがって、PLLは、CAV
モードで入力されるEFM信号EFMIとPLLクロック信号PLCK
から周波数及び位相検出を行う(第６５０段階)。このよ
うに、本発明でVCO制御電圧VCTRLは、静止位相誤差が発
生してもディスクの全区間にわたって常に中心電圧VCの
近くに維持されうる。したがって、本発明では所定の動
作モード、例えば、CAVモードで電荷ポンプによる静止
位相誤差を一定の値に維持できる。これは電荷ポンプ１
４０で発生する静止位相誤差発生要素がVCO１７０の応
答に反映されることによって可能になる。本発明は、前
記の望ましい実施例を参照して説明されたが、当業者は
請求範囲に記述された本発明の範囲から外れずに多様な
変形が可能であることを理解するはずである。
【００２５】
【発明の効果】本発明によれば、広帯域PLLが動作する
時に静止位相誤差が発生してもVCO制御電圧を一定に維
持することによって安定したクロック再生を行えるとい
う効果がある。また、本発明ではCAVモードで静止位相
誤差を一定に維持することによってビットエラー率が均
一になり、６０倍速以上の高倍速光学機器でもCAVモー
ドで安定的に動作できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例に係るチャンネルクロック復元
のための位相同期ループを示すブロック図である。
【図２】図１に示した位相同期ループの電圧制御発振器
と静止位相誤差制御部とを具体的に示す回路図である。
【図３】図２に示した静止位相誤差制御部から生成され
る三角波信号を説明するための図面である。
【図４】図１に示した位相誤差制御部を説明するための
他の回路図である。
【図５】図１に示した位相同期ループで電荷ポンプの電
流とVCO電圧の関係を示す図面である。
【図６】本発明に係る位相同期ループで行われる静止位
相誤差制御方法を説明するためのフローチャートであ
る。
【符号の説明】
１００ 周波数検出器 １２０ 位相検出器 １３０ 加算器 １４０ 電荷ポンプ １５０ 低域通過フィルター １６０ 静止位相誤差制御部 １７０ 電圧制御発振器 １８０ 分周器 ２００ 電圧/電流変換部 ２１０ 第１差動遅延部 ２２０ 第２差動遅延部 ２３０ 第３差動遅延部 ２４０ デュアル/シングル変換部 ２５０ 低域通過フィルター ２６０ 比較器 ２７０ 三角波発生器 R２２ 抵抗 C２２ キャパシタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 EFM信号とPLLクロック信号を入力して周
    波数及び位相検出し、前記周波数及び位相検出された結
    果によって制御電流を調整して前記EFM信号に同期され
    るPLLクロック信号を生成する位相同期ループにおい
    て、 前記周波数及び位相検出された結果に応答して前記制御
    電流を調整し、前記調整された結果を出力する電荷ポン
    プと、 前記電荷ポンプの出力を低域フィルタリングし、前記フ
    ィルタリングされた結果を制御電圧として出力する第１
    低域通過フィルターと、 前記第１低域通過フィルターで出力される前記制御電圧
    と所定の基準電圧を各々差動入力して差動の出力電圧を
    提供し、前記差動出力電圧を差動出力電流に変換し、前
    記変換された差動出力電流によって発振出力信号を延ば
    して前記PLLクロック信号を生成する電圧制御発振器
    と、 前記制御電圧と、所定周期及び大きさを有する三角波信
    号を比較し、前記比較された結果に相応して前記基準電
    圧を変える静止位相誤差制御部とを具備し、 広帯域チャンネルクロック復元時に安定したクロック再
    生を行なうことを特徴とする位相同期ループ。
  2. 【請求項２】 前記静止位相誤差制御部は、 前記三角波信号の基準レベルが前記制御電圧の中心電圧
    で設定されるように前記三角波信号を発生させる三角波
    発生器と、 前記制御電圧を正入力端子に入力し、前記三角波信号を
    負入力端子に入力してその大きさを比較する比較器と、 前記比較器の出力信号を入力して低域フィルタリング
    と、前記フィルタリングされた結果を前記基準電圧とし
    て出力する第２低域通過フィルターとを具備することを
    特徴とする請求項１に記載の位相同期ループ。
  3. 【請求項３】 前記静止位相誤差制御部は、 正入力端子を通じて前記制御電圧を印加し、負入力端子
    を通じて前記制御電圧の中心電圧を印加して所定の増幅
    度で増幅し、前記増幅された結果を前記基準電圧として
    出力する増幅器を含むことを特徴とする請求項１に記載
    の位相同期ループ。
  4. 【請求項４】 前記静止位相誤差制御部は、 静止位相誤差により前記制御電圧が変われば、変わった
    量だけ前記基準電圧を調整して前記制御電圧が一定電圧
    で維持されるように制御することを特徴とする請求項１
    に記載の位相同期ループ。
  5. 【請求項５】 前記電圧制御発振器は、 前記制御電圧と、前記基準電圧を差動入力するリング発
    振器を含み、前記制御電圧は中心電圧で維持されること
    を特徴とする請求項１に記載の位相同期ループ。
  6. 【請求項６】 EFM信号とPLLクロック信号の周波数及び
    位相検出された結果に応答して制御電流を調整する電荷
    ポンプと、前記調整された電流量に相応する直流の制御
    電圧と所定の基準電圧に応答して前記PLLクロック信号
    を生成する電圧制御発振器とを具備する位相同期ループ
    で行われる静止位相誤差制御方法において、 (a) 所定の動作モードで前記制御電圧が変わるかどうか
    を判断する段階と、 (b) 前記制御電圧が変わったことと判断されれば、前記
    制御電圧が変わった逆方向に前記制御電圧を調整する段
    階と、 (c) 前記制御電圧が中心電圧で維持されるかどうかを判
    断する段階と、 (d) 前記制御電圧が前記中心電圧で維持されることと判
    断されれば、前記制御電圧に相応して前記PLLクロック
    信号を生成する段階と、 (e) 前記EFM信号と前記PLLクロック信号を入力して周波
    数及び位相検出する段階とを具備することを特徴とする
    静止位相誤差制御方法。
  7. 【請求項７】 前記(b)段階は、 (b１) 前記制御電圧の中心電圧を基準とする三角波信号
    を生成する段階と、 (b２) 前記制御電圧と前記三角波信号を比較し、前記比
    較された結果を出力する段階と、 (b３) 前記(b２)段階で比較された結果を低域フィルタ
    リングして前記基準電圧として出力する段階とを具備す
    ることを特徴とする請求項６に記載の静止位相誤差制御
    方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021119674A (ja) * 2017-06-23 2021-08-12 日本無線株式会社 Ｐｌｌ回路

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6990164B2 (en) * 2001-10-01 2006-01-24 Freescale Semiconductor, Inc. Dual steered frequency synthesizer
US6611161B1 (en) * 2001-11-06 2003-08-26 National Semiconductor Corporation Charge pump circuit for a high speed phase locked loop
JP4236998B2 (ja) * 2003-02-19 2009-03-11 株式会社神戸製鋼所 発振器
US7158603B2 (en) * 2002-12-26 2007-01-02 Freescale Semiconductor, Inc. Method and apparatus for compensating deviation variances in a 2-level FSK FM transmitter
CN1754317A (zh) * 2003-02-24 2006-03-29 皇家飞利浦电子股份有限公司 光记录设备的定时控制电路
KR100510523B1 (ko) * 2003-03-13 2005-08-26 삼성전자주식회사 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법
US7277519B2 (en) * 2003-12-02 2007-10-02 Texas Instruments Incorporated Frequency and phase correction in a phase-locked loop (PLL)
KR100574980B1 (ko) * 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
JP2006217544A (ja) * 2005-02-07 2006-08-17 Sanyo Electric Co Ltd 発振器
TWI299490B (en) * 2005-03-17 2008-08-01 Via Tech Inc Method and device for protecting a servo in reading signals on a defect disc
WO2006137030A1 (en) * 2005-06-21 2006-12-28 Nxp B.V. Phase-locked loop systems using static phase offset calibration
US7920665B1 (en) 2005-09-28 2011-04-05 Cypress Semiconductor Corporation Symmetrical range controller circuit and method
US7439812B1 (en) 2005-09-30 2008-10-21 Cypress Semiconductor Corporation Auto-ranging phase-locked loop
TWI313970B (en) * 2006-03-30 2009-08-21 Realtek Semiconductor Corp Method and apparatus for generating output signal
KR100806131B1 (ko) * 2006-05-23 2008-02-22 삼성전자주식회사 패스트 락킹 위상 고정 루프
FR2909242B1 (fr) * 2006-11-24 2009-01-16 E2V Semiconductors Soc Par Act Circuit d'extraction d'horloge a partir d'une sequence de donnees binaires.
JP4357538B2 (ja) * 2007-03-07 2009-11-04 株式会社日立製作所 半導体集積回路装置
US7719329B1 (en) * 2007-06-15 2010-05-18 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
US7792511B2 (en) * 2007-07-31 2010-09-07 Honeywell International Inc. Security system with dynamic range enhancement for FM demodulation
US9252788B1 (en) 2014-09-11 2016-02-02 International Business Machines Corporation Phase error detection in phase lock loop and delay lock loop devices
CN111697966B (zh) * 2019-03-13 2023-08-04 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN112782231B (zh) * 2020-12-28 2022-07-12 中国人民大学 一种基于静电力显微镜的宽频电学检测方法、系统和可读介质
US11671285B1 (en) 2022-05-27 2023-06-06 Nanya Technology Corporation Signal receiving device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121086A (en) 1991-04-09 1992-06-09 Zenith Electronics Corporation PLL including static phase error responsive oscillator control
KR100555471B1 (ko) * 1998-07-29 2006-03-03 삼성전자주식회사 적응적으로 전류 옵셋을 제어하는 전하 펌프

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021119674A (ja) * 2017-06-23 2021-08-12 日本無線株式会社 Ｐｌｌ回路
JP7100738B2 (ja) 2017-06-23 2022-07-13 日本無線株式会社 Ｐｌｌ回路

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