KR101141029B1

KR101141029B1 - Ｐｌｌ들 등의 루프 필터 커패시터들의 누설 전류들의 보상

Info

Publication number: KR101141029B1
Application number: KR1020050024671A
Authority: KR
Inventors: 윌리암 비. 윌슨
Original assignee: 에이저 시스템즈 인크
Priority date: 2004-03-24
Filing date: 2005-03-24
Publication date: 2012-05-03
Also published as: KR20060044710A; JP2005278191A; US7049866B2; JP4723888B2; US20050212566A1

Abstract

PLL들과 같은 신호 합성기들을 위한 루프 필터 커패시터들에서의 누설 전류로부터 야기되는 나쁜 효과들(adverse effects)을 보상하는 회로가 개시된다. 일 기술에서, 루프 필터의 감쇠 커패시터에서의 누설 전류는, 매칭 커패시터 양단의 전압을 구동하고 매칭 커패시터에 인가된 전류에 기초하여 감쇠 커패시터를 위한 전류를 발생함으로써 보상된다. 다른 기술에서, 루프 필터의 트랜스컨덕터 커패시터에서의 누설 전류는, 감쇠 커패시터 전압과 기준 전압간의 차이들을 디지털적으로 누적하고, 그 후 누적된 차이들을 트랜스컨덕터 커패시터에 인가되는 (전압 또는 전류)신호로 변환함으로써 보상된다. 또한, 루프 필터는 트랜스컨덕터 커패시터에 또한 인가되는 신호를 발생하는 아날로그 트랜스컨덕터 경로를 가질 수 있다. 커패시터 누설 전류를 효과적으로 보상함으로써, 본 발명의 신호 합성기들은 보다 얇은 산화물 게이트들을 갖아 사이즈가 감소될 수 있는 커패시터를 사용하여 구현될 수 있다.

누설 전류, 산화물 게이트, 트랜스컨덕터 셀, 전하 펌프, 루프 필터

Description

ＰＬＬ들 등의 루프 필터 커패시터들의 누설 전류들의 보상{Compensating for leakage currents in loop filter capacitors in PLLs and the like}

도 1은 종래의 전하-펌프 위상-로킹된 루프의 블록도.

도 2는 본 발명의 일 실시예에 따른 클록/데이터 복구(CDR)회로의 고-레벨 블록도.

도 3은 도 2의 PLL의 루프 필터 및 전하 펌프의 개략도.

도 4는 커패시터(C1)의 게이트 누설 전류의 효과가 기생 저항기(R_PARA)에 의해 나타내어지는, 도 2의 PLL의 루프필터 및 전하 펌프의 개략도.

도 5는 본 발명의 실시예에 따라, 도 2의 루프 필터 및 전하 펌프의 개략도.

도 6은 본 발명의 다른 실시예에 따른 PLL의 개략도.

도 7은 본 발명의 또 다른 실시예에 따른 PLL의 개략도.

* 도면의 주요부분에 대한 부호의 간단한 설명*

210...기준 위상 주파수 검출기 212...전하 펌프

214...루프 필터 216...다중-위상 VCO

218...피드백 구동기

본 발명은 전자기기들(electronics) 특히, 커패시터들을 갖는 루프 필터들을 갖는 다른 신호 합성기들 및 전하-펌프 위상-로킹된 루프들에 관한 것이다.

위상-로킹된 루프(PLL)는 주기적인 입력 신호에 관한 일정한 위상 관계를 갖는 주기적인 출력 신호를 발생하는 회로이다. PLL들은 많은 형태들의 측정, 마이크로프로세서 및 통신 애플리케이션들에서 폭넓게 사용된다. 위상-로킹된 루프의 한 형태는 전하-펌프 PLL이며, 이는 참조문헌으로서 본 명세서에 포함된 기술들인, 1980년 11월, Floyd M. Gardner에 의해 기술된 "전하 펌프 위상 로크 루프(Charge-Pump Phase-Lock Loop)", IEEE Trans. Commun, vol. COM-28, pp.1849-1858.이다.

도 1은 종래의 전하-펌프 위상-로킹된 루프(100)의 블록도를 도시한다. 위상 검출기(PD)(102)는 입력 신호의 위상(θ_IN)을 피드백 신호의 위상(θ_FB)에 비교하여 에러 신호 즉, UP 신호 U(θ_IN이 θ_FB를 앞설 때) 또는, DOWN 신호 D(θ_FB이 θ_IN를 앞설 때)를 발생하며, 여기서, 에러 신호 펄스의 폭은 θ_IN과 θ_FB간의 차이의 크기를 표시한다.

전하 펌프(104)는 PD(102)로부터의 에러 신호(U 또는 D)와 동등한 전하(q)의 양을 발생한다. 에러 신호가 UP 신호인지 또는 DOWN 신호인지에 의존하여, 전하(q)는 루프 필터(106)의 하나 이상의 커패시터들에 부가되거나, 또는 이로부터 감산된다. 통상적인 구현에서, 루프 필터(106)는 전하 펌프(105)로부터 네트 전하(net charge)를 누적하는 적분기로서 동작한다. 도 1에 도시된 바와 같이, 루프 필터(106)는 전압-제어된 발진기(VCO)(108)의 2개의 입력들 즉, 저-이득 입력(V_CTRL)과 고-이득 입력(V_BG)을 발생한다. 전압-제어된 발진기는 주파수가 VCO 입력 전압들(V_CTRL및V_BG)의 함수인 주기적인 출력 신호(도 1의 F_OUT)를 발생하는 디바이스이며, 여기서, 고-이득 입력 전압(V_BG)은 교정(calibration) 동안 중심 주파수를 설정하는데 사용되고, 저-이득 입력 전압(V_CTRL)은 정상 상태 신호 경로로서 역할한다. PLL(100)으로부터의 출력신호 외에, VCO 출력 신호(F_OUT)는 PD(102)의 피드백 신호를 생성하는데 사용된다.

출력 신호의 주파수(F_OUT)가 입력 신호(F_IN)의 주파수의 분수(fraction) 또는 배수가 되는 경우, 선택적인 입력 및 피드백 구동기들(110 및 112)이 입력 및 피드백 경로들에 각각 배치될 수 있다.

PLL(100)과 유사한 PLL들에 관한 보다 많은 정보는 미국 특허 번호 5,942,949에서 찾을 수 있으며, 이는 참조문헌으로서 본 명세서에 포함된 기술들이다.

상술한 바와 같이, 도 1에서 도시되지 않았지만, PLL(100)과 같은 종래의 전하-펌프 PLL들의 루프 필터들은 커패시터들을 사용하여 구현된다. 이러한 PLL들이 적절히 동작하기 위해서, 루프-필터 커패시터들에서의 게이트 산화물 누설 전류들의 나쁜 효과들을 방지하는 것이 중요하다. 이러한 누설 전류들의 나쁜 효과들을 방지하기 위한 종래의 접근 방법은 비교적 큰 산화물 두께(예를 들어, 50-70 옹스트롬)를 갖는 루프 필터들의 커패시터들을 사용하는 것이다. 불행히, 이러한 커패시터들은 구현하는데 상대적으로 큰 영역들을 필요로 한다. 이는 상대적으로 작은 산화물 두께들(예를 들어, 17 옹스트롬)을 갖는 커패시터들을 이용하고, 이에 따라 상대적으로 작은 구현 영역들을 필요로 하는 전하-펌프 PLL들의 루프 필터들을 구현하는 것이 바람직할 것이다.

종래 기술의 문제점들은 본 발명의 원리들에 따라, 상대적으로 큰 산화물 두께를 갖는 상대적으로 큰 커패시터의 사용을 필요로 하지 않고 루프 필터에 사용된 커패시터에서의 게이트 산화물 누설 전류의 나쁜 효과들을 감소시키는 전하-펌프 PLL들에 대한 루프 필터 아키텍처에 의해 완화될 수 있다.

본 발명의 일 실시예에 따라, 상기 신호 합성기(예를 들어, PLL)는 전하 펌프로부터 전하를 누적하고, 발진기에 대한 적어도 제 1 제어 신호를 발생하기 위해, 전하 펌프 및 상기 발진기 사이에 접속된 루프 필터를 포함한다.

신호 합성기를 동작하는 하나의 기술에 따라, 루프 필터는 저항기에 접속된 감쇠 커패시터와, 매칭 커패시터와, 및 (1)제 1 기준 전압에 매칭하도록 매칭 커패시터 양단의 전압을 구동하고, (2)감쇠 커패시터의 누설 전류를 보상하도록 감쇠 커패시터에 인가된 제 2 전류를 매칭 커패시터 양단의 상기 전압을 구동하는 것과 연관된 제 1 전류에 기초하여 발생하도록 적응된 감지-상쇄 회로를 포함한다.

신호 합성기를 동작하는 다른 기술에 따라, 루프 필터는 저항기와, 제 1 노드에서 저항기에 접속된 감쇠 커패시터와, 발진기에 대한 제 1 제어 신호를 발생하기 위해 접속된 트랜스컨덕터 커패시터와, 및 (1)기준 전압과 제 1 노드에서의 전압간의 차이들을 디지털적으로 누적하고, (2)누적된 차이들에 기초하여 제 1 gm 출력 신호를 발생하도록 적응된 디지털 gm 경로를 포함한다.

필요로 되는 것은 아니지만, 두 기술들이 단일 구현에 조합될 수 있다.

본 발명의 다른 측면들, 특징들 및 이점들은 다음의 상세한 설명, 첨부된 청구범위 및 수반하는 도면들로부터 보다 완전하게 명백해질 것이며, 유사한 참조번호들을 유사하거나 동일한 엘리먼트들을 식별한다.

도 2는 본 발명의 일 실시예에 따른 클록/데이터 복구(CDR)회로(200)의 고-레벨 블록도를 도시한다. CDR 회로(200)는 AFE(analog front end)(202), 위상 검출기/데이터 복구(PD/DR) 회로(204), 병렬화기(deserializer)(206), 전하-펌프 PLL(208)을 갖는다. 기준 위상/주파수 검출기(210), 전하 펌프(212), 루프 필터(214), 다중-위상 VCO(216) 및 피드백 분할기들(218)을 포함하는 PLL(208)은 도 1의 PLL(100)의 동일한 기본 아키텍처를 갖는다. 일 구현에서, VCO(216)은 CMOS 로직 레벨의 8개의 출력 위상들을 발생하는 4-단 미분 링 발진기(4-stage differential ring oscillator)이다. 이러한 것으로서, VCO(216)은 알려진 데이터 레이트의 1/4로 실행하고, 4 또는 5의 피드백 분할기는 인입 데이터 레이트의 1/16 또는 1/20의 로컬 기준 클록에 트레이닝(training)하는 것을 허용한다.

CDR 회로(200)의 목적은 수신된 아날로그 입력 신호에서 인코딩된 데이터를 복구하는 것이다. 구체적으로, AFE(202)는 회선 종료 임피던스를 제공하고 소정의 이득을 입력 신호에 부가하며, PD/DR 회로(204)는 PLL(208)의 VCO(215)에 의해 발생된 다중-위상 클록 신호(F_out)에 기초하여 입력신호로부터 데이터를 복구하며, 병렬화기(206)는 다운스트림을 추가로 처리하기 위해 병렬 출력 데이터(예컨대, 16-비트 또는 20-비트 워드)를 발생시키도록 복구된 데이터를 병합한다.

PD/DR 회로(204)가 적절히 동작하기 위해서, PLL에 의해 발생된 클록 신호(F_out)는 적절한 주파수를 갖고, 입력 신호에서 인코딩된 데이터와 충분하게 동기되어야 한다. 주파수 정합 및 위상 동기화를 제공하기 위해, 전하 펌프(212)는 기준 위상/주파수 검출기(PFD)(210)로부터 UP 및 DN 신호들(220)을 수신하고(PLL이 "로크 투 레퍼런스(lock to reference)" 모드일 때), PD/DR 회로(204)로부터 UP 및 DN 신호들(222) 수신한다(PLL(208)이 "로크 투 데이터(lock to data)모드일 때).

특정 레벨에서, CDR 회로(200)는 두 개의 상이한 위상-로킹된 루프들을 유효하게 갖는다고 언급될 수 있다. 하나의 이러한 루프는 본 명세서에서 PFD가 UP/DN 신호들을 전하 펌프(212)에 공급하는 PLL(208)로서 본 명세서에서 참조되며, 도 2에 표기된다. 이 루프는 "로크 투 레퍼런스" 양식 동안 위상 로크에 있다. 또한 다른 루프는 전하 펌프(212), 루프 필터(214) 및 VCO(216)를 포함하지만, PFD(210)에 의존하는 대신, 이 루프는 전하 펌프(212)를 위한 UP/DN 신호들을 발생하기 위해 PD/DR(204)에 의존한다. 이런 다른 루프는 "로크 투 데이터" 양식 동안 위상 로크에 있다.

"로크 투 레퍼런스" 양식 동안, PFD(210)는 피드백 분할기(218)로부터의 피드백 신호의 위상을 로컬 기준 클록 신호(F_REF)의 위상과 비교하여 검출된 위상 에러의 크기에 따라 폭(width)이 변하는 UP 및 DN 펄스들(220)을 발생한다.

"로크 투 데이터" 모드 동안, PD/DR 회로(204)는 PLL(208)의 전하 펌프(212)에 인가되는 위상 정보(즉, UP/DOWN 펄스(222)) 발생하기 위해, PLL 출력 클록 신호(F_OUT)의 위상과 입력 신호의 위상을 비교하도록 "알렉산더(Alexander)" 또는 뱅-뱅 위상 검출기(bang-bang phase detector)를 사용한다. PD/DR 회로(204)로부터의 위상 정보는 실제 인입 위상 에러의 1-비트 양자화이며, 각 업데이트에 동안, 고정된 양의 전하를 루프 필터에 넣기 위해 전하 펌프(212)에 의해 사용된다. 알렉산더 위상 검출기들에 대한 더욱 많은 정보는 참조 문헌으로서 본 명세서에 포함된 학설(teaching)인, J.D.H. 알렉산더의 "랜덤 이진 신호들로부터의 클록 복구(Clock Recovery form Random Binary Signals", Electronic Letters, 1975년 10월에서 찾을 수 있다.

"로크 투 레퍼런스" 또는 "로크 투 데이터" 모드에서, 전하 펄스의 극성은 인입 위상 에러의 극성에 의해 결정된다. PD/DR 회로(204)와 PFD(210)으로부터의 UP/DN 펄스들은 VCO(216)이 적절한 주파수 및 위상을 갖는 PLL 출력 클록 신호(F_out)를 발생 가능하게 한다. "로크 투 레퍼런스" 모드에서, VCO(216)의 출력은 입력 데이터 레이트의 정수 스케일링(integer scaling)과 필연적으로 동등하진 않지만 근접한 기준 주파수(F_REF)에 대해 위상- 및 주파수-로킹된다. 이 모드는 시스템 시동 동안, 데이터 레이트의 정수 스케일에 충분히 근접한 VOC의 운영 주파수를 얻기 위해 사용된다. 따라서, 어떠한 임베딩된 주파수 검출기도 갖지 않은 PD/DR(204)의 풀-범위(pull-range)내에 있고, 데이터에 대한 위상 로크는 시스템이 "로크 투 레퍼런스" 모드로부터 "로크 투 데이터"모드로 스위칭될 때 얻어질 수 있다.

도 3은 도 2의 PLL(208)의 루프 필터(214) 및 전하 펌프(212)의 개략도를 도시한다. 전하 펌프(212)는 각 수신된 UP/DN 펄스의 폭으로부터 결정된 시간의 양동안 양의 또는 음의 전류를 루프 필터(214)에 넣는다. 전류의 크기에 의해 승산된 펄스의 폭은 루프 필터(214)에 주입되는 전하의 양을 결정한다. 이러한 전하의 패킷은 기생 커패시터(도시되지 않음)를 충전하고, 또한 커패시터(C1)("감쇠 커패시터"라고도 칭함)를 충전하도록 저항기(R1)를 통해 흐른다. 커패시터(C1)상의 롱-텀 전압(long-term voltage)은 저항기(R1)양단의 전압과 합산되어 도 2의 VCO(216)에 인가되는 저-이득 입력 전압(V_CTRL)을 결정한다.

트랜스컨덕터 셀(transconductor cell)(Gm)은 커패시터(C1)와 기준 전압(V_REF)간의 차이에 비례하는 전류를 발생하며 커패시터(C3)("트랜스컨덕터 커패시터"라고도 칭함)에 주입한다. 커패시터(C3)상의 전압은 PLL(208)의 부(nagative) 피드백 작용(예를 들어, VCO(216)으로부터 PFD(210)으로의 PLL 피드백 루프는 루프를 로킹하도록 저-이득 입력 전압(V_CTRL)을 구동함)을 통해, 커패시터(C1) 양단의 전압이 기준 전압(V_REF)과 동등할 때까지 조정된다.(PD/DR(204)는 전하 펌프(212)를 위한 UP/DN 신호들을 또한 발생할 수 있다는 것에 주의한다.) 커패시터(C3)는 고-이득 입력 전압(V_BG)에 기초하여 VCO(216)의 중심 주파수를 설정하기 위해 트랜스컨덕터 셀(Gm)로부터의 전류를 적분한다. V_BG는 마지막 값을 정하고, V_CTRL은 위상 로크를 유지하기 위해 계속하여 업데이트된다.

감쇠 커패시터에서의 게이트 누설 전류

상당한 게이트 누설 전류들이 감쇠 커패시터(C1)와 연관되는 경우, 도 2의 CDR 회로(200)의 성능은 통상적으로 2가지 방식으로 열화될 것이다. 첫 번째는 원래의 것 중 하나의 적분기가 오프(off)로 이동하는 것이며, 여기서 결과적인 극(pole)의 주파수가 루프 안정성에 영향을 미칠 수 있을 만큼 크게 되는 것이 가능하다. 이는, 게이트 누설의 존재는 저항기를 커패시터(C1)와 병렬로 위치시키는 것과 등가이기 때문에 일어난다. 이 기생 저항기(R_PARA)가 저항기(R1)보다 큰 크기의 몇몇의 차수들(orders)이 아닌 경우, 극의 주파수는 꽤 클 수 있다. 극 주파수(pole frequency)가 PFD(210)(즉 PLL(208))을 이용하는 PLL 또는 PD/DR(204)(즉, 도 2의 "다른 루프")을 이용하는 PLL의 폐쇄-루프-3dB 주파수(closed-loop-3dB frequency)에 비해 큰 경우, 위상 마진(margin)의 손실이 일어날 수 있다.

도 4는 커패시터(C1)의 게이트 누설 전류의 효과가 기생 저항기(R_PARA)에 의해 나타내어지는, 도 2의 PLL(208)의 루프 필터(214) 및 전하 펌프(212)의 개략도 를 도시한다.

전하 펌프에 의해 보여지는 입력 임피던스 Z(s)는 수학식(1)에 의해 다음과 같이 주어진다:

여기서, C₂(도 4에 도시되지 않음)는 노드(V_CTRL)의 기생 커패시턴스이다. 제한으로, 기생 저항(R_PARA)는 무한대로 갈 때, 임피던스 Z(s)는 다음과 같은 수학식(2)에 의해 표현될 수 있다:

여기서, C₁의 크기는 루프 안정을 유지하기 위해, C2의 크기보다 매우 큰 것이 바람직하다(예를 들어, 적어도 100 배).

통상적인 구현에서, 저항기(R1)는 약 12 Kohms의 최대값을 가질 것이지만, 기생 저항기(R_PARA)는 약 100 Kohms의 최소값을 가질 것이다. 기생 저항기가 대체로 저항기(R1)보다 큰 크기의 차수(매우 조금)이기 때문에, 원래의 것 중 적분기의 오프로의 이동은 작을 것으로 기대된다. 이러한 것으로서, 게이트 누설 전류들로부터 야기되는 위상 마진의 변화는 무시할 수 있을 정도이고 기생(즉, 게이트 누설) 저항기는 "로크 투 레퍼런스" 모드 또는 "로크 투 데이터" 모드에서, 루프 안정성에 최소의 영향을 미칠 것이다. 전하-펌프 출력 저항(도시되지 않음)은 유사한 효과를 갖고, 또한, 대부분의 설계들에서 안정성에 무시할 수 있을 정도의 효과를 갖는다는 것에 주의해야 한다.

CDR 회로(200)의 성능이 루프 필터 감쇠 커패시터(C1)상의 게이트 누설 전류들의 존재로 열화될 수 있는 두 번째 방식은 정적 위상 오프셋의 생성에 의한 것이다. 커패시터(C1)를 통하는 dc 누설 전류는 전하 펌프(212)에 의해 공급되는 것을 요구한다. 이는 시간에 걸쳐 평균된, UP 와 DN 신호들간의 네트 차이(net difference)를 가짐으로써 이루어질 수 있다. 이 차이는 정적 위상 오프셋을 초래한다. 이 바람직하지 않은 위상 오프셋은 PLL의 부 피드백에 의해 생성되고, PD/DR 회로가 더 이상 데이터 "아이(eye)"의 중심에서 데이터를 샘플링하지 않을 것이기 때문에, 데이터 복구 처리의 비트 에러 레이트(BER)를 통상적으로 증가시킬 것이다. 예를 들어, 약 100 Kohms의 기생 저항(R_PARA)을 갖는 커패시터(C1)는 양단에 공칭 0.5 볼트를 갖는 약 5 마이크로앰프(microamps)의 누설 전류를 가질 것이고, 이는 20 마이크로앰프의 근소한 전하-펌프 전류에 대해 상당한 정적 위상 오프셋을 생성하고, 비트 에러들을 통상적으로 초래할 것이다. 약 1.6 마이크로앰프의 누설 전류를 갖는 17-옹스트롬 커패시터는 데이터 레이트가 충분히 높은 경우, 비트 에러들을 또한 초래할 수 있는 보다 적은 정적 위상 오프셋을 생성할 것이다. 당업자는, 누설 전류의 크기와 결과적인 정적 위상 오프셋 사이의 직접적인 상관은 사용된 실제 PD의 복잡한 함수(function), 인입 위상 지터의 양 및 데이터 스트림상의 심볼간 간섭뿐 아니라 루프 다이나믹스(loop dynamics) 및 다양한 컴포넌트들에서 발생된 랜덤 노이즈의 양이란 것을 인지할 것이다.

따라서, 루프 필터 감쇠 커패시터(C1)의 게이트 누설 전류가 안정성에 영향을 미치도록 나타나지 않으면, 그들은 CDR 성능의 소정의 레벨들을 방지하도록 충분한 정적 위상 오프셋을 도입한다.

트랜스컨덕터 커패시터에서의 게이트 누설 전류

상술한 바와 같이, 도 3의 트랜스컨덕터 셀(Gm)은 발진기의 중심 주파수를 유효하게 설정하기 위해 커패시터(C3)에 적분된 전류를 갖는다. 트랜스컨덕터 커패시터(C3)가 게이트 누설을 겪으면, 적분기의 dc 이득을 감소시키도록 트랜스컨덕터 셀(Gm)의 유효 출력 저항이 낮아진다. 전류를 상기 기생 저항기에 공급하고, 원하는 출력 전압을 유지하기 위해, 비-제로 입력이 트랜스컨덕터 셀(Gm)에 인가될 수 있다.

게이트 누설을 설명하기 이전에, 트랜스컨덕터 셀(Gm)의 출력 저항은 약 5 내지 10 Mohms 이다. 이를 예를 들어 500 Kohms까지 감소시키는 것은 크기 감소의 차수를 수반해야 한다. 또한, 트랜스컨덕터 셀(Gm)의 이득은 통상적으로 볼트 당 약 2.2 마이크로앰프이고, 이는 0.5v 입력이 1 마이크로앰프 출력과, 이에 의해 0.5v의 출력 전압(500-Kohm 기생 저항기라 가정하면)을 발생하기 위해 필요로 된다는 것을 의미한다. 이 경우에, 남겨진 선형 범위(Vdd=1.0v)가 존재하지 않고, 트랜스컨덕터 셀(Gm)은 비-선형이 될 것이다. 또한, 트랜스컨덕터 셀(Gm)의 최대 dc 바이어스 전류는 500나노앰프(nanoamps)이고, 이는 따라서, 기생 저항기 양단에 전압을 지원하도록 구동될 수 있는 최대 전류이며, 그렇지 않으면, 필요로 되는 것의 반(half)이다. 명확히, 이러한 게이트 누설량을 갖는 회로는 적절히 기능하지 않을 것이다.

감쇠 커패시터에서의 게이트 누설 전류 감지 및 상쇄

도 5는 도 2의 루프 필터(214) 및 전하 펌프(212)의 개략도를 도시한다. 일부 실시예에서, op 앰프(502)는 트랜스컨덕터 기준 전압(V_REF)과 매칭 커패시터(C1')양단의 전압사이의 차이의 함수인 신호를 발생하고, 이를 트랜지스터들(504 및 506)의 게이트들에 인가한다. 그 결과, op 앰프(502)는 매칭 커패시터(C1')양단의 기준 전압(V_REF)을 포스(force)시키고, 이를 위해 필요로 되는 전류를 감지한다. 트랜지스터(506)의 크기에 의해 설정된 전류를 루프 필터 감쇠 커패시터(C1) 대 매칭 감지 커패시터(C1')의 비에 의해 스케일링하는 것은 감쇠 커패시터(C1)의 누설 전류의 효과가 감소되거나 심지어 상쇄되는 것을 허용한다.

이러한 접근 방법은 도 2의 PLL(208)이 결과 게이트 누설 전류의 역효과들을 상쇄함으로써 상대적으로 적은 게이트 산화물 두께(예를 들어, 약 17 옹스트롬)를 갖는 감쇠 커패시터(C1)를 사용하여 구현되는 것을 허용한다.

트랜스컨덕터 커패시터에서의 게이트 누설 전류의 감지 및 상쇄

도 3의 트랜스컨덕터 커패시터(C3)의 게이트 누설 전류는 이 커패시터가 처리 변화들(processing variations)로 전압의 넓은 전압의 범위를 가질 수 있기 때문에, 감지 및 상쇄가 상대적으로 어렵다. 한 접근 방법은 누설 전류를 오프셋하기 위한 전류를 제공할 수 있도록 트랜스컨덕터 셀(Gm)의 이득을 확장하는 것이다. 다른 접근 방법은 아날로그 트랜스컨덕터 적분기를 게이트 누설 전류에 둔감한 전압 출력을 갖는 이점을 갖는 이산 시간 등가물(discrete time equivalent)로 대체하는 것이다. 또 다른 접근 방법은 트랜스컨덕터 셀의 게이트 누설 전류를 구동하는데 필수적인 입력-귀착 오프셋(input-referred offset) 전압을 감지 및 상쇄하도록 트랜스컨덕터 적분기에 이산 시간 피드백 루프를 감는 것이다.

도 6은 본 발명의 다른 실시예에 따른 PLL(600)의 개략도를 도시한다. 도 2의 PLL(208)을 위해 사용될 수 있는 PLL(600)은 아날로그 트랜스컨덕터 적분기가 이산 시간 등가물로 대체된 접근 방법의 한 예이다. 특히, 도 3의 트랜스컨덕터 셀(Gm)은 비교기(602), 누적기(604) 및 디지털-아날로그(D/A) 변환기(606)로 대체된다.

구체적으로, 비교기(602)는 그 크기 및 부호가 두 전압들간의 차이에 의존하는 디지털 값을 발생하기 위해, 감쇠 커패시터(C1) 양단의 전압과 기준 전압(V_REF)을 샘플링 및 비교한다. 누적기(604)는 시간에 걸쳐서 비교기(602)로부터 수신된 디지털 값들을 누적하고, D/A 변환기(606)는 아날로그 VCO 입력 전압 신호(V_BG)를 발생시키기 위해 결과적인 누적된 값을 커패시터(C3)에 인가하는 아날로그 출력으로 변환한다. 한 구현에서, D/A 변환기(606)는 아날로그 전압 신호를 발생하는 전압 소스로서 기능한다. 다른 구현에서, D/A 변환기(606)는 아날로그 전류 신호를 발생하는 전류 소스로서 기능한다. 커패시터(C3)가 전류 소스보단 전압 소스에 의해 구동될 때, 게이트 누설 전류의 효과들은 의문이 있다.

디지털 경로가 적분기로서 작용하기 위해, 비교기(602)가 커패시터(C1)상의 전압을 샘플링하는 레이트는 매우 낮게 될 수 있고(예를 들어, 폐쇄-루프 PLL의 3dB 주파수보다 적은 크기의 3차수들 이상의 주파수) 또는, 누적기의 이득이 상대적으로 낮은 샘플 레이트와 상대적으로 적은 누적 이득의 작은 또는 임의의 적절한 조합이 되어, 많은 저역 통과 필터의 코너 주파수(corner frequency)를 갖는, 커패시터(C1)로부터 V_BG로의 저역 통과 필터링 효과가 존재할 수 있다(예를 들어, 폐쇄-루프 PLL 의 등가 3dB 주파수 미만의 크기의 3이상의 차수들). 또한, 커패시터(C3)는 폐쇄-루프 PLL 응답보다 상당히 미만의 시간 상수를 갖는, D/A 출력의 스텝 응답을 필터링해야 한다. 이는 D/A 변환기의 출력의 변화가 비트 에러들을 초래할 수 있는 데이터/위상 검출기에 대한 입력에서의 위상 램프/주파수 스텝으로서 보여지지 않는다는 것을 보장한다. VCO으로의 D/A 출력 전압이 변할 수 있는 레이트를 늦춤으로써, 광대역 PLL 루프는 VCO에 대한 고-이득 입력에서의 변화하는 전압을 보상할 수 있다.

비교기 및 비교기로부터 그 입력을 유도하는 누적기의 특정 형태는 설계-특정 트레이드오프들(design-specific tradeoffs)을 허용하도록 구현마다 달라질 수 있다.

이 접근 방법은 PLL(600)이 결과적인 게이트 누설 전류의 나쁜 효과들을 상쇄함으로써, 상대적으로 작은 게이트 산화물 두께(예를 들어, 약 17 옹스트롬)를 갖는 커패시터(C3)를 사용하여 구현되는 것을 허용한다.

도 7은 본 발명의 또 다른 실시예에 따른 PLL(700)의 개략도를 도시한다. 도 2의 PLL(208)을 위해 사용될 수 있는 PLL(700)은 디지털 누적기가 아날로그 트랜스컨덕터 적분기와 병렬인 접근방법의 한 예이다. 이 경우, 연속-시간 적분기는 주 성능을 제공하며, 병렬 디지털 누적기는 커패시터(C3)상의 게이트 누설 전류와 임의의 다른 DC 누설 전류를 보상하기 위해 사용된다. 이 실시예에서, 디지털 누적기는 보상기(702), 디지털 누적기(704) 및 누적기로부터 누적된 디지털 값을 커패시터(C3)에 인가되는 전류 신호로 변환하는 전류 소스(Idac)(706)를 포함한다는 것에 주의한다.

상기 접근 방법에 따라, 트랜스컨덕터 셀(Gm)이 커패시터(C3)의 게이트 누설 전류를 보상하기 위해 dc 전류를 공급하기 위해, 비-제로 미분 입력이 트랜스컨덕터 셀에 인가된다. 상기 미분 입력 전압을 감지하기 위해 비교기를 사용하고, 루프 안정을 이루는데 충분히 긴 시간의 기간에 걸쳐 비교기 출력을 적분시킴으로써, 디지털 워드(digital word)가 생성될 수 있다. 이는 C3의 게이트 누설 전류를 보상하는 전류를 생성하는 Idac(706)을 구동한다.

Idac 출력 전류가 변할 때, VCO으로의 고-이득 입력 V_BG는 Idac 출력과 게이트 누설 전류간의 전류 차이가 커패시터상에서 적분되기 때문에 변할 것이다. 주 PLL 피드백 루프는 위상 검출기(PD)와 전하 펌프(CP)를 경유하여, 트랜스컨덕터 셀에 대한 입력에서의 전압을 조정하여, 트랜스컨덕터 셀의 출력 전류는 Idac의 출력 의 원 변화(original change)와 부호에선 반대지만, 동일한 양만큼 변할 것이다.

디지털 적분기의 시간 상수가 Gm 스테이지와 커패시터(C3)와 연관된 시간상수보다 느린 크기의 적어도 2 차수인 것을 가정하면, 전체 루프는 안정으로 남겨질 것이다.

어드레싱되도록 요구할 수 있는 제 2 단계 효과들이 존재한다. 하나는 트랜스컨덕터 셀의 입력-귀착 오프셋과 비교기의 입력-귀착 오프셋간의 차이이다. 한 솔루션은 트랜스컨덕터 셀과 비교기를 위해 동일한 미분 쌍(differential pair)을 사용하여 이들이 거의 정확히 동일한 입력-귀착 오프셋 전압을 인지하도록 허용하는 것이다.

다른 어려움은 LSB(least significant bit)가 100 나노앰프의 차수인 Idac를 생성하는 것이다. 이 경우, 누설 게이트 전류의 극성이 알려져 있기 때문에, 게이트 누설 전류들을 보상하도록 트랜스컨덕터 셀의 출력 스테이지에서 바이어스 전류를 조정하기 위해 디지털 비트들을 사용할 수 있다.

다른 어려움은, 새로운 경로가 디지털 루프이기 때문에, Idac의 출력이 진동(dither)한다는 사실로부터 일어난다. 이는 3각 웨이브(triangular wave)가 커패시터(C3)의 양단의 전압상에 나타날 수 있을 듯이 보일 수 있지만, 이것은 상기 경우가 아니다. 사실상, 대역폭이 상당히 보다 큰 주 PLL 루프는 커패시터(C1)상의 전압을 대신 조정한다. 커패시터(C1)상의 전압은 트랜스컨덕터 셀로부터의 출력된 전류가 Idac로부터의 전류 변화를 보상하도록 조정된다. 따라서, 커패시터(C3) 양단의 전압은 Idac의 출력이 변하기 때문에 조금 변할 것이고, 그 후, 커패시터(C1) 양단의 전압의 값이 순응(accommodate)하기 위해 변화하기 때문에 다시 정해진다. 이 리플(ripple)은 커패시터(C3)를 크게 유지하고, Idac의 LSB 스텝 사이즈를 작게 하거나, 이들의 어떤 조합에 의해 임의로 작게 유지될 수 있다.

상기 리플이 수용할 수 없게 되는 경우에, 게이트 누설 전류가 주로 DC 텀(DC term)이기 때문에 일부 초기 기간 이후에 적응 루프(adaptation loop)를 턴 오프하는 것이 가능하다. 이는 주 트랜스컨덕터 셀이 잔류 에러와 적응 루프가 턴 오프될 때의 온도의 변화에 의해 생성된 임의의 에러들을 수용하게 한다. 온도를 갖는 게이트 누설 전류에서의 변화는 트랜스컨덕터 셀의 선형 범위내에서 만족스럽도록 충분히 작게 되는 것을 요구한다.

이 접근 방법은 PLL(700)이 결과 게이트 누설 전류의 역효과들을 상쇄함으로써 상대적으로 작은 게이트 산화물 두께(예를 들어, 약 17 옹스트롬)를 갖는 커패시터(C3)를 사용하여 구현되는 것을 허용한다.

도면에서 도시된 감쇠 커패시터(C1)에서의 게이트 누설 전류의 효과들을 감지 및 상쇄하기 위한 기술과, 도 6 및 도 6에서 도시된 트랜스컨덕터 커패시터(C3)에서의 게이트 누설 전류의 효과들을 감지 및 상쇄하기 위한 기술들은 별도로 구현될 수 있지만, 양호한 실시예에서, 각 커패시터를 위한 기술들은 두 커패시터들이 상대적으로 작은 게이트 산화물 두께로 구현되는 것을 가능하도록 조합될 수 있다.

본 발명이 위상-로킹된 루프들의 문맥으로 기술되었지만, 본 발명은 DLL들(delay-locked loops)과 같은 다른 형태의 신호 합성기들의 문맥으로 또한 구현될 수 있다.

명확히 진술하지 않았지만, 각 숫자 값 및 범위는 값 또는 범위의 값에 선행된 단어 "약(about)" 또는 "대략적으로"와 같이 거의 정확한 것으로서 해석되어야 한다.

본 발명의 본질을 설명하기 위해 기술 및 예시된 상세들, 재료들 및 부분들의 장치들에서의 다양한 변화들이 다음의 청구범위에 표현된 바와 같이 본 발명의 범위를 벗어나지 않고 당업자에 의해 제조될 수 있다는 것을 추가로 할 수 있을 것이다.

청구범위에서 도면 번호들 및/또는 도면 참조 라벨들의 사용은 청구범위의 해석을 용이하게 하기 위해 청구된 주 내용(matter)의 하나 이상의 가능한 실시예들을 식별하도록 의도되었다. 이러한 사용은 대응 도면들에서 도시된 실시예들로 청구범위를 제한하는 것으로서 해석되지 않는다.

본 발명은 PLL들과 같은 신호 합성기들을 위한 루프 필터 커패시터들에서의 누설 전류로부터 결과되는 나쁜 효과들을 보상하는 회로가 개시된다

Claims

루프 필터(예를 들어, 214)를 포함하는 신호 합성기(예를 들어, 208)로서, 상기 루프 필터는 상기 신호 합성기의 전하 펌프(예를 들어, 212) 및 발진기(예를 들어, 216) 사이에 접속되어 상기 전하 펌프로부터 전하를 누적하고, 상기 발진기에 대한 적어도 제 1 제어 신호(예를 들어, V_CTRL)를 발생하는, 상기 신호 합성기에 있어서,

상기 루프 필터는:

상기 발진기에 대한 상기 제 1 제어 신호를 발생하기 위해, 제 1 노드에서 저항기(예를 들어, R1)에 접속된 감쇠 커패시터(예를 들어, C1)와,

매칭 커패시터(C1')와,

(1)제 1 기준 전압(예를 들어, V_REF)에 매칭하도록 상기 매칭 커패시터 양단의 전압을 구동하고, (2)상기 감쇠 커패시터의 누설 전류를 보상하도록 상기 감쇠 커패시터에 인가된 제 2 전류를, 상기 매칭 커패시터 양단의 상기 전압을 구동하는 것과 연관된 제 1 전류에 기초하여 발생하도록 적응된 감지-상쇄 회로(예를 들어, 502, 504, 506)를 포함하는, 신호 합성기
제 1 항에 있어서,

상기 신호 합성기는 PLL이며,

상기 저항기의 제 1 측은 상기 제 1 노드에서 상기 감쇠 커패시터에 접속되고,

상기 저항기의 제 2 측은 상기 전하 펌프 및 상기 발진기에 접속되고,

상기 제 1 제어 신호는 상기 저항기의 상기 제 2 측에서의 제 2 전압에 기초하여 발생되는, 신호 합성기.
제 1 항에 있어서,

상기 감지-상쇄 회로는,

상기 매칭 커패시터 양단의 상기 전압과 상기 제 1 기준 전압간의 차이에 기초하여 전압 차이 신호를 발생하도록 적응된 연산 증폭기(op 앰프)(예를 들어, 502)와,

제 1 트랜지스터(예를 들어, 504)로서, (1)상기 제 1 트랜지스터의 게이트에서 상기 op 앰프로부터 상기 전압 차이 신호를 수신하고, (2)제 1 트랜지스터 출력 신호를 상기 매칭 커패시터에 인가하도록 접속된 상기 제 1 트랜지스터와,

제 2 트랜지스터(예를 들어, 506)로서, (1)상기 제 2 트랜지스터의 게이트에서 상기 op 앰프로부터 상기 전압 차이 신호를 수신하고 (2)제 2 트랜지스터 출력 신호를 상기 감쇠 커패시터에 인가하도록 접속된 상기 제 2 트랜지스터를 포함하는, 신호 합성기.
제 1 항에 있어서, 상기 루프 필터는 상기 발진기에 대한 제 2 제어 신호(예를 들어, V_BG)를 발생하도록 상기 발진기에 접속된 트랜스컨덕터 커패시터(C3)를 더 포함하는, 신호 합성기.
제 4 항에 있어서, 상기 발진기는 상기 발진기에 대한 중심 주파수를 설정하기 위해 상기 제 2 제어 신호를 사용하도록 적응된, 신호 합성기.
제 4 항에 있어서, 상기 루프 필터는 (1)상기 제 1 노드와 (2)상기 트랜스컨덕터 커패시터의 사이에 접속된 아날로그 트랜스컨덕터(gm) 셀을 더 포함하고, 상기 gm 셀은 상기 제 1 노드에서의 상기 전압과 상기 gm 셀의 입력에 인가된 제 2 기준 전압(예를 들어, V_REF)간의 차이에 기초하여 제 1 gm 출력 신호를 발생하도록 적응되고, 상기 제 1 gm 출력 신호는 상기 트랜스컨덕터 커패시터에 인가되는, 신호 합성기.
제 4 항에 있어서, 상기 루프 필터는 (1)상기 제 1 노드에서의 전압과 상기 제 2 기준 전압간의 차이를 디지털적으로 누적하고, (2)상기 누적된 차이들에 기초하여 gm 출력 신호를 발생하도록 적응된 디지털 gm 경로(예를 들어, 602, 604, 606 또는 702, 704, 706)를 더 포함하고, 상기 gm 출력 신호는 상기 트랜스컨덕터 커패시터에 인가되는, 신호 합성기.
제 7 항에 있어서, 상기 디지털 gm 경로는,

상기 제 1 노드에서의 상기 전압과 상기 제 2 기준 전압간의 디지털 차이들을 발생하도록 적응된 비교기(예를 들어, 602 또는 702)와,

상기 디지털 차이들을 누적하도록 적응된 누적기(예를 들어, 604 또는 704)와,

상기 누적기로부터의 상기 누적된 디지털 차이들을 상기 gm 출력 신호로 변환하도록 적응된 변환기(예를 들어, 606 또는 706)를 포함하는, 신호 합성기.
루프 필터(예를 들어, 214)를 포함하는 신호 합성기(예를 들어, 208)로서, 상기 루프 필터는 상기 신호 합성기의 전하 펌프(예를 들어, 212) 및 발진기(예를 들어, 216) 사이에 접속되어 상기 전하 펌프로부터 전하를 누적하고, 상기 발진기에 대한 적어도 제 1 제어 신호(예를 들어, V_BG)를 발생하는, 상기 신호 합성기에 있어서,

상기 루프 필터는:

저항기(예를 들어, R1)와,

제 1 노드에서 상기 저항기에 접속된 감쇠 커패시터(예를 들어, C1)와,

상기 발진기에 대한 상기 제 1 제어 신호를 발생하기 위해 접속된 트랜스컨덕터 커패시터(예를 들어, C3)와,

상기 제 1 노드와 상기 트랜스컨덕터 커패시터 사이에 접속되고, (1)기준 전압(예를 들어, V_REF)과 상기 제 1 노드에서의 전압간의 차이들을 디지털적으로 누적하고 (2)상기 누적된 차이들에 기초하여 제 1 gm 출력 신호를 발생하도록 적응된 디지털 gm 경로(예를 들어, 602-606 또는 702-706)를 포함하고, 상기 제 1 gm 출력 신호는 상기 트랜스컨덕터 커패시터에 인가되는, 신호 합성기.
루프 필터(예를 들어, 214)를 포함하는 신호 합성기(예를 들어, 208)로서, 상기 루프 필터는 상기 신호 합성기의 전하 펌프(예를 들어, 212) 및 발진기(예를 들어, 216) 사이에 접속되어 상기 전하 펌프로부터 전하를 누적하고, 상기 발진기에 대한 적어도 제 1 제어 신호(예를 들어, V_CTRL 및 V_BG)를 발생하는, 상기 신호 합성기에 있어서,

상기 루프 필터는:

제 1 측 상에서 상기 전하 펌프 및 상기 발진기에 접속되고, 제 2 측 상에서 제 1 노드에 접속된 저항기;

상기 발진기에 대한 상기 제 1 제어 신호의 발생에 기여하도록 상기 발진기에 접속된 트랜스컨덕터 커패시터(예를 들어, C3); 및

상기 제 1 노드와 상기 트랜스컨덕터 커패시터 사이에 접속되고, (1) (i) 상기 루프 필터의 상기 제 1 노드에서의 전압과 (ii) 제 1 기준 전압간의 차이들을 디지털적으로 누적하고 (2)상기 누적된 차이들에 기초하여 제 1 gm 출력 신호를 발생하도록 적응된 디지털 gm 경로를 포함하고, 상기 제 1 gm 출력 신호는 상기 트랜스컨덕터 커패시터의 누설 전류를 보상하기 위해 상기 트랜스컨덕터 커패시터에 인가되는, 신호 합성기.
제 4 항에 있어서,

상기 저항기는 상기 발진기에 접속되고,

상기 감지-상쇄 회로는 상기 감쇠 커패시터 및 상기 매칭 커패시터에 접속되고,

상기 제 1 기준 전압은 상기 감지-상쇄 회로의 입력에 인가되고,

상기 루프 필터는 상기 제 1 노드에 접속된 트랜스컨덕터 회로를 더 포함하고,

상기 트랜스컨덕터 커패시터는 상기 발진기에 대한 상기 제 2 제어 신호를 생성하기 위해 상기 트랜스컨덕터 회로 및 상기 발진기에 접속되는, 신호 합성기.
제 9 항에 있어서,

상기 루프 필터는 (1) 상기 제 1 노드와 (2) 상기 트랜스컨덕터 커패시터 사이에 접속된 아날로그 트랜스컨덕터(gm) 셀을 더 포함하고, 상기 gm 셀은 상기 제 1 노드에서의 상기 전압과 상기 기준 전압 간의 차이에 기초하여 제 2 gm 출력 신호를 발생하도록 적응되고, 상기 제 2 gm 출력 신호는 상기 트랜스컨덕터 커패시터에 또한 인가되는, 신호 합성기.