TWI430640B - Clock data recovery system - Google Patents

Clock data recovery system Download PDF

Info

Publication number
TWI430640B
TWI430640B TW099123892A TW99123892A TWI430640B TW I430640 B TWI430640 B TW I430640B TW 099123892 A TW099123892 A TW 099123892A TW 99123892 A TW99123892 A TW 99123892A TW I430640 B TWI430640 B TW I430640B
Authority
TW
Taiwan
Prior art keywords
transduction
data recovery
clock data
recovery system
signal
Prior art date
Application number
TW099123892A
Other languages
English (en)
Other versions
TW201206136A (en
Inventor
Fu Tai An
Jen Ti Hsu
Yilin Lee
Original Assignee
Global Unichip Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Global Unichip Corp filed Critical Global Unichip Corp
Priority to TW099123892A priority Critical patent/TWI430640B/zh
Priority to US13/064,520 priority patent/US8547149B2/en
Publication of TW201206136A publication Critical patent/TW201206136A/zh
Application granted granted Critical
Publication of TWI430640B publication Critical patent/TWI430640B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

時脈資料回復系統
本發明為關於一種資料與時脈回復系統，特別是關於一種以分時多路連接方式控制雙轉導裝置之比例，且利用截波調變技術減少轉導之輸入參考偏壓之資料與時脈回復系統。
時脈資料回復電路(Clock and data Recovery Circuit)，簡稱CDR。應用於序列傳輸的接收介面，在較低的頻率應用下，通常是用數位電路來完成，最常見的是數位鎖相迴路(DPLL)。然而在一些高速的應用上，例如光纖通訊系統，由於其傳輸的資料時脈頻率較高，所以通常都是用類比電路來完成，現有的產品大部分都是利用BJT或BiCMOS的製程，其操作頻段較高，對於雜訊抵抗能力較強，有比較好的performance，但是其缺點就是製程比較昂貴、整合不易且耗比較多的電流。近年來，CMOS的製程技術不斷的進步，由於CDR電路常需要與其他路做整合的動作，所以CMOS低耗電、低價格、易整合的優點可以說是相當適合。隨著多媒體應用的普及，近幾年來通訊系統或其他數位資料的傳輸需求日益增大，使得時脈與資料回復電路具有相當大的應用空間並扮演更加重要的角色。
時脈資料回復電路一般需要非常小的顫動峰值(jitter peaking)，以獲得較佳之顫動轉換表現。然而，傳統之時脈資料回復電路係使用迴路電容(loop capacitor)於電路中，導致其佔用較大之電路面積，特別是，為減小雜訊，而使用一被動電容於電路時。
請參考第1圖，係繪示傳統之充電泵(charge pump)時脈資料回復電路示意圖，傳統之時脈資料回復電路係廣範利用一充電泵(charge pump)時脈資料回復電路。充電泵(charge pump)時脈資料回復電路100包含一相位偵測器102、一充電泵104(Charge Pump)、一濾波器106以及一電壓控制震盪器108(Voltage Control Oscillator)。相位偵測器102係接收一資料信號DATA與一當地時脈CLK以比較資料信號DATA與當地時脈CLK間之相位差以產生二控制信號UP、DN。相位偵測器102係為一碰碰相位檢測器(Bang-Bang Phase Detector)或是二位元式相位檢測器(Binary Phase Detector)。控制信號UP、DN係用以控制電充電泵104中的一組開關1042導通一組電流源1044，俾使這一組電流源1044輸出入的電流I對濾波器106充放電以產生輸出電壓V。輸出電壓V係控制電壓控制震盪器108調整當地時脈CLK的相位，俾使當地時脈CLK的能夠與資料信號DATA保持固定的相位差。其中濾波器106包含一電阻1062與一電容1064，用以過濾電流幫浦104產生之電流I，其中電阻1062係與電容1064串聯，且電容1064之另一端連接至一接地端。另外，濾波器106更包含一電容1066，用以抑制高頻抖動(High Frequency Jitter)，且電容1066之另一端亦連接至接地端。通常電容1066之容值較電容1064小很多，因此在此將電容1066忽略不談。為得到一較小之顫動峰值(jitter peaking)之限制條件之下，電容1064係設置為一大迴路電容，以移除於迴路轉換函數(loop transfer fuction)中之零點(zero)，而可得到一極低頻率。然，此大迴路電容之缺點為其所佔用之面積較大。又，當傳統之充電泵(charge pump)時脈資料回復電路使用於資料速率(data rate)非常高時，將遇到其設計上之瓶頸。
請參考第2圖，係繪示一傳統轉導時脈資料回復電路示意圖。為解決在高資料速率之瓶頸，係以轉導單元208取代充電泵。第2圖中，轉導時脈資料回復電路200包含轉導裝置204、濾波器206以及一電壓控制震盪器208。轉導裝置204具有一輸入電壓Vos 、一漏電流Ileak 以及一轉導單元2042。相位偵測器102係接收一資料信號DATA與一當地時脈CLK以比較資料信號DATA與當地時脈CLK間之相位差以產生二控制信號。濾波器206係包含一電阻2062與一電容2064，用以過濾電流幫浦204產生之電流I，其中電阻2062係與電容2064串聯，且電容2064之另一端連接至一接地端。轉導裝置204係連接一相位偵測器202。其中，與充電泵(charge pump)時脈資料回復電路相同的是，為得到一較小之顫動峰值(jitter peaking)之限制條件之下，電容2064係設置為一大迴路電容，以移除於迴路轉換函數(loop transfer fuction)中之零點(zero)，而得到一極低頻率，其硬體所佔用的面積較大，成本也較高。然，相較於充電泵(charge pump)時脈資料回復電路，轉倒導時脈資料回復電路不需要極高速之切換，因此，在高速(數Gb/sec及大於數Gb/sec以上)時是之表現是令人滿意的。然而，轉導時脈資料回復電路需解決不匹配而造成之漏電流與偏壓、轉導元件佔用面積大與電源損失大等之問題。
因此，如何發明出一種時脈資料回復系統，以使時脈資料回復電路中之轉導低通電容(gm -LPF)可節省在系統中所佔用之電路面積，將是本發明所欲積極揭露之處。
本發明之主要目的在提供一種利用雙轉導結構(dual gm structure)以減少迴路電容。迴路中雙轉導係以分時多路連接(time-division multiplexer)方式控制，因此可精準地完成多路電容之連線。
本發明亦使用節波調節技術以減輕轉導元件之輸入參考偏壓，以校正背景之轉導元件之電流不匹配。鎖相誤差(phase locking error)及顫動(jitter)因此被減少，且可確保鎖定之範圍。
故為達前述目的，本發明之係提供一種時脈資料回復系統，包含：複數個轉導單元、控制裝置、電阻以及電容。複數個轉導單元係分別具有一輸入端以及一輸出端。控制裝置，係連接該些輸出端，用以根據時間值，以控制連接於該些轉導單元其中之一部份，以成為第一轉導裝置，以及連接於該些轉導單元其中之另一部份，以成為第二轉導裝置。電阻係連接於該第一轉導裝置與該第二轉導裝置之間。電容係連接第二轉導裝置。其中，控制裝置係根據時間值以控制第一轉導裝置與第二轉導裝置間所連接該些轉導單元之一數目比例。
藉此，本發明之一種時脈資料回復系統，其節省時脈資料回復電路中之轉導低通電容(gm -LPF)在系統中所佔用之電路面積。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
請參考第3A圖，係繪示雙轉導時脈資料回復系統示意圖。如圖所示，雙轉導時脈資料回復系統300包含相為偵測器302、轉導裝置304、濾波器306以及電壓控制震盪器308。其中，轉導裝置304包含第一轉導裝置3042以及第二轉導裝置3044。濾波器306包含電阻3062以及電容3064。電阻3062係連接於第一轉導裝置3042以及第二轉導裝置3044之間，且與第一轉導裝置3042與電壓控制震盪器308連接於濾波器306之第一節點1。電容3064係連接第二轉導裝置3044於濾波器306之第二節點2。本案之雙轉導結構係像似於雙路徑鎖相迴路(dual-path PLL)，大部分之電流係流出於第一轉導裝置3042，並被第二轉導裝置3044所吸回。換言之，僅有少部份之電流流到電容3064，因此其有效電容可增加。但，由於第一轉導裝置3042與第二轉導裝置3044之間隨機連接會有不匹配之現象，電容值電容值會不確定。因此，需以一分時多路連接技術控制第一路徑與第二路徑轉導連接方式，以達成穩定之高電容值。
請參考第3B圖，係繪示一分時多路連接技術控制第一路徑與第二路徑轉導連接示意圖。此分時多路連接技術係可隨時間值之不同，而連接不同之轉導單元以成為一轉導單元陣列。如圖所示，在不同時間值t時，第一節點1與第2節點2係分別連接至不同之轉導單元，於此實施例，轉導單元係為七個轉導單元所組成，其分別為第一轉導單元gm1 、第二轉導單元gm2 、第三轉導單元gm3 、第四轉導單元gm4 、第五轉導單元gm5 、第六轉導單元gm6 以及第七轉導單元gm7 ，以成為第一轉導裝置3042與第二轉導裝置3044。需說明的是，第一轉導裝置3042之極性係不同於第二轉導裝置3044。
舉例來說，當在時間值t=1時，第一節點1係連接至第一轉導單元gm1 、第二轉導單元gm2 、第三轉導單元gm3 以及第四轉導單元gm4 ，以組成第一轉導裝置3042；而第二節點2則連接至第五轉導單元gm5 、第六轉導單元gm6 以及第七轉導單元gm7 ，以組成第二轉導裝置3044。於此實施例，大部分之電流係流出於第一轉導裝置3042，並接著被第二轉導裝置3044所吸回。即僅有少部份之電流流到電容3064，因此可達4倍之電容值。連接於第一節點1之極性為正，而連接於第二節點2之極性為負。
一般來說，一轉導單元連接至第一節點1為正極性之週期為第一轉導單元個數/(第一轉導單元個數+第二轉導單元個數)之週期，而連接至第二節點2為負極性之週期為(第二轉導單元個數/第一轉導單元個數+第二轉導單元個數)週期。靜態狀況下，第一轉導裝置3042對第二轉導裝置3044之比例為(第一轉導單元個數/第二轉導單元個數)。若(第一轉導單元個數-二轉導單元個數)=1時，電容3064之等效值等於第一轉導單元個數值，且可解解決個別轉導單元不匹配之問題。
於該實施例中，轉導單元連接至第一節點1為正極性之週期為4/7週期，而連接至第二節點2為負極性之週期為3/7週期。靜態狀況下，第一轉導裝置3042對第二轉導裝置3044之比例為4/3。如圖所示，當於不同之時間值t時，其第一節點1與第二節點2分別連接不同之轉導單元。
本發明亦使用截波調變技術以解決因轉導單元之隨機不匹配，而造成之輸入參考偏壓問題，其不僅可調變直流偏壓為一調變頻率，且切換雜訊(switching noise)亦可藉由迴路濾波器濾出調變頻率。此外，個別轉導單元之電流不匹配效應亦可使用背景校正技術被修減少。
請參考第3至第5圖，其中，第4圖係繪示另一實施例之時脈資料回復系統示意圖。
第5圖係根據第4圖之時脈資料回復系統之控制訊號時序圖；如圖所示，時脈資料回復系統400包含：複數個轉導單元304、控制裝置410、電阻3062以及電容3064。其中電阻3062以及電容3064係組成一濾波器306。於本實施例之複數個轉導單元304係與第3圖之實施例相似，本實施例係將第3圖之第一轉導裝置3042與第二轉導裝置3044為包含複數個轉導單元304，並藉由控制裝置410以個別控制第一節點1與第二節點2所需連接之轉導單元。
而複數個轉導單元304係分別具有輸入端4046、4048以及輸出端4050、4052。控制裝置410係連接輸出端4050、4052，用以根據一時間值t，以控制連接於該些轉導單元304之其中之一部份轉導單元，以成為第一轉導裝置3042，以及連接於該些轉導單元其中之另一部份，以成為第二轉導裝置3044。電阻3062係連接於第一轉導裝置3042與第二轉導裝置3044之間。電容3064係連接第二轉導裝置3044。其中，控制裝置410係根據時間值t以控制第一轉導裝置3042與第二轉導裝置3044間所連接該些轉導單元之一數目比例。
複數轉導單元304之輸入端4046、4048係連接於相位偵測器302。正訊號PD+、負訊號PD-、第三訊號cm<i>以及一偵測器電壓輸入Vcm係輸入相位偵測器302。其中第三訊號cm<i>中之i係代表轉導單元i。時脈資料回復系統400更連包含第一訊號selAB以及第二訊號chop，該第一訊號selAB以及該第二訊號chop係同時連接到控制裝置302與相位偵測器410。時脈資料回復系統400更連包含電壓源412，其係用以供應複數轉導單元304，且第三訊號cm<i>係輸入電壓源412。於此實施例中，第二訊號為一截波訊號。第一轉導裝置3042對第二轉導裝置3044之比例為4比3。控制裝置410係連接第一節點1、第二節點2以及參考節點REF。且第二節點係連接至一放大器416之輸入。放大器416之輸出係連接至參考節點REF。
第4圖係為一具有切換結構之時脈資料回復系統400，如第5圖之訊號時序圖可知，若cm<i>訊號設定為第i轉導單元，其輸入將設定至共模況態，且其輸出將以其模感測節點。其偏壓資訊將透過電容或其他裝置連接至該轉導單元，以平衡電流。此外，由於轉導單元304輸出通常為高阻抗，因此，第4圖中之參考節點REF係提供一適當電壓給轉導單元304。當第一訊號selAB作用時，轉導單元304係為第一轉導裝置3042動作，且其輸出係連接至第一節點1與參考節點REF。六一方面，若第一訊號selAB不作用時，則其輸出係連接至第二節點2與參考節點REF。
如上所述，本發明完全符合專利三要件：新穎性、進步性和產業上的可利用性。以新穎性和進步性而言，本發明係藉著控制連接之轉導單元以提高電容值，進而達到減少佔用之電路面積的效用；就產業上的可利用性而言，利用本發明所衍生的產品，當可充分滿足目前市場的需求。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
100．．．充電泵(charge pump)時脈資料回復電路
102、202、302．．．相位偵測器
104．．．充電泵
1042．．．開關
1044．．．電流源
106、206、306．．．濾波器
1062、2062、3062．．．電阻
1064、1066、2064、3064．．．電容
108、208、308．．．電壓控制震盪器
DATA．．．資料信號
CLK．．．時脈
200．．．轉導時脈資料回復電路
204、304．．．轉導裝置
2042．．．轉導單元
Ileak．．．漏電流
Vos．．．輸入電壓
I．．．電流
V．．．輸出電壓
300．．．雙轉導時脈資料回復系統
3042．．．第一轉導裝置
3044．．．第二轉導裝置
1．．．第一節點
2．．．第2節點
gm1 ．．．第一轉導單元
gm2 ．．．第二轉導單元
gm3 ．．．第三轉導單元
gm4 ．．．第四轉導單元
gm5 ．．．第五轉導單元
gm6 ．．．第六轉導單元
gm7 ．．．第七轉導單元
t．．．時間值
400．．．時脈資料回復系統
410．．．控制裝置
4046、4048．．．輸入端
4050、4052．．．輸出端
cm<i>．．．第三訊號
PD+．．．正訊號
PD-．．．負訊號
Vcm．．．偵測器電壓輸入
selAB．．．第一訊號
chop．．．第二訊號
412．．．電壓源
REF．．．參考節點
416．．．放大器
第1圖係繪示傳統之充電泵(charge pump)時脈資料回復電路圖示意圖；
第2圖係繪示傳統之轉導時脈資料回復電路示意圖；
第3A圖係繪示一雙轉導時脈資料回復系統示意圖；
第3B圖係繪示分時多路連接技術控制第一路徑與第二路徑轉導連接示意圖；
第4圖係繪示另一實施例之時脈資料回復系統示意圖；
第5圖係根據第4圖之時脈資料回復系統之控制訊號時序圖。
1‧‧‧第一節點
2‧‧‧第二節點
300‧‧‧雙轉導時脈資料回復系統
302‧‧‧偵測器
304‧‧‧轉導裝置
306‧‧‧濾波器
308‧‧‧電壓控制震盪器
3042‧‧‧第一轉導裝置
3044‧‧‧第二轉導裝置
3062‧‧‧電阻
3064‧‧‧電容

Claims (9)

  1. 一種時脈資料回復系統，包含：複數個轉導單元，分別具有一輸入端以及一輸出端；一控制裝置，係連接該複數個輸出端，用以根據一時間值，以控制連接於該複數個轉導單元其中之一部份，以成為一第一轉導裝置，以及連接於該複數個轉導單元其中之另一部份，以成為一第二轉導裝置；一電阻，係連接於該第一轉導裝置與該第二轉導裝置之間；以及一電容，係連接一第二轉導裝置；其中，該控制裝置係根據該時間值以控制該第一轉導裝置與該第二轉導裝置間所連接該複數個轉導單元之一數目比例。
  2. 如申請專利範圍第1項所述之時脈資料回復系統，該些轉導單元之個數為7個。
  3. 如申請專利範圍第2項所述之時脈資料回復系統，其中該數目比例係為4比3。
  4. 如申請專利範圍第1項所述之時脈資料回復系統，其中該輸入端係連接一相位偵測器。
  5. 如申請專利範圍第4項所述之時脈資料回復系統，其中更包含一第一訊號以及一第二訊號，該第一訊號以及該第二訊號係同時連接到該控制裝置與該相位偵測器。
  6. 如申請專利範圍第5項所述之時脈資料回復系統，其 中該相位偵測器係具有一正訊號輸入、一負訊號輸入、一偵測器電壓輸入以及一第三訊號。
  7. 如申請專利範圍第5項所述之時脈資料回復系統，其中該第二訊號為一截波訊號。
  8. 如申請專利範圍第1項所述之時脈資料回復系統，其中第一轉導裝置連接之該輸出端之極性為正極性。
  9. 如申請專利範圍第1項所述之時脈資料回復系統，其中第二轉導裝置連接之該輸出端之極性為負極性。
TW099123892A 2010-07-21 2010-07-21 Clock data recovery system TWI430640B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW099123892A TWI430640B (zh) 2010-07-21 2010-07-21 Clock data recovery system
US13/064,520 US8547149B2 (en) 2010-07-21 2011-03-30 Clock and data recovery system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW099123892A TWI430640B (zh) 2010-07-21 2010-07-21 Clock data recovery system

Publications (2)

Publication Number Publication Date
TW201206136A TW201206136A (en) 2012-02-01
TWI430640B true TWI430640B (zh) 2014-03-11

Family

ID=45493540

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099123892A TWI430640B (zh) 2010-07-21 2010-07-21 Clock data recovery system

Country Status (2)

Country Link
US (1) US8547149B2 (zh)
TW (1) TWI430640B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI430640B (zh) * 2010-07-21 2014-03-11 Global Unichip Corp Clock data recovery system
CN106330596A (zh) * 2015-07-03 2017-01-11 中兴通讯股份有限公司 一种检测信号的方法和装置
US11962311B2 (en) 2021-10-20 2024-04-16 Samsung Electronics Co., Ltd. Sub-sampling phase locked loop with compensated loop bandwidth and integrated circuit including the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414390A (en) * 1994-09-12 1995-05-09 Analog Devices, Inc. Center frequency controlled phase locked loop system
US6721380B2 (en) * 1999-08-11 2004-04-13 Broadcom Corporation Fully differential CMOS phase-locked loop
US7266172B2 (en) * 1999-08-11 2007-09-04 Broadcom Corporation Fully differential CMOS phase-locked loop
US6526113B1 (en) * 1999-08-11 2003-02-25 Broadcom Corporation GM cell based control loops
US7012487B2 (en) * 2001-04-18 2006-03-14 Broadcom Corporation Transconductance device employing native MOS transistors
US7386085B2 (en) * 2002-05-30 2008-06-10 Broadcom Corporation Method and apparatus for high speed signal recovery
US7049866B2 (en) * 2004-03-24 2006-05-23 Agere Systems Inc. Compensating for leakage currents in loop filter capacitors in PLLs and the like
JP2006157866A (ja) * 2004-10-27 2006-06-15 Matsushita Electric Ind Co Ltd 複素フィルタ回路および受信回路
US7719365B2 (en) * 2007-09-12 2010-05-18 Texas Instruments Incorporated Method and apparatus for reducing silicon area of a phase lock loop (PLL) filter without a noise penalty
JP2010035098A (ja) * 2008-07-31 2010-02-12 Sony Corp 位相同期回路並びに記録再生装置および電子機器
JP5503990B2 (ja) * 2010-02-02 2014-05-28 ローム株式会社 位相ロックループ回路およびそれを用いた電子機器
TWI430640B (zh) * 2010-07-21 2014-03-11 Global Unichip Corp Clock data recovery system
DE102011016027A1 (de) * 2011-04-04 2012-10-04 Markus Rehm Großsignal VCO
US8373502B1 (en) * 2011-09-20 2013-02-12 Hong Kong Applied Science and Technology Research Institute Company Limited Gm-C filter tuning circuit based on relaxation oscillator

Also Published As

Publication number Publication date
US20120020203A1 (en) 2012-01-26
US8547149B2 (en) 2013-10-01
TW201206136A (en) 2012-02-01

Similar Documents

Publication Publication Date Title
US9729109B2 (en) Multi-channel amplifier with chopping
JP6133523B1 (ja) 高速シリアライザ／デシリアライザのために正確なクロック位相信号を生成するための回路
JP4188349B2 (ja) 遅延ロック・ループ
US8228105B2 (en) Clock signal correction
US11671086B2 (en) Circuit system
US8310886B2 (en) Delay locked loop using hybrid FIR filtering technique and semiconductor memory device having the same
CN203313136U (zh) 芯片
US6111445A (en) Phase interpolator with noise immunity
KR101456966B1 (ko) 비-중첩 클록 발생을 위한 방법 및 장치
JP5276928B2 (ja) 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置
US8269528B2 (en) Timing skew error correction apparatus and methods
TWI586109B (zh) 相位內插器及時脈與資料回復電路
US8971423B1 (en) Systems and methods for locking an oscillator to an incoming data signal
CN108634949B (zh) 斩波仪表放大器的直流失调校准电路
TWI430640B (zh) Clock data recovery system
Park et al. A 4.63 pJ/b 112Gb/s DSP-Based PAM-4 Transceiver for a Large-Scale Switch in 5nm FinFET
JP2947937B2 (ja) クロック信号の形成方法および形成回路
TWI672906B (zh) 時脈產生電路與混合式電路
JP2011211318A (ja) 半導体装置
CN110058638B (zh) 时钟分配电路
JP2019525570A (ja) クロック位相生成のための方法および装置
US6777994B2 (en) Clock generator
Mandal et al. A 2.68 mW/Gbps, 1.62-8.1 Gb/s Receiver for Embedded DisplayPort Version1. 4b to Support 14dB Channel Loss
US20210286400A1 (en) Semiconductor circuit apparatus and system equipped with semiconductor circuit apparatus
Fallahi et al. A 19 mW/lane SerDes transceiver for SFI-5.1 application