JP2021119674A - Ｐｌｌ回路 - Google Patents

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Abstract

【課題】本開示は、基準信号の周波数が高いＰＬＬ回路において、位相比較器及びチャージポンプの位相検波特性の直線性を改善することを目的とする。【解決手段】ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を、移相量θだけ移相する移相器６と、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、第１の上昇信号ｕｐ１及び第１の下降信号ｄｗ１を出力する、ディレイフリップフロップ型の第１の位相比較器１−１と、移相器６が出力する基準信号ｒｅｆｘの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、第２の上昇信号ｕｐ２及び第２の下降信号ｄｗ２を出力する、ディレイフリップフロップ型の第２の位相比較器１−２と、を備え、２系統の位相比較器１からの上昇信号ｕｐ及び下降信号ｄｗの論理和を算出し、統合上昇信号及び統合下降信号を出力する。【選択図】図２２

Description

本開示は、基準信号の周波数が高いＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路において、位相比較器及びチャージポンプの位相検波特性の直線性を改善する。
最近、高速データ処理や高速データ通信がますます要求されており、高速クロック信号を出力するＰＬＬ回路がますます重要になっている。
第１の従来技術のＰＬＬ回路Ｐの概要構成及び詳細構成を図１及び図２に示す。第１の従来技術のＰＬＬ回路Ｐは、位相比較器１、チャージポンプ２、ループフィルタ３、発振器４及び分周器５から構成される。
発振器４は、電圧信号に基づいて発振周波数を制御する。分周器５は、発振器４が出力する発振信号を、基準信号ｒｅｆの周波数とほぼ同じ周波数に分周する。
位相比較器１は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、発振器４の発振周波数の上昇を指示する上昇信号ｕｐ及び発振器４の発振周波数の下降を指示する下降信号ｄｗを出力する。位相比較器１は、ディレイフリップフロップ回路１１、１２及びＡＮＤ回路１３を備える。
ディレイフリップフロップ回路１１は、ＣＫ端子において、基準信号ｒｅｆを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３の出力信号を入力され、Ｑ端子において、上昇信号ｕｐを出力する。
ディレイフリップフロップ回路１２は、ＣＫ端子において、帰還信号ｆｂを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３の出力信号を入力され、Ｑ端子において、下降信号ｄｗを出力する。
ＡＮＤ回路１３は、入力端子において、ディレイフリップフロップ回路１１が出力する上昇信号ｕｐ及びディレイフリップフロップ回路１２が出力する下降信号ｄｗを入力され、出力端子において、Ｒｅｓｅｔ信号を出力する。
チャージポンプ２は、位相比較器１が出力する上昇信号ｕｐ及び下降信号ｄｗのパルス幅に応じて、電流信号Ｉｃｐを出力する。チャージポンプ２は、定電流源２１、２２及びスイッチ２３、２４を備える。
スイッチ２３は、上昇信号ｕｐがＨｉｇｈ信号“１”であるとき、ＯＮとなり、上昇信号ｕｐがＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２１は、スイッチ２３がＯＮであるとき、後述のコンデンサ３１に電荷を供給する。
スイッチ２４は、下降信号ｄｗがＨｉｇｈ信号“１”であるとき、ＯＮとなり、下降信号ｄｗがＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２２は、スイッチ２４がＯＮであるとき、後述のコンデンサ３１から電荷を引き抜く。
ループフィルタ３は、コンデンサ３１及び抵抗３２を有し、チャージポンプ２が出力する電流信号Ｉｃｐを、発振器４に入力される電圧信号に変換する。ここで、ループフィルタ３は、コンデンサ３１及び抵抗３２を直列つなぎに接続したものに限られない。
特許第１７４４４７４号公報
Ｂｅｈｚａｄ Ｒａｚａｖｉ著、黒田忠弘訳、「アナログＣＭＯＳ集積回路の設計 応用編」、丸善株式会社、ｐ．６４６．
第１の従来技術のＰＬＬ回路Ｐの位相比較器１及びチャージポンプ２の出力波形を図３に示す。ここで、実線で示した出力波形は、理想の場合の出力波形であり、一点鎖線で示した出力波形は、スルーレートを考慮する実際の場合の出力波形である。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より遅いときを図３の左端に示す。上昇信号ｕｐは、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の遅れに応じたパルス幅を有する。下降信号ｄｗは、位相比較器１の回路遅延に応じた狭いパルス幅を有する。電流信号Ｉｃｐは、上昇信号ｕｐのパルス幅に応じたコンデンサ３１への電荷供給を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相に等しいときを図３の中央に示す。上昇信号ｕｐ及び下降信号ｄｗは、位相比較器１の回路遅延に応じた狭いパルス幅を有する。電流信号Ｉｃｐは、上昇信号ｕｐ及び下降信号ｄｗのパルス幅が等しいため、コンデンサ３１への電荷供給やコンデンサ３１からの電荷引抜を行わない。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より早いときを図３の右端に示す。上昇信号ｕｐは、位相比較器１の回路遅延に応じた狭いパルス幅を有する。下降信号ｄｗは、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の進みに応じたパルス幅を有する。電流信号Ｉｃｐは、下降信号ｄｗのパルス幅に応じたコンデンサ３１からの電荷引抜を行う。
第１の従来技術のＰＬＬ回路Ｐの位相比較器１及びチャージポンプ２の位相検波特性を図４に示す。ここで、実線で示した特性は、スルーレートを考慮する実際の場合の特性であり、破線で示した特性は、理想の場合の特性である。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相に等しいとき、電流信号Ｉｃｐはコンデンサ３１への電荷供給やコンデンサ３１からの電荷引抜を行わず、発振器４に入力される電圧信号は変更されず、発振器４の発振周波数はロックされる。
位相比較器１及びチャージポンプ２の位相検波特性は、図３で説明したように、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分−２πｒａｄから２πｒａｄまで、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分に比例することが望ましい。
しかし、基準信号ｒｅｆの周波数が高いＰＬＬ回路Ｐにおいては、位相比較器１及びチャージポンプ２の位相検波特性は、図４で説明するように、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分０ｒａｄの近傍で、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分に比例しないと考えられる。なぜなら、基準信号ｒｅｆの周波数が高いＰＬＬ回路Ｐにおいては、位相比較器１の回路遅延に応じた狭いパルス幅を有する上昇信号ｕｐ及び下降信号ｄｗに対して、立ち上り特性即ちスルーレートが低いからである。
位相比較器１及びチャージポンプ２の位相検波特性の直線性が劣化することは、ＭＡＳＨ（Ｍｕｌｔｉ−ｓｔＡｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇ）が生成する分周コード値に誤差を与えるのと等価であり、ＰＬＬ帯域内の位相雑音フロアの劣化を招くことになる。
ここで、ＭＡＳＨとは、分周器５が整数分周を行うのみならず小数分周を行うにあたり用いる技術である。分周コード値がＮ（Ｎは整数値）より大きくＮ＋１より小さい小数値であるときについて説明する。分周器５の分周数は、基準信号ｒｅｆの周期毎に、ＭＡＳＨ次数をＭとするとき、Ｎ−２Ｍ＋１、・・・、Ｎ＋２Ｍの整数値のいずれかをランダムに選択し、時間的に平均すれば上記小数値となる。分周器５は、ＭＡＳＨ次数を高くすることにより、整数値出力のランダム性を高くすることができ、フラクショナル・スプリアスをループフィルタ３の抑圧量が大きい高域に拡散することができる。
第１の従来技術の課題の解決に、第２、３の従来技術（それぞれ、特許文献１及び非特許文献１を参照のこと。）を挙げられる。
第２の従来技術のＰＬＬ回路Ｐの概要構成を図５に示す。第２の従来技術のＰＬＬ回路Ｐは、第１の従来技術のＰＬＬ回路Ｐと比べて、遅延回路１４を付加される。遅延回路１４は、入力端子において、ＡＮＤ回路１３の出力信号を入力され、回路内部において、所定の遅延を施し、出力端子において、Ｒｅｓｅｔ信号を出力する。
第２の従来技術のＰＬＬ回路Ｐの位相比較器１及びチャージポンプ２の出力波形を図６に示す。ここで、実線で示した出力波形は、理想の場合の出力波形であり、一点鎖線で示した出力波形は、スルーレートを考慮する実際の場合の出力波形である。
第２の従来技術においては、第１の従来技術と比較して、上昇信号ｕｐ及び下降信号ｄｗのパルス幅は、位相の遅延αだけ広がる。
第２の従来技術のＰＬＬ回路Ｐの位相比較器１及びチャージポンプ２の位相検波特性を図７に示す。ここで、実線で示した特性は、スルーレートを考慮する実際の場合の特性であり、破線で示した特性は、理想の場合の特性である。
第２の従来技術においては、第１の従来技術と比較して、基準信号ｒｅｆの周波数が高いＰＬＬ回路Ｐにおいても、位相比較器１及びチャージポンプ２の位相検波特性は、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分０ｒａｄの近傍で、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分にほぼ比例すると考えられる。しかし、第２の従来技術であっても、低位相雑音を実現することはできない。
第３の従来技術のＰＬＬ回路Ｐの概要構成を図８に示す。第３の従来技術のＰＬＬ回路Ｐは、第１の従来技術のＰＬＬ回路Ｐと比べて、ディレイフリップフロップ回路１１、１２及びＡＮＤ回路１３を除去され、ＥＸＯＲ回路１５を付加される。ＥＸＯＲ回路１５は、入力端子において、基準信号ｒｅｆ及び帰還信号ｆｂを入力され、出力端子において、ＥＸＯＲ信号をスイッチ２３、２４に出力する。ＥＸＯＲ信号は、帰還信号ｆｂの位相が基準信号ｒｅｆの位相よりπ／２ｒａｄだけ遅いとき及びπ／２ｒａｄだけ早いとき、デューティ比を５０％とするため、ＰＬＬ回路Ｐをロック状態にする。
第３の従来技術のＰＬＬ回路Ｐの位相比較器１及びチャージポンプ２の位相検波特性を図９に示す。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相よりπ／２ｒａｄだけ遅いとき及びπ／２ｒａｄだけ早いとき、発振器４の発振周波数はロックされる。このとき、位相比較器１の回路遅延に応じた狭いパルス幅を有する上昇信号ｕｐ及び下降信号ｄｗに対して、立ち上り特性即ちスルーレートが低いという問題がなくなる。
しかし、位相比較器１及びチャージポンプ２の位相検波特性は、帰還信号ｆｂの位相が基準信号ｒｅｆの位相よりπ／２ｒａｄだけ遅いとき及びπ／２ｒａｄだけ早いとき、ともに同符号の同様な特性になる。よって、ＰＬＬ回路Ｐは、周波数判別機能を有さないため、位相スリップを起こしやすく、ロックアップタイムを遅くする。
そこで、前記課題を解決するために、本開示は、基準信号の周波数が高いＰＬＬ回路において、ＭＡＳＨの位相の振り幅を十分に確保しつつ、周波数判別機能を有しつつ、位相比較器及びチャージポンプの位相検波特性の直線性を改善することを目的とする。
上記目的を達成するために、ディレイフリップフロップ型の位相比較器を２系統並列し、ループフィルタを従来と同様に１系統配置する。第１の位相比較器には、そのままの基準信号及びそのままの帰還信号を入力する。第２の位相比較器には、移相された基準信号及びそのままの帰還信号を入力する、又は、そのままの基準信号及び移相された帰還信号を入力する。第１の位相比較器及び第２の位相比較器が出力する上昇信号及び下降信号を、１系統のループフィルタへの電流信号に統合することとした。
具体的には、本開示は、電圧信号に基づいて発振周波数を制御する発振器と、前記発振器が出力する発振信号を分周する分周器と、前記ＰＬＬ回路に入力される基準信号の位相を、又は、前記分周器が出力する帰還信号の位相を、移相量θだけ移相する移相器と、前記ＰＬＬ回路に入力される前記基準信号の位相に対する、前記分周器が出力する前記帰還信号の位相の差分に応じて、前記発振器の前記発振周波数の上昇を指示する第１の上昇信号及び前記発振器の前記発振周波数の下降を指示する第１の下降信号を出力する、ディレイフリップフロップ型の第１の位相比較器と、前記移相器が出力する前記基準信号の位相に対する、前記分周器が出力する前記帰還信号の位相の差分に応じて、又は、前記ＰＬＬ回路に入力される前記基準信号の位相に対する、前記移相器が出力する前記帰還信号の位相の差分に応じて、前記発振器の前記発振周波数の上昇を指示する第２の上昇信号及び前記発振器の前記発振周波数の下降を指示する第２の下降信号を出力する、ディレイフリップフロップ型の第２の位相比較器と、前記第１の位相比較器が出力する前記第１の上昇信号及び前記第１の下降信号のパルス幅に応じて、第１の電流信号を出力する第１のチャージポンプと、前記第２の位相比較器が出力する前記第２の上昇信号及び前記第２の下降信号のパルス幅に応じて、第２の電流信号を出力する第２のチャージポンプと、前記第１のチャージポンプが出力する前記第１の電流信号及び前記第２のチャージポンプが出力する前記第２の電流信号を統合し、前記発振器に入力される前記電圧信号に変換する、コンデンサを有するループフィルタと、を備えることを特徴とするＰＬＬ回路である。
この構成によれば、基準信号の位相に対する帰還信号の位相の差分±θ／２で、発振器の発振周波数はロックされ、基準信号の位相に対する帰還信号の位相の差分±θ／２の近傍で、上昇信号及び下降信号は位相の差分θ／２に応じた広いパルス幅を有する。よって、基準信号の周波数が高いＰＬＬ回路において、上昇信号及び下降信号に対してスルーレートが低くても、ＭＡＳＨの位相の振り幅を十分に確保しつつ、周波数判別機能を有しつつ、位相比較器及びチャージポンプの位相検波特性の直線性を改善することができる。また、このＰＬＬ回路では、次に記載のＰＬＬ回路と比べて、位相比較器及びチャージポンプの位相検波特性の直線性が成り立つ範囲を拡大することができる。
また、本開示は、電圧信号に基づいて発振周波数を制御する発振器と、前記発振器が出力する発振信号を分周する分周器と、前記ＰＬＬ回路に入力される基準信号の位相を、又は、前記分周器が出力する帰還信号の位相を、移相量θだけ移相する移相器と、前記ＰＬＬ回路に入力される前記基準信号の位相に対する、前記分周器が出力する前記帰還信号の位相の差分に応じて、前記発振器の前記発振周波数の上昇を指示する第１の上昇信号及び前記発振器の前記発振周波数の下降を指示する第１の下降信号を出力する、ディレイフリップフロップ型の第１の位相比較器と、前記移相器が出力する前記基準信号の位相に対する、前記分周器が出力する前記帰還信号の位相の差分に応じて、又は、前記ＰＬＬ回路に入力される前記基準信号の位相に対する、前記移相器が出力する前記帰還信号の位相の差分に応じて、前記発振器の前記発振周波数の上昇を指示する第２の上昇信号及び前記発振器の前記発振周波数の下降を指示する第２の下降信号を出力する、ディレイフリップフロップ型の第２の位相比較器と、前記第１の位相比較器が出力する前記第１の上昇信号及び前記第２の位相比較器が出力する前記第２の上昇信号の論理和を算出し、統合上昇信号を出力する上昇信号統合器と、前記第１の位相比較器が出力する前記第１の下降信号及び前記第２の位相比較器が出力する前記第２の下降信号の論理和を算出し、統合下降信号を出力する下降信号統合器と、前記上昇信号統合器が出力する前記統合上昇信号及び前記下降信号統合器が出力する前記統合下降信号のパルス幅に応じて、電流信号を出力するチャージポンプと、前記チャージポンプが出力する前記電流信号を、前記発振器に入力される前記電圧信号に変換する、コンデンサを有するループフィルタと、を備えることを特徴とするＰＬＬ回路である。
この構成によれば、基準信号の位相に対する帰還信号の位相の差分±θ／２で、発振器の発振周波数はロックされ、基準信号の位相に対する帰還信号の位相の差分±θ／２の近傍で、上昇信号及び下降信号は位相の差分θ／２に応じた広いパルス幅を有する。よって、基準信号の周波数が高いＰＬＬ回路において、上昇信号及び下降信号に対してスルーレートが低くても、ＭＡＳＨの位相の振り幅を十分に確保しつつ、周波数判別機能を有しつつ、位相比較器及びチャージポンプの位相検波特性の直線性を改善することができる。また、このＰＬＬ回路では、前に記載のＰＬＬ回路と比べて、チャージポンプを１系統のみ配置するため、チャージポンプの消費電流を低減することができる。
また、本開示は、前記分周器は、ＭＡＳＨを用いる、ＭＡＳＨ次数がＭであり小数点分周数がＮである、小数点分周器であり、前記移相量θ、前記ＭＡＳＨ次数Ｍ及び前記小数点分周数Ｎの間に、θ／２＞２Ｍ／Ｎ×２πが成立することを特徴とするＰＬＬ回路である。
この構成によれば、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πに渡って、位相比較器及びチャージポンプの位相検波特性の直線性を改善することができる。
また、本開示は、前記分周器は、ＭＡＳＨを用いる、ＭＡＳＨ次数がＭであり小数点分周数がＮである、小数点分周器であり、前記移相量θ、前記ＭＡＳＨ次数Ｍ及び前記小数点分周数Ｎの間に、θ／２＝２Ｍ／Ｎ×２πが成立することを特徴とするＰＬＬ回路である。
この構成によれば、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πに渡って、位相比較器及びチャージポンプの位相検波特性の直線性を改善することができる限度内で、上昇信号及び下降信号の位相の差分θ／２に応じたパルス幅を低減し、チャージポンプのスイッチのＯＮ時間を低減し、チャージポンプの出力雑音を低減することができる。
このように、本開示は、基準信号の周波数が高いＰＬＬ回路において、ＭＡＳＨの位相の振り幅を十分に確保しつつ、周波数判別機能を有しつつ、位相比較器及びチャージポンプの位相検波特性の直線性を改善することができる。
第１の従来技術のＰＬＬ回路の概要構成を示す図である。 第１の従来技術のＰＬＬ回路の詳細構成を示す図である。 第１の従来技術のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 第１の従来技術のＰＬＬ回路の位相比較器及びチャージポンプの位相検波特性を示す図である。 第２の従来技術のＰＬＬ回路の詳細構成を示す図である。 第２の従来技術のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 第２の従来技術のＰＬＬ回路の位相比較器及びチャージポンプの位相検波特性を示す図である。 第３の従来技術のＰＬＬ回路の詳細構成を示す図である。 第３の従来技術のＰＬＬ回路の位相比較器及びチャージポンプの位相検波特性を示す図である。 本開示の第１の実施形態のＰＬＬ回路の概要構成を示す図である。 本開示の第１の実施形態のＰＬＬ回路の詳細構成を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの位相検波特性を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第１の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの位相検波特性を示す図である。 本開示の第１の実施形態の変形例のＰＬＬ回路の概要構成を示す図である。 本開示の第２の実施形態のＰＬＬ回路の概要構成を示す図である。 本開示の第２の実施形態のＰＬＬ回路の詳細構成を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの位相検波特性を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの出力波形を示す図である。 本開示の第２の実施形態のＰＬＬ回路の位相比較器及びチャージポンプの位相検波特性を示す図である。 本開示の第２の実施形態の変形例のＰＬＬ回路の概要構成を示す図である。
添付の図面を参照して本開示の実施形態を説明する。以下に説明する実施形態は本開示の実施の例であり、本開示は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
（第１の実施形態）
本開示の第１の実施形態のＰＬＬ回路Ｐの概要構成及び詳細構成を図１０及び図１１に示す。本開示の第１の実施形態のＰＬＬ回路Ｐは、第１の位相比較器１−１、第２の位相比較器１−２、第１のチャージポンプ２−１、第２のチャージポンプ２−２、ループフィルタ３、発振器４、分周器５及び移相器６から構成される。
発振器４は、電圧信号に基づいて発振周波数を制御する。分周器５は、発振器４が出力する発振信号を、基準信号ｒｅｆの周波数とほぼ同じ周波数に分周する。移相器６は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を、移相量θだけ移相する。移相器６は、例えば、ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を使える。
第１の位相比較器１−１は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、発振器４の発振周波数の上昇を指示する第１の上昇信号ｕｐ１及び発振器４の発振周波数の下降を指示する第１の下降信号ｄｗ１を出力する。第１の位相比較器１−１は、ディレイフリップフロップ回路１１−１、１２−１及びＡＮＤ回路１３−１を備える。
ディレイフリップフロップ回路１１−１は、ＣＫ端子において、そのままの基準信号ｒｅｆを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−１の出力信号を入力され、Ｑ端子において、上昇信号ｕｐ１を出力する。
ディレイフリップフロップ回路１２−１は、ＣＫ端子において、そのままの帰還信号ｆｂを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−１の出力信号を入力され、Ｑ端子において、下降信号ｄｗ１を出力する。
ＡＮＤ回路１３−１は、入力端子において、ディレイフリップフロップ回路１１−１が出力する上昇信号ｕｐ１及びディレイフリップフロップ回路１２−１が出力する下降信号ｄｗ１を入力され、出力端子において、Ｒｅｓｅｔ信号を出力する。
第２の位相比較器１−２は、移相器６が出力する基準信号ｒｅｆｘの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、発振器４の発振周波数の上昇を指示する第２の上昇信号ｕｐ２及び発振器４の発振周波数の下降を指示する第２の下降信号ｄｗ２を出力する。第２の位相比較器１−２は、ディレイフリップフロップ回路１１−２、１２−２及びＡＮＤ回路１３−２を備える。
ディレイフリップフロップ回路１１−２は、ＣＫ端子において、移相された基準信号ｒｅｆｘを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−２の出力信号を入力され、Ｑ端子において、上昇信号ｕｐ２を出力する。
ディレイフリップフロップ回路１２−２は、ＣＫ端子において、そのままの帰還信号ｆｂを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−２の出力信号を入力され、Ｑ端子において、下降信号ｄｗ２を出力する。
ＡＮＤ回路１３−２は、入力端子において、ディレイフリップフロップ回路１１−２が出力する上昇信号ｕｐ２及びディレイフリップフロップ回路１２−２が出力する下降信号ｄｗ２を入力され、出力端子において、Ｒｅｓｅｔ信号を出力する。
第１のチャージポンプ２−１は、第１の位相比較器１−１が出力する第１の上昇信号ｕｐ１及び第１の下降信号ｄｗ１のパルス幅に応じて、第１の電流信号Ｉｃｐ１を出力する。第１のチャージポンプ２−１は、定電流源２１−１、２２−１及びスイッチ２３−１、２４−１を備える。
スイッチ２３−１は、上昇信号ｕｐ１がＨｉｇｈ信号“１”であるとき、ＯＮとなり、上昇信号ｕｐ１がＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２１−１は、スイッチ２３−１がＯＮであるとき、後述のコンデンサ３１に電荷を供給する。
スイッチ２４−１は、下降信号ｄｗ１がＨｉｇｈ信号“１”であるとき、ＯＮとなり、下降信号ｄｗ１がＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２２−１は、スイッチ２４−１がＯＮであるとき、後述のコンデンサ３１から電荷を引き抜く。
第２のチャージポンプ２−２は、第２の位相比較器１−２が出力する第２の上昇信号ｕｐ２及び第２の下降信号ｄｗ２のパルス幅に応じて、第２の電流信号Ｉｃｐ２を出力する。第２のチャージポンプ２−２は、定電流源２１−２、２２−２及びスイッチ２３−２、２４−２を備える。
スイッチ２３−２は、上昇信号ｕｐ２がＨｉｇｈ信号“１”であるとき、ＯＮとなり、上昇信号ｕｐ２がＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２１−２は、スイッチ２３−２がＯＮであるとき、後述のコンデンサ３１に電荷を供給する。
スイッチ２４−２は、下降信号ｄｗ２がＨｉｇｈ信号“１”であるとき、ＯＮとなり、下降信号ｄｗ２がＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２２−２は、スイッチ２４−２がＯＮであるとき、後述のコンデンサ３１から電荷を引き抜く。
ループフィルタ３は、コンデンサ３１及び抵抗３２を有し、第１のチャージポンプ２−１が出力する第１の電流信号Ｉｃｐ１及び第２のチャージポンプ２−２が出力する第２の電流信号Ｉｃｐ２を統合し、発振器４に入力される電圧信号に変換する。ここで、ループフィルタ３は、コンデンサ３１及び抵抗３２を直列つなぎに接続したものに限られない。そして、第１の電流信号Ｉｃｐ１及び第２の電流信号Ｉｃｐ２を統合して電流信号Ｉｃｐｏを生成する。
本開示の第１の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量６０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの位相比較器１−１、１−２及びチャージポンプ２−１、２−２の出力波形を図１２から図１４までに示す。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２の生成方法は、図３に示した上昇信号ｕｐ及び下降信号ｄｗの生成方法と同様である。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスが出力されており白地で示す。第１、２の電流信号Ｉｃｐ１、Ｉｃｐ２及び電流信号Ｉｃｐｏに対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスは出力されていない。第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスの期間は、コンデンサに電荷を供給するためのスイッチと、コンデンサから電荷を引き抜くためのスイッチが、両方ともＯＮになるからである。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°早いときを図１２の上段に示す。第１の下降信号ｄｗ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み９０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の下降信号ｄｗ１のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、位相３０°＋９０°＝１２０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相に等しいときを図１２の下段に示す。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み６０°に応じたパルス幅を有する。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、位相６０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°遅いときを図１３の上段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、コンデンサ３１への電荷供給やコンデンサ３１からの電荷引抜を行わない。
つまり、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分６０°／２＝３０°で、発振器４の発振周波数はロックされ、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分６０°／２＝３０°の近傍で、第１の上昇信号ｕｐ１及び第２の下降信号ｄｗ２は位相の差分６０°／２＝３０°に応じた広いパルス幅を有する。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より６０°遅いときを図１３の下段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ６０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。電流信号Ｉｃｐｏは、位相６０°に比例したコンデンサ３１への電荷供給を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より９０°遅いときを図１４に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ９０°に応じたパルス幅を有する。第２の上昇信号ｕｐ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。第２の電流信号Ｉｃｐ２は、第２の上昇信号ｕｐ２のパルス幅に応じたコンデンサ３１への電荷供給を行う。電流信号Ｉｃｐｏは、位相９０°＋３０°＝１２０°に比例したコンデンサ３１への電荷供給を行う。
本開示の第１の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量６０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性を図１５に示す。横軸は、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分を、ロック点６０°／２＝３０°を基準として示す。破線の位相検波特性は、第１の系統による位相検波特性であり、一点鎖線の位相検波特性は、第２の系統による位相検波特性であり、実線の位相検波特性は、第１、２の系統を統合した系統による位相検波特性である。
第１、２の従来技術から本開示の第１の実施形態へと移行するにあたり、ＰＬＬの帯域幅等の諸元を揃えるため、図１５に示した位相検波特性の傾きを図４、７に示した位相検波特性の傾きと同じにする必要があり、本開示の第１の実施形態の各チャージポンプの電流を第１、２の従来技術の各チャージポンプの電流の半分にする必要がある。
図１５に示したように、基準信号ｒｅｆの周波数が高いＰＬＬ回路Ｐにおいて、第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対してスルーレートが低くても、周波数判別機能を有しつつ、第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性の直線性を改善することができる。
本開示の第１の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量１２０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの位相比較器１−１、１−２及びチャージポンプ２−１、２−２の出力波形を図１６から図１９までに示す。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２の生成方法は、図３に示した上昇信号ｕｐ及び下降信号ｄｗの生成方法と同様である。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスが出力されており白地で示す。第１、２の電流信号Ｉｃｐ１、Ｉｃｐ２及び電流信号Ｉｃｐｏに対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスは出力されていない。第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスの期間は、コンデンサに電荷を供給するためのスイッチと、コンデンサから電荷を引き抜くためのスイッチが、両方ともＯＮになるからである。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°早いときを図１６の上段に示す。第１の下降信号ｄｗ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み１５０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の下降信号ｄｗ１のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、位相３０°＋１５０°＝１８０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相に等しいときを図１６の下段に示す。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み１２０°に応じたパルス幅を有する。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、位相１２０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°遅いときを図１７の上段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み９０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、位相９０°−３０°＝６０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より６０°遅いときを図１７の下段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ６０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み６０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、コンデンサ３１への電荷供給やコンデンサ３１からの電荷引抜を行わない。
つまり、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分１２０°／２＝６０°で、発振器４の発振周波数はロックされ、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分１２０°／２＝６０°の近傍で、第１の上昇信号ｕｐ１及び第２の下降信号ｄｗ２は位相の差分１２０°／２＝６０°に応じた広いパルス幅を有する。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より９０°遅いときを図１８の上段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ９０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。第２の電流信号Ｉｃｐ２は、第２の下降信号ｄｗ２のパルス幅に応じたコンデンサ３１からの電荷引抜を行う。電流信号Ｉｃｐｏは、位相９０°−３０°＝６０°に比例したコンデンサ３１への電荷供給を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より１２０°遅いときを図１８の下段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ１２０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。電流信号Ｉｃｐｏは、位相１２０°に比例したコンデンサ３１への電荷供給を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より１５０°遅いときを図１９に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ１５０°に応じたパルス幅を有する。第２の上昇信号ｕｐ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。第１の電流信号Ｉｃｐ１は、第１の上昇信号ｕｐ１のパルス幅に応じたコンデンサ３１への電荷供給を行う。第２の電流信号Ｉｃｐ２は、第２の上昇信号ｕｐ２のパルス幅に応じたコンデンサ３１への電荷供給を行う。電流信号Ｉｃｐｏは、位相１５０°＋３０°＝１８０°に比例したコンデンサ３１への電荷供給を行う。
本開示の第１の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量１２０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性を図２０に示す。横軸は、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分を、ロック点１２０°／２＝６０°を基準として示す。破線の位相検波特性は、第１の系統による位相検波特性であり、一点鎖線の位相検波特性は、第２の系統による位相検波特性であり、実線の位相検波特性は、第１、２の系統を統合した系統による位相検波特性である。
第１、２の従来技術から本開示の第１の実施形態へと移行するにあたり、ＰＬＬの帯域幅等の諸元を揃えるため、図２０に示した位相検波特性の傾きを図４、７に示した位相検波特性の傾きと同じにする必要があり、本開示の第１の実施形態の各チャージポンプの電流を第１、２の従来技術の各チャージポンプの電流の半分にする必要がある。
図２０に示したように、基準信号ｒｅｆの周波数が高いＰＬＬ回路Ｐにおいて、第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対してスルーレートが低くても、周波数判別機能を有しつつ、第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性の直線性を改善することができる。
ここで、分周器５が、ＭＡＳＨを用いる、ＭＡＳＨ次数がＭであり小数点分周数がＮである、小数点分周器であるとき、ＭＡＳＨの位相の振り幅は、２Ｍ／Ｎ×２πである。そこで、第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性の直線性が改善された入力位相差幅θ／２の中に、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πが含まれることが望ましい。
θ／２＞２Ｍ／Ｎ×２πであるとき、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πに渡って、第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性の直線性を改善することができる。
θ／２＝２Ｍ／Ｎ×２πであるとき、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πに渡って、第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性の直線性を改善することができる限度内で、第１、２のチャージポンプ２−１、２−２のスイッチ２３−１、２３−２、２４−１、２４−２のＯＮ時間を低減し、第１、２のチャージポンプ２−１、２−２の出力雑音を低減することができる。
本開示の第１の実施形態のＰＬＬ回路Ｐでは、本開示の第２の実施形態のＰＬＬ回路Ｐと比べて、第１、２の位相比較器１−１、１−２及び第１、２のチャージポンプ２−１、２−２の位相検波特性の直線性が成り立つ範囲を拡大することができる。
以上の説明では、移相器６は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を、移相量θだけ移相し、第２の位相比較器１−２は、移相器６が出力する基準信号ｒｅｆｘの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、第２の上昇信号ｕｐ２及び下降信号ｄｗ２を出力し、ロック点は＋θ／２である。
変形例として、図２１に示したように、移相器６は、分周器５が出力する帰還信号ｆｂの位相を、移相量θだけ移相してもよく、第２の位相比較器１−２は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相に対する、移相器６が出力する帰還信号ｆｂｘの位相の差分に応じて、第２の上昇信号ｕｐ２及び下降信号ｄｗ２を出力してもよく、ロック点は−θ／２であってもよい。
なお、帰還信号ｆｂの周波数が基準信号ｒｅｆの周波数より高いとき、初期に遅れ位相による上昇信号ｕｐを出力していても、一度進み位相による下降信号ｄｗを出力し始めれば、その後進み位相による下降信号ｄｗを出力し続ける。逆に、帰還信号ｆｂの周波数が基準信号ｒｅｆの周波数より低いとき、初期に進み位相による下降信号ｄｗを出力していても、一度遅れ位相による上昇信号ｕｐを出力し始めれば、その後遅れ位相による上昇信号ｕｐを出力し続ける。よって、ＰＬＬ回路Ｐは、不安定な状態に遷移しない。
（第２の実施形態）
本開示の第２の実施形態のＰＬＬ回路Ｐの概要構成及び詳細構成を図２２及び図２３に示す。本開示の第２の実施形態のＰＬＬ回路Ｐは、第１の位相比較器１−１、第２の位相比較器１−２、チャージポンプ２、ループフィルタ３、発振器４、分周器５、移相器６、上昇信号統合器７及び下降信号統合器８から構成される。
発振器４は、電圧信号に基づいて発振周波数を制御する。分周器５は、発振器４が出力する発振信号を、基準信号ｒｅｆの周波数とほぼ同じ周波数に分周する。移相器６は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を、移相量θだけ移相する。移相器６は、例えば、ＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を使える。
第１の位相比較器１−１は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、発振器４の発振周波数の上昇を指示する第１の上昇信号ｕｐ１及び発振器４の発振周波数の下降を指示する第１の下降信号ｄｗ１を出力する。第１の位相比較器１−１は、ディレイフリップフロップ回路１１−１、１２−１及びＡＮＤ回路１３−１を備える。
ディレイフリップフロップ回路１１−１は、ＣＫ端子において、そのままの基準信号ｒｅｆを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−１の出力信号を入力され、Ｑ端子において、上昇信号ｕｐ１を出力する。
ディレイフリップフロップ回路１２−１は、ＣＫ端子において、そのままの帰還信号ｆｂを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−１の出力信号を入力され、Ｑ端子において、下降信号ｄｗ１を出力する。
ＡＮＤ回路１３−１は、入力端子において、ディレイフリップフロップ回路１１−１が出力する上昇信号ｕｐ１及びディレイフリップフロップ回路１２−１が出力する下降信号ｄｗ１を入力され、出力端子において、Ｒｅｓｅｔ信号を出力する。
第２の位相比較器１−２は、移相器６が出力する基準信号ｒｅｆｘの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、発振器４の発振周波数の上昇を指示する第２の上昇信号ｕｐ２及び発振器４の発振周波数の下降を指示する第２の下降信号ｄｗ２を出力する。第２の位相比較器１−２は、ディレイフリップフロップ回路１１−２、１２−２及びＡＮＤ回路１３−２を備える。
ディレイフリップフロップ回路１１−２は、ＣＫ端子において、移相された基準信号ｒｅｆｘを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−２の出力信号を入力され、Ｑ端子において、上昇信号ｕｐ２を出力する。
ディレイフリップフロップ回路１２−２は、ＣＫ端子において、そのままの帰還信号ｆｂを入力され、Ｄ端子において、Ｈｉｇｈ信号“１”を入力され、Ｒｅｓｅｔ端子において、後述のＡＮＤ回路１３−２の出力信号を入力され、Ｑ端子において、下降信号ｄｗ２を出力する。
ＡＮＤ回路１３−２は、入力端子において、ディレイフリップフロップ回路１１−２が出力する上昇信号ｕｐ２及びディレイフリップフロップ回路１２−２が出力する下降信号ｄｗ２を入力され、出力端子において、Ｒｅｓｅｔ信号を出力する。
上昇信号統合器７は、第１の位相比較器１−１が出力する第１の上昇信号ｕｐ１及び第２の位相比較器１−２が出力する第２の上昇信号ｕｐ２の論理和を算出し、統合上昇信号ＵＰを出力する。上昇信号統合器７は、ＮＯＴ回路７１、７２及びＮＡＮＤ回路７３を備える。
ＮＯＴ回路７１は、入力端子において、第１の上昇信号ｕｐ１を入力され、出力端子において、ＮＯＴ信号を出力する。ＮＯＴ回路７２は、入力端子において、第２の上昇信号ｕｐ２を入力され、出力端子において、ＮＯＴ信号を出力する。ＮＡＮＤ回路７３は、入力端子において、ＮＯＴ回路７１、７２が出力するＮＯＴ信号を入力され、ＮＡＮＤ信号を出力する。ここで、このＮＡＮＤ信号は、統合上昇信号ＵＰである。
下降信号統合器８は、第１の位相比較器１−１が出力する第１の下降信号ｄｗ１及び第２の位相比較器１−２が出力する第２の下降信号ｄｗ２の論理和を算出し、統合下降信号ＤＷを出力する。下降信号統合器８は、ＮＯＴ回路８１、８２及びＮＡＮＤ回路８３を備える。
ＮＯＴ回路８１は、入力端子において、第１の下降信号ｄｗ１を入力され、出力端子において、ＮＯＴ信号を出力する。ＮＯＴ回路８２は、入力端子において、第２の下降信号ｄｗ２を入力され、出力端子において、ＮＯＴ信号を出力する。ＮＡＮＤ回路８３は、入力端子において、ＮＯＴ回路８１、８２が出力するＮＯＴ信号を入力され、ＮＡＮＤ信号を出力する。ここで、このＮＡＮＤ信号は、統合下降信号ＤＷである。
チャージポンプ２は、上昇信号統合器７が出力する統合上昇信号ＵＰ及び下降信号統合器８が出力する統合下降信号ＤＷのパルス幅に応じて、電流信号Ｉｃｐｏを出力する。チャージポンプ２は、定電流源２１、２２及びスイッチ２３、２４を備える。
スイッチ２３は、統合上昇信号ＵＰがＨｉｇｈ信号“１”であるとき、ＯＮとなり、統合上昇信号ＵＰがＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２１は、スイッチ２３がＯＮであるとき、後述のコンデンサ３１に電荷を供給する。
スイッチ２４は、統合下降信号ＤＷがＨｉｇｈ信号“１”であるとき、ＯＮとなり、統合下降信号ＤＷがＬｏｗ信号“０”であるとき、ＯＦＦとなる。定電流源２２は、スイッチ２４がＯＮであるとき、後述のコンデンサ３１から電荷を引き抜く。
ループフィルタ３は、コンデンサ３１及び抵抗３２を有し、チャージポンプ２が出力する電流信号Ｉｃｐｏを、発振器４に入力される電圧信号に変換する。ここで、ループフィルタ３は、コンデンサ３１及び抵抗３２を直列つなぎに接続したものに限られない。
本開示の第２の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量６０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの位相比較器１−１、１−２及びチャージポンプ２の出力波形を図２４から図２６までに示す。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２の生成方法は、図３に示した上昇信号ｕｐ及び下降信号ｄｗの生成方法と同様である。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスが出力されており白地で示す。統合上昇信号ＵＰ、統合下降信号ＤＷ及び電流信号Ｉｃｐｏに対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスは出力されていない。第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスの期間は、コンデンサに電荷を供給するためのスイッチと、コンデンサから電荷を引き抜くためのスイッチが、両方ともＯＮになるからである。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°早いときを図２４の上段に示す。第１の下降信号ｄｗ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み９０°に応じたパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相９０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相９０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相に等しいときを図２４の下段に示す。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み６０°に応じたパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相６０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相６０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°遅いときを図２５の上段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相３０°に比例したパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相３０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、コンデンサ３１への電荷供給やコンデンサ３１からの電荷引抜を行わない。
つまり、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分６０°／２＝３０°で、発振器４の発振周波数はロックされ、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分６０°／２＝３０°の近傍で、第１の上昇信号ｕｐ１及び第２の下降信号ｄｗ２は位相の差分６０°／２＝３０°に応じた広いパルス幅を有する。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より６０°遅いときを図２５の下段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ６０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相６０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相６０°に比例したコンデンサ３１への電荷供給を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より９０°遅いときを図２６に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ９０°に応じたパルス幅を有する。第２の上昇信号ｕｐ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相９０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相９０°に比例したコンデンサ３１への電荷供給を行う。
本開示の第１の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量６０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの第１、２の位相比較器１−１、１−２及びチャージポンプ２の位相検波特性を図２７に示す。横軸は、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分を、ロック点６０°／２＝３０°を基準として示す。破線の位相検波特性は、第１の系統による位相検波特性であり、一点鎖線の位相検波特性は、第２の系統による位相検波特性であり、実線の位相検波特性は、第１、２の系統を統合した系統による位相検波特性である。
第１、２の従来技術から本開示の第２の実施形態へと移行するにあたり、ＰＬＬの帯域幅等の諸元を揃えるため、図２７に示した位相検波特性の傾きを図４、７に示した位相検波特性の傾きと同じにする必要があり、本開示の第２の実施形態の各チャージポンプの電流を第１、２の従来技術の各チャージポンプの電流の半分にする必要がある。
図２７に示したように、基準信号ｒｅｆの周波数が高いＰＬＬ回路Ｐにおいて、第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対してスルーレートが低くても、周波数判別機能を有しつつ、第１、２の位相比較器１−１、１−２及びチャージポンプ２の位相検波特性の直線性を改善することができる。
ここで、統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和信号である。そして、統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和信号である。よって、ロック点６０°／２＝３０°から±３０°離れた点において、第１、２の系統を統合した系統による位相検波特性はキンクを有する。
本開示の第２の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量１２０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの位相比較器１−１、１−２及びチャージポンプ２の出力波形を図２８から図３１までに示す。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２の生成方法は、図３に示した上昇信号ｕｐ及び下降信号ｄｗの生成方法と同様である。第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスが出力されており白地で示す。統合上昇信号ＵＰ及び統合下降信号ＤＷ及び電流信号Ｉｃｐｏに対しては、第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスは出力されていない。第１、２の位相比較器１−１、１−２の回路遅延に応じた狭いパルスの期間は、コンデンサに電荷を供給するためのスイッチと、コンデンサから電荷を引き抜くためのスイッチが、両方ともＯＮになるからである。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°早いときを図２８の上段に示す。第１の下降信号ｄｗ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み１５０°に応じたパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相１５０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相１５０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相に等しいときを図２８の下段に示す。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み１２０°に応じたパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相１２０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相１２０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より３０°遅いときを図２９の上段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み９０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相３０°に比例したパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相９０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相９０°−３０°＝６０°に比例したコンデンサ３１からの電荷引抜を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より６０°遅いときを図２９の下段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ６０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み６０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相６０°に比例したパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相６０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、コンデンサ３１への電荷供給やコンデンサ３１からの電荷引抜を行わない。
つまり、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分１２０°／２＝６０°で、発振器４の発振周波数はロックされ、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分１２０°／２＝６０°の近傍で、第１の上昇信号ｕｐ１及び第２の下降信号ｄｗ２は位相の差分１２０°／２＝６０°に応じた広いパルス幅を有する。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より９０°遅いときを図３０の上段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ９０°に応じたパルス幅を有する。第２の下降信号ｄｗ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の進み３０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相９０°に比例したパルス幅を有する。統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和として、位相３０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相９０°−３０°＝６０°に比例したコンデンサ３１への電荷供給を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より１２０°遅いときを図３０の下段に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ１２０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相１２０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相１２０°に比例したコンデンサ３１への電荷供給を行う。
帰還信号ｆｂの位相が基準信号ｒｅｆの位相より１５０°遅いときを図３１に示す。第１の上昇信号ｕｐ１は、そのままの基準信号ｒｅｆに対するそのままの帰還信号ｆｂの位相の遅れ１５０°に応じたパルス幅を有する。第２の上昇信号ｕｐ２は、遅延された基準信号ｒｅｆｘに対するそのままの帰還信号ｆｂの位相の遅れ３０°に応じたパルス幅を有する。統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和として、位相１５０°に比例したパルス幅を有する。電流信号Ｉｃｐｏは、位相１５０°に比例したコンデンサ３１への電荷供給を行う。
本開示の第２の実施形態において、移相器６がＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を移相量１２０°だけ遅延させるときにおける、ＰＬＬ回路Ｐの第１、２の位相比較器１−１、１−２及びチャージポンプ２の位相検波特性を図３２に示す。横軸は、基準信号ｒｅｆの位相に対する帰還信号ｆｂの位相の差分を、ロック点１２０°／２＝６０°を基準として示す。破線の位相検波特性は、第１の系統による位相検波特性であり、一点鎖線の位相検波特性は、第２の系統による位相検波特性であり、実線の位相検波特性は、第１、２の系統を統合した系統による位相検波特性である。
第１、２の従来技術から本開示の第２の実施形態へと移行するにあたり、ＰＬＬの帯域幅等の諸元を揃えるため、図３２に示した位相検波特性の傾きを図４、７に示した位相検波特性の傾きと同じにする必要があり、本開示の第２の実施形態の各チャージポンプの電流を第１、２の従来技術の各チャージポンプの電流の半分にする必要がある。
図３２に示したように、基準信号ｒｅｆの周波数が高いＰＬＬ回路Ｐにおいて、第１、２の上昇信号ｕｐ１、ｕｐ２及び第１、２の下降信号ｄｗ１、ｄｗ２に対してスルーレートが低くても、周波数判別機能を有しつつ、第１、２の位相比較器１−１、１−２及びチャージポンプ２の位相検波特性の直線性を改善することができる。
ここで、統合上昇信号ＵＰは、第１の上昇信号ｕｐ１及び第２の上昇信号ｕｐ２の論理和信号である。そして、統合下降信号ＤＷは、第１の下降信号ｄｗ１及び第２の下降信号ｄｗ２の論理和信号である。よって、ロック点１２０°／２＝６０°から±６０°離れた点において、第１、２の系統を統合した系統による位相検波特性はキンクを有する。
ここで、分周器５が、ＭＡＳＨを用いる、ＭＡＳＨ次数がＭであり小数点分周数がＮである、小数点分周器であるとき、ＭＡＳＨの位相の振り幅は、２Ｍ／Ｎ×２πである。そこで、第１、２の位相比較器１−１、１−２及びチャージポンプ２の位相検波特性の直線性が確保された入力位相差幅θ／２の中に、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πが含まれることが望ましい。
θ／２＞２Ｍ／Ｎ×２πであるとき、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πに渡って、第１、２の位相比較器１−１、１−２及びチャージポンプ２の位相検波特性の直線性を改善することができる。
θ／２＝２Ｍ／Ｎ×２πであるとき、ＭＡＳＨの位相の振り幅２Ｍ／Ｎ×２πに渡って、第１、２の位相比較器１−１、１−２及びチャージポンプ２の位相検波特性の直線性を改善することができる限度内で、チャージポンプ２のスイッチ２３、２４のＯＮ時間を低減し、チャージポンプ２の出力雑音を低減することができる。
本開示の第２の実施形態のＰＬＬ回路Ｐでは、本開示の第１の実施形態のＰＬＬ回路Ｐと比べて、チャージポンプ２を１系統のみ配置するため、チャージポンプ２の消費電流を低減することができる。
以上の説明では、移相器６は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相を、移相量θだけ移相し、第２の位相比較器１−２は、移相器６が出力する基準信号ｒｅｆｘの位相に対する、分周器５が出力する帰還信号ｆｂの位相の差分に応じて、第２の上昇信号ｕｐ２及び下降信号ｄｗ２を出力し、ロック点は＋θ／２である。
変形例として、図３３に示したように、移相器６は、分周器５が出力する帰還信号ｆｂの位相を、移相量θだけ移相してもよく、第２の位相比較器１−２は、ＰＬＬ回路Ｐに入力される基準信号ｒｅｆの位相に対する、移相器６が出力する帰還信号ｆｂｘの位相の差分に応じて、第２の上昇信号ｕｐ２及び下降信号ｄｗ２を出力してもよく、ロック点は−θ／２であってもよい。
なお、帰還信号ｆｂの周波数が基準信号ｒｅｆの周波数より高いとき、初期に遅れ位相による上昇信号ｕｐを出力していても、一度進み位相による下降信号ｄｗを出力し始めれば、その後進み位相による下降信号ｄｗを出力し続ける。逆に、帰還信号ｆｂの周波数が基準信号ｒｅｆの周波数より低いとき、初期に進み位相による下降信号ｄｗを出力していても、一度遅れ位相による上昇信号ｕｐを出力し始めれば、その後遅れ位相による上昇信号ｕｐを出力し続ける。よって、ＰＬＬ回路Ｐは、不安定な状態に遷移しない。
本開示のＰＬＬ回路は、基準信号の周波数が高いとき、特に効果を奏する。
Ｐ：ＰＬＬ回路
１：位相比較器
１−１：第１の位相比較器
１−２：第２の位相比較器
２：チャージポンプ
２−１：第１のチャージポンプ
２−２：第２のチャージポンプ
３：ループフィルタ
４：発振器
５：分周器
６：移相器
７：上昇信号統合器
８：下降信号統合器
１１、１１−１、１１−２、１２、１２−１、１２−２：ディレイフリップフロップ回路
１３、１３−１、１３−２：ＡＮＤ回路
１４：遅延回路
１５：ＥＸＯＲ回路
２１、２１−１、２１−２、２２、２２−１、２２−２：定電流源
２３、２３−１、２３−２、２４、２４−１、２４−２：スイッチ
３１：コンデンサ
３２：抵抗
７１、７２、８１、８２：ＮＯＴ回路
７３、８３：ＮＡＮＤ回路

Claims (3)

  1. ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路であって、
    電圧信号に基づいて発振周波数を制御する発振器と、
    前記発振器が出力する発振信号を分周する分周器と、
    前記ＰＬＬ回路に入力される基準信号の位相を、又は、前記分周器が出力する帰還信号の位相を、移相量θだけ移相する移相器と、
    前記ＰＬＬ回路に入力される前記基準信号の位相に対する、前記分周器が出力する前記帰還信号の位相の差分に応じて、前記発振器の前記発振周波数の上昇を指示する第１の上昇信号及び前記発振器の前記発振周波数の下降を指示する第１の下降信号を出力する、ディレイフリップフロップ型の第１の位相比較器と、
    前記移相器が出力する前記基準信号の位相に対する、前記分周器が出力する前記帰還信号の位相の差分に応じて、又は、前記ＰＬＬ回路に入力される前記基準信号の位相に対する、前記移相器が出力する前記帰還信号の位相の差分に応じて、前記発振器の前記発振周波数の上昇を指示する第２の上昇信号及び前記発振器の前記発振周波数の下降を指示する第２の下降信号を出力する、ディレイフリップフロップ型の第２の位相比較器と、
    前記第１の位相比較器が出力する前記第１の上昇信号及び前記第２の位相比較器が出力する前記第２の上昇信号の論理和を算出し、統合上昇信号を出力する上昇信号統合器と、
    前記第１の位相比較器が出力する前記第１の下降信号及び前記第２の位相比較器が出力する前記第２の下降信号の論理和を算出し、統合下降信号を出力する下降信号統合器と、
    前記上昇信号統合器が出力する前記統合上昇信号及び前記下降信号統合器が出力する前記統合下降信号のパルス幅に応じて、電流信号を出力するチャージポンプと、
    前記チャージポンプが出力する前記電流信号を、前記発振器に入力される前記電圧信号に変換する、コンデンサを有するループフィルタと、
    を備えることを特徴とするＰＬＬ回路。
  2. 前記分周器は、ＭＡＳＨ（Ｍｕｌｔｉ−ｓｔＡｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇ）を用いる、ＭＡＳＨ次数がＭであり小数点分周数がＮである、小数点分周器であり、
    前記移相量θ、前記ＭＡＳＨ次数Ｍ及び前記小数点分周数Ｎの間に、θ／２＞２Ｍ／Ｎ×２πが成立することを特徴とする、請求項１に記載のＰＬＬ回路。
  3. 前記分周器は、ＭＡＳＨ（Ｍｕｌｔｉ−ｓｔＡｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇ）を用いる、ＭＡＳＨ次数がＭであり小数点分周数がＮである、小数点分周器であり、
    前記移相量θ、前記ＭＡＳＨ次数Ｍ及び前記小数点分周数Ｎの間に、θ／２＝２Ｍ／Ｎ×２πが成立することを特徴とする、請求項１に記載のＰＬＬ回路。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0993100A (ja) * 1995-09-21 1997-04-04 Nippon Precision Circuits Kk 位相比較器
JPH09223960A (ja) * 1996-02-16 1997-08-26 Mitsubishi Electric Corp 位相同期装置
JP2001273725A (ja) * 2000-02-07 2001-10-05 Samsung Electronics Co Ltd 位相同期ループ及び静止位相誤差制御方法
WO2004062107A1 (ja) * 2002-12-26 2004-07-22 Fujitsu Limited Pll回路のσδ変調器
US20110037523A1 (en) * 2009-08-11 2011-02-17 Texas Instruments Incorporated Charge pump linearization for delta-sigma fractional-n phase locked loops

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0993100A (ja) * 1995-09-21 1997-04-04 Nippon Precision Circuits Kk 位相比較器
JPH09223960A (ja) * 1996-02-16 1997-08-26 Mitsubishi Electric Corp 位相同期装置
JP2001273725A (ja) * 2000-02-07 2001-10-05 Samsung Electronics Co Ltd 位相同期ループ及び静止位相誤差制御方法
WO2004062107A1 (ja) * 2002-12-26 2004-07-22 Fujitsu Limited Pll回路のσδ変調器
US20110037523A1 (en) * 2009-08-11 2011-02-17 Texas Instruments Incorporated Charge pump linearization for delta-sigma fractional-n phase locked loops

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