CN109921790A - 快速启动电路、自适应锁相环及快速启动方法 - Google Patents

Abstract

本发明提供一种快速启动电路、自适应锁相环及快速启动方法，包括：频率比较模块，用于比较参考时钟及反馈时钟的频率，并输出频差信号；下拉模块，连接于频率比较模块的输出端，当反馈时钟的频率小于参考时钟的频率，且反馈时钟与参考时钟的频率差值大于设定值时，拉低锁相环电路的压控振荡器输入信号。在压控振荡器输出时钟的频率距离目标频率比较远时，开启快速启动电路，加速锁相环启动过程；在压控振荡器输出频率接近目标频率时，关闭快速启动电路，依靠锁相环本身的负反馈环路稳定到目标频率。本发明能够在锁相环上电之后自动运转，不需要额外的控制信号；且启动后依靠锁相环本身的负反馈环路稳定到目标频率，减小输出频率的过冲。

Description

快速启动电路、自适应锁相环及快速启动方法

技术领域

本发明涉及半导体集成电路设计技术领域，特别是涉及一种快速启动电路、自适应锁相环及快速启动方法。

背景技术

随着半导体工艺尺寸不断缩小和系统复杂性提升，芯片工作频率不断提高，为了确保芯片工作的稳定性，对于芯片级时钟的频率和质量要求越来越高。锁相环(PhaseLocked Loop，PLL)作为片上系统(System-on-a-Chip，SoC)的一种时钟源，广泛应用于各种SoC芯片中。

锁相环将振荡信号的反馈时钟和参考时钟的相位、频率进行比较，比较结果再去控制内部振荡信号的频率和相位，通过环路的调整使反馈时钟和参考时钟的相位锁定，达到频率锁定的目的。自适应锁相环是自偏置的电路，难以摆脱简并态，存在启动时间长或者频率过冲大的问题。

因此，如何减小现有锁相环的启动时间和频率过冲问题，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种快速启动电路、自适应锁相环及快速启动方法，用于解决现有技术中锁相环的启动时间长、频率过冲大等问题。

为实现上述目的及其他相关目的，本发明提供一种快速启动电路，应用于锁相环电路，所述快速启动电路至少包括：

频率比较模块，连接所述锁相环电路的参考时钟及反馈时钟，用于比较所述参考时钟及所述反馈时钟的频率，并输出频差信号；

下拉模块，连接于所述频率比较模块的输出端，当所述反馈时钟的频率小于所述参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值大于设定值时，基于所述频差信号拉低所述锁相环电路的压控振荡器输入信号，进而加速所述锁相环电路的启动。

可选地，所述下拉模块包括与非逻辑单元、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第一电容；所述与非逻辑单元的输入端分别连接所述参考时钟及所述频差信号；所述第一、第二、第三及第四晶体管依次串联，所述第一晶体管的源极连接工作电源，所述第四晶体管的源极接地；所述第一、第二晶体管的栅极连接所述与非逻辑单元的输出端，所述第三晶体管的栅极连接所述频差信号，所述第四晶体管的栅极连接所述第三晶体管与所述第四晶体管的连接节点；所述第五晶体管与所述第六晶体管串联，所述第五晶体管的漏极连接所述压控振荡器的输入端，所述第六晶体管的源极接地；所述第五晶体管的栅极连接所述频差信号，所述第六晶体管的栅极连接所述第三晶体管与所述第四晶体管的连接节点；所述第一电容并联于所述第一晶体管的源极和漏极之间。

更可选地，所述第一晶体管为P型晶体管，所述第二、第三、第四、第五、第六晶体管为N型晶体管。

可选地，所述下拉模块包括第七晶体管及第一电阻；所述第七晶体管的漏极连接所述压控振荡器的输入端，栅极连接所述频差信号，源极经所述第一电阻后接地。

更可选地，所述第七晶体管为N型晶体管。

可选地，所述设定值包括所述参考时钟频率的5％～35％。

为实现上述目的及其他相关目的，本发明还提供一种自适应锁相环，所述自适应锁相环至少包括：锁相环电路及上述快速启动电路；

所述快速启动电路接收所述锁相环电路的参考时钟及反馈时钟，输出端连接所述锁相环电路的压控振荡器输入端。

可选地，所述锁相环电路包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器及分频器；

所述鉴频鉴相器的输入端分别连接所述参考时钟及所述反馈时钟，对所述参考时钟及所述反馈时钟进行频率和相位检测；

所述电荷泵连接于所述鉴频鉴相器的输出端，基于所述鉴频鉴相器的输出信号调整输出电压，产生相应的控制信号；

所述环路滤波器连接于所述电荷泵的输出端，用于对所述电荷泵的输出信号进行滤波；

所述压控振荡器连接于所述环路滤波器的输出端，基于所述环路滤波器的输出信号调整所述锁相环电路的输出时钟的振荡频率和相位；

所述分频器连接于所述压控振荡器的输出端，对所述输出时钟进行分频得到所述反馈时钟。

可选地，所述环路滤波器包括第二电容、第三电容及第二电阻；所述第二电容的上极板连接模拟电源，下极板经所述第二电阻连接于所述电荷泵的输出端；所述第三电容的上极板连接所述模拟电源，下极板连接于所述电荷泵的输出端。

为实现上述目的及其他相关目的，本发明还提供一种自适应锁相环的快速启动方法，所述自适应锁相环的快速启动方法至少包括：

自适应锁相环上电，当反馈时钟的频率小于参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值大于设定值时，直接将压控振荡器的输入信号拉低，所述压控振荡器的输出时钟的频率增大，所述反馈时钟的频率相应增大；

所述反馈时钟的频率逐渐增大，当所述反馈时钟的频率小于所述参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值小于设定值时，停止拉低所述压控振荡器的输入信号，所述自适应锁相环基于自身的负反馈环路调整所述输出时钟的频率，使得所述反馈时钟的频率与所述参考时钟的频率一致。

更可选地，所述设定值包括所述参考时钟频率的5％～35％。

如上所述，本发明的快速启动电路、自适应锁相环及快速启动方法，具有以下有益效果：

1、本发明的快速启动电路、自适应锁相环及快速启动方法能够在锁相环上电之后自动运转，不需要额外的控制信号使锁相环启动。

2、本发明的快速启动电路、自适应锁相环及快速启动方法在压控振荡器输出时钟的频率距离目标频率比较远时，开启快速启动电路，加速锁相环启动过程，在压控振荡器输出频率比较接近目标频率时，关闭快速启动电路，依靠锁相环本身的负反馈环路稳定到目标频率，减小输出频率的过冲。

附图说明

图1显示为本发明的快速启动电路的一种结构示意图。

图2显示为本发明的快速启动电路的另一种结构示意图。

图3显示为本发明的自适应锁相环的结构示意图。

元件标号说明

1 快速启动电路

11 频率比较模块

12 下拉模块

2 锁相环电路

21 鉴频鉴相器

22 电荷泵

23 环路滤波器

24 压控振荡器

25 分频器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种快速启动电路1，应用于锁相环电路，所述快速启动电路1包括：

频率比较模块11及下拉模块12。

如图1所示，所述频率比较模块11，连接所述锁相环电路的参考时钟FREF及反馈时钟FBCLK，用于比较所述参考时钟FREF及所述反馈时钟FBCLK的频率，并输出频差信号out。

需要说明的是，所述频率比较模块11的具体电路结构包括但不限于斜率鉴频器、相位鉴频器、脉冲计数式鉴频器，任意可实现频率比较并输出频差信号的电路结构均适用于本发明，在此不一一赘述。

如图1所示，所述下拉模块12连接于所述频率比较模块11的输出端，当所述反馈时钟FBCLK的频率小于所述参考时钟FREF的频率，且所述反馈时钟FBCLK的频率与所述参考时钟FREF的频率差值大于设定值时，基于所述频差信号out拉低所述锁相环电路的压控振荡器输入信号，进而加速所述锁相环电路的启动。

具体地，如图1所示，在本实施例中，所述下拉模块12包括与非逻辑单元nand、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6及第一电容C1。所述与非逻辑单元nand的输入端分别连接所述参考时钟FREF及所述频差信号out；所述第一晶体管M1的源极连接工作电源VDD，栅极连接所述与非逻辑单元nand的输出端，漏极连接所述第二晶体管M2的漏极；所述第二晶体管M2的栅极连接所述与非逻辑单元nand的输出端，源极连接所述第三晶体管M3的漏极；所述第三晶体管M3的栅极连接所述频率比较模块11的输出端，源极连接所述第四晶体管M4的漏极；所述第四晶体管M4的栅极连接所述第三晶体管M3的源极及所述第四晶体管M4的漏极，源极接地GND；所述第五晶体管M5的漏极连接所述压控振荡器的输入信号V_CTRL，栅极连接所述与非逻辑单元nand的输出端，源极连接所述第六晶体管M6的漏极；所述第六晶体管M6的栅极连接所述第三晶体管M3的源极及所述第四晶体管M4的漏极，源极接地GND；所述第一电容C1并联于所述第一晶体管M1的源极和漏极之间。其中，所述第一晶体管M1为P型晶体管，所述第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6为N型晶体管；在本实施例中，优选为MOS器件。

需要说明的是，在本实施例中，所述与非逻辑单元nand采用与非门实现，在实际应用中，任意可实现与非逻辑的电路结构均适用于本发明，不以本实施例为限。

需要说明的是，所述设定值包括但不限于所述参考时钟FREF频率的5％～35％，可选为5％，10％，15％，20％，25％，30％，可根据电路器件参数及性能需要设置所述设定值。在本实施例中，所述锁相环电路的输出时钟频率达到目标频率的70％(在实际应用中可设定为60％～95％，以实际需要为准)即认为输出时钟频率与目标频率接近，因此，当所述输出时钟的频率小于所述目标频率的70％时，拉低所述压控振荡器输入信号；由于所述输出时钟与所述反馈时钟存在分频的关系，因此，当分频器设定为2分频时，所述设定值为15％，不同分频比对应的设定值不同，不以本实施例为限。所述设定值可通过所述频率比较模块11的采样精度设定，在此不一一赘述。

需要说明的是，任意可在所述反馈时钟FBCLK的频率小于所述参考时钟FREF的频率，且所述反馈时钟FBCLK的频率与所述参考时钟FREF的频率差值大于设定值时，拉低所述压控振荡器的输入信号V_CTRL，使所述压控振荡器的输出时钟频率加快的电路结构均适用于本发明的下拉模块，不限于本实施例所列举的具体电路结构。

实施例二

如图2所示，本实施例提供一种快速启动电路1，应用于锁相环电路，与实施例一的不同之处在于，所述下拉模块12的电路结构不同。

具体地，如图2所示，所述下拉模块12包括第七晶体管M7及第一电阻R1。所述第七晶体管M7的漏极连接所述压控振荡器的输入信号V_CTRL，栅极连接所述频率比较模块11的输出端，源极连接所述第一电阻R1的一端；所述第一电阻R1的另一端接地GND。其中，所述第七晶体管为N型晶体管，优选为MOS器件。

实施例三

如图3所示，本实施例提供一种自适应锁相环，所述自适应锁相环包括：

快速启动电路1及锁相环电路2。

如图3所示，所述快速启动电路1接收所述锁相环电路2的参考时钟FREF及反馈时钟FBCLK，输出端连接所述锁相环电路2的压控振荡器输入端，用于加速所述锁相环电路2的启动。

具体地，所述快速启动电路1包括但不限于实施例一及实施例二所述列举的电路结构，任意可在所述反馈时钟FBCLK的频率小于所述参考时钟FREF的频率，且所述反馈时钟FBCLK的频率与所述参考时钟FREF的频率差值大于设定值时，拉低所述压控振荡器的输入信号，加速所述锁相环电路2启动的电路结构均适用于本发明，在此不一一赘述。

如图3所示，所述锁相环电路2比较所述反馈时钟FBCLK与所述参考时钟FREF，根据两者的相位和频率差值调整输出时钟相位和频率，进而使得所述输出时钟的相位及频率与所述参考时钟FREF的相位及频率保持确定的关系，得到想要的输出时钟。

具体地，所述锁相环电路2包括鉴频鉴相器21、电荷泵22、环路滤波器23、压控振荡器24及分频器25。

更具体地，所述鉴频鉴相器21的输入端分别连接所述参考时钟FREF及所述反馈时钟FBCLK，对所述参考时钟FREF及所述反馈时钟FBCLK进行频率和相位检测。

更具体地，所述电荷泵22连接于所述鉴频鉴相器21的输出端，基于所述鉴频鉴相器21的输出信号调整所述电荷泵22的输出电压，产生相应的控制信号。

更具体地，所述环路滤波器23连接于所述电荷泵22的输出端，用于对所述电荷泵22的输出信号进行滤波。在本实施例中，所述环路滤波器23包括第二电容C2、第三电容C3及第二电阻R2；所述第二电容C2的上极板连接模拟电源AVDD，下极板经所述第二电阻R2连接于所述电荷泵22的输出端；所述第三电容C3的上极板连接所述模拟电源AVDD，下极板连接于所述电荷泵22的输出端。

更具体地，所述压控振荡器24连接于所述环路滤波器23的输出端，基于所述环路滤波器23的输出信号调整所述锁相环电路2的输出时钟CLK的振荡频率和相位。

更具体地，所述分频器25连接于所述压控振荡器24的输出端，对所述输出时钟CLK进行分频得到所述反馈时钟FBCLK。

实施例四

本实施例提供一种自适应锁相环的快速启动方法，所述自适应锁相环的快速启动方法包括：

自适应锁相环上电，当反馈时钟的频率小于参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值大于设定值时，直接将压控振荡器的输入信号拉低，所述压控振荡器的输出时钟的频率增大，所述反馈时钟的频率相应增大；

所述反馈时钟的频率逐渐增大，当所述反馈时钟的频率小于所述参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值小于设定值时，停止拉低所述压控振荡器的输入信号，所述自适应锁相环基于自身的负反馈环路调整所述输出时钟的频率，使得所述反馈时钟的频率与所述参考时钟的频率一致。

具体地，作为本实施例的一种实现方式，基于实施例一实现本实施例的自适应锁相环的快速启动方法。如图1及图3所示，当所述锁相环电路2上电时，所述压控振荡器24的输出时钟CLK的频率很低，所述输出时钟CLK经过所述分频器25生成的反馈时钟FBCLK的频率低于所述参考时钟FREF的频率，且所述反馈时钟FBCLK的频率与所述参考时钟FREF的频率差值大于设定值，此时所述频率比较模块11输出的频差信号out为高电平。所述与非逻辑单元nand的输出信号S1为所述参考时钟FREF的取反信号；在所述参考时钟FREF为高电平时，所述与非逻辑单元nand的输出信号S1为低电平，所述第二晶体管M2关断，所述第一晶体管M1打开，对所述第一电容C1进行充电，所述第二晶体管M2的漏极被充至接近所述工作电源VDD的电位。在所述参考时钟FREF为低电平时，所述与非逻辑单元nand的输出信号S1为高电平，所述第一晶体管M1关断，所述第二晶体管M2打开，同时由于所述频差信号out为高电平，所述第三晶体管M3打开，所述第一电容C1的电荷通过所述第二晶体管M2、所述第三晶体管M3和所述第四晶体管M4泄放到地，产生所述第六晶体管M6的电压偏置，电流流过所述第五晶体管M5和所述第六晶体管M6，将所述压控振荡器的输入节点(V_CTRL)的电压拉低。每个参考时钟周期内都进行以上的动作，将所述压控振荡器24的输入节点的电压不断拉低，所述压控振荡器24的输出时钟CLK的频率不断升高，相应地，所述反馈时钟FBCLK的频率也不断升高。

当所述反馈时钟FBCLK的频率小于所述参考时钟FREF的频率，且所述反馈时钟FBCLK的频率与所述参考时钟FREF的频率差值小于设定值时，所述频率比较模块11输出的频差信号out变为低电平，所述第三晶体管M3及所述第五晶体管M5关断。所述与非逻辑单元nand的输出信号S1恒定为高电平，所述第一晶体管M1关断，所述快速启动电路1脱离所述锁相环电路2，依靠所述锁相环电路2本身的负反馈环路逐渐达到稳定的频率。

具体地，作为本实施例的另一种实现方式，基于实施例二实现本实施例的自适应锁相环的快速启动方法。如图2及图3所示，所述反馈时钟FBCLK的频率小于所述参考时钟FREF的频率，且所述反馈时钟FBCLK的频率与所述参考时钟FREF的频率差值大于设定值，所述频率比较模块11输出的频差信号out为高电平，所述第七晶体管M7打开，从所述压控振荡器24的输入端抽取电荷。

当所述输出时钟CLK的频率接近目标频率时(所述反馈时钟FBCLK的频率小于所述参考时钟FREF的频率，且所述反馈时钟FBCLK的频率与所述参考时钟FREF的频率差值小于设定值)，所述频率比较模块11输出的频差信号out为低电平，所述第七晶体管M7关断，所述快速启动电路1脱离所述锁相环电路2，依靠所述锁相环电路2本身的负反馈环路逐渐达到稳定的频率。

需要说明的是，本实施例以实施例一、二做具体说明，在实际使用中，任意可通过拉低所述压控振荡器24的输入端电压实现加速所述锁相环电路2启动的具体方法均适于本发明。

本发明的快速启动电路、自适应锁相环及快速启动方法能够在锁相环上电之后自动运转，不需要额外的控制信号使锁相环启动；且在压控振荡器输出时钟的频率距离目标频率比较远时，开启快速启动电路，加速锁相环启动过程，在压控振荡器输出频率比较接近目标频率时，关闭快速启动电路，依靠锁相环本身的负反馈环路稳定到目标频率，减小输出频率的过冲。

综上所述，本发明提供一种快速启动电路、自适应锁相环及快速启动方法，所述快速启动电路包括：频率比较模块，连接所述锁相环电路的参考时钟及反馈时钟，用于比较所述参考时钟及所述反馈时钟的频率，并输出频差信号；下拉模块，连接于所述频率比较模块的输出端，当所述反馈时钟的频率小于所述参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值大于设定值时，基于所述频差信号拉低所述锁相环电路的压控振荡器输入信号，进而加速所述锁相环电路的启动。在压控振荡器输出时钟的频率距离目标频率比较远时，开启快速启动电路，加速锁相环启动过程，在压控振荡器输出频率比较接近目标频率时，关闭快速启动电路，依靠锁相环本身的负反馈环路稳定到目标频率，减小输出频率的过冲。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种快速启动电路，应用于锁相环电路，其特征在于，所述快速启动电路至少包括：

频率比较模块，连接所述锁相环电路的参考时钟及反馈时钟，用于比较所述参考时钟及所述反馈时钟的频率，并输出频差信号；

下拉模块，连接于所述频率比较模块的输出端，当所述反馈时钟的频率小于所述参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值大于设定值时，基于所述频差信号拉低所述锁相环电路的压控振荡器输入信号，进而加速所述锁相环电路的启动。

2.根据权利要求1所述的快速启动电路，其特征在于：所述下拉模块包括与非逻辑单元、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第一电容；所述与非逻辑单元的输入端分别连接所述参考时钟及所述频差信号；所述第一、第二、第三及第四晶体管依次串联，所述第一晶体管的源极连接工作电源，所述第四晶体管的源极接地；所述第一、第二晶体管的栅极连接所述与非逻辑单元的输出端，所述第三晶体管的栅极连接所述频差信号，所述第四晶体管的栅极连接所述第三晶体管与所述第四晶体管的连接节点；所述第五晶体管与所述第六晶体管串联，所述第五晶体管的漏极连接所述压控振荡器的输入端，所述第六晶体管的源极接地；所述第五晶体管的栅极连接所述频差信号，所述第六晶体管的栅极连接所述第三晶体管与所述第四晶体管的连接节点；所述第一电容并联于所述第一晶体管的源极和漏极之间。

3.根据权利要求2所述的快速启动电路，其特征在于：所述第一晶体管为P型晶体管，所述第二、第三、第四、第五、第六晶体管为N型晶体管。

4.根据权利要求1所述的快速启动电路，其特征在于：所述下拉模块包括第七晶体管及第一电阻；所述第七晶体管的漏极连接所述压控振荡器的输入端，栅极连接所述频差信号，源极经所述第一电阻后接地。

5.根据权利要求4所述的快速启动电路，其特征在于：所述第七晶体管为N型晶体管。

6.根据权利要求1所述的快速启动电路，其特征在于：所述设定值包括所述参考时钟频率的5％～35％。

7.一种自适应锁相环，其特征在于，所述自适应锁相环至少包括：

锁相环电路及如权利要求1～6任意一项所述的快速启动电路；

所述快速启动电路接收所述锁相环电路的参考时钟及反馈时钟，输出端连接所述锁相环电路的压控振荡器输入端。

8.根据权利要求7所述的自适应锁相环，其特征在于：所述锁相环电路包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器及分频器；

所述鉴频鉴相器的输入端分别连接所述参考时钟及所述反馈时钟，对所述参考时钟及所述反馈时钟进行频率和相位检测；

所述电荷泵连接于所述鉴频鉴相器的输出端，基于所述鉴频鉴相器的输出信号调整输出电压，产生相应的控制信号；

所述环路滤波器连接于所述电荷泵的输出端，用于对所述电荷泵的输出信号进行滤波；

所述压控振荡器连接于所述环路滤波器的输出端，基于所述环路滤波器的输出信号调整所述锁相环电路的输出时钟的振荡频率和相位；

所述分频器连接于所述压控振荡器的输出端，对所述输出时钟进行分频得到所述反馈时钟。

9.根据权利要求8所述的自适应锁相环，其特征在于：所述环路滤波器包括第二电容、第三电容及第二电阻；所述第二电容的上极板连接模拟电源，下极板经所述第二电阻连接于所述电荷泵的输出端；所述第三电容的上极板连接所述模拟电源，下极板连接于所述电荷泵的输出端。

10.一种自适应锁相环的快速启动方法，其特征在于，所述自适应锁相环的快速启动方法至少包括：

自适应锁相环上电，当反馈时钟的频率小于参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值大于设定值时，直接将压控振荡器的输入信号拉低，所述压控振荡器的输出时钟的频率增大，所述反馈时钟的频率相应增大；

所述反馈时钟的频率逐渐增大，当所述反馈时钟的频率小于所述参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值小于设定值时，停止拉低所述压控振荡器的输入信号，所述自适应锁相环基于自身的负反馈环路调整所述输出时钟的频率，使得所述反馈时钟的频率与所述参考时钟的频率一致。

11.根据权利要求10所述的自适应锁相环的快速启动方法，其特征在于：所述设定值包括所述参考时钟频率的5％～35％。