CN109889194A

CN109889194A - 一种快速锁定的锁相环电路

Info

Publication number: CN109889194A
Application number: CN201910144751.3A
Authority: CN
Inventors: 宏潇
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2019-02-27
Filing date: 2019-02-27
Publication date: 2019-06-14

Abstract

本发明提供一种快速锁定的锁相环电路，第一鉴频鉴相器具有Fref输入端、Fback输入端，及输出端；第一鉴频鉴相器的输出端连接电荷泵的输入端；电荷泵输出端连接环路滤波器输入端；环路滤波器输出端连接压控振荡器输入端，压控振荡器输出端连接分频器输入端；具有Fref输入端、Fback输入端及UP1输出端的第二鉴频鉴相器；分频器输出端连接第一鉴频鉴相器的Fback输入端以及第二鉴频鉴相器的Fback输入端；第二鉴频鉴相器的UP1输出端连接电荷泵输出端以及所述环路滤波器的输入端。本发明的锁相环在锁定过程的初期，增大带宽，来加快锁定时间。接近锁定时，再降低带宽使其恢复到原有带宽，以达到减小相位噪声和毛刺的目的。

Description

一种快速锁定的锁相环电路

技术领域

本发明涉及半导体集成电路设计领域，特别是涉及一种快速锁定的锁相环电路。

背景技术

锁相环是集成电路设计中的重要模块，广泛应用于通信领域。其主要用途有时钟数据恢复和频率合成。如图1所示，图1显示为现有技术中的锁相环电路示意图。包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和分频器(Divider)。鉴频鉴相器是用来检测输入信号和反馈信号之间的相位和频率差异。该差异用来激活电荷泵，之后对环路滤波器进行充电或放电，环路滤波器输出电压控制压控振荡器VCO来产生锁相环的输出信号，锁相环输出信号经过分频器分频后反馈至鉴频鉴相器PFD的输入端，通过反馈作用使得锁相环的输出频率逐渐达到其输入信号频率的N倍(N为分频器的倍数)。

鉴频鉴相器PFD输出两个信号：UP和DN。当输入信号Fref相对于反馈信号Fback相位超前时，Fref的上升沿使UP产生上升沿并为高电平，直到Fback的上升沿到来，使UP产生下降沿并为低电平。而DN会在Fback的上升沿时产生一个上升沿，但是由于此时UP为高电平，所以DN马上产生一个下降沿，从而DN还未完全进入高电平时就又变回到了低电平，表现出一个脉冲机制，相反，当Fback相位超前Fref时，UP和DN的信号产生与上述情况相反。

因此，锁相环频率合成的指标之一就是锁定时间，由于锁相环的锁定时间Tlock≈4/ωc,锁定时间与环路带宽ωc成反比。而锁相环的环路带宽：在锁定过程中，可以通过增大带宽来加快锁定时间，但是带宽增大，相位噪声和毛刺会变差。

因此，需要提出一种新的快速锁定的锁相环电路来解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种快速锁定的锁相环电路，用于解决现有技术中由于带宽增大，相位噪声和毛刺会变差的问题。

为实现上述目的及其他相关目的，本发明提供一种快速锁定的锁相环电路，至少包括：第一鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器以及第二鉴频鉴相器；所述第一鉴频鉴相器具有两个输入端：Fref输入端和Fback输入端，以及输出端；所述第一鉴频鉴相器的输出端连接所述电荷泵的输入端；所述电荷泵输出端连接所述环路滤波器输入端；所述环路滤波器输出端连接所述压控振荡器输入端，所述压控振荡器输出端连接所述分频器输入端；具有Fref输入端、Fback输入端以及UP1输出端的第二鉴频鉴相器；所述分频器输出端连接所述第一鉴频鉴相器的Fback输入端以及第二鉴频鉴相器的Fback输入端；所述第二鉴频鉴相器的UP1输出端连接所述电荷泵输出端以及所述环路滤波器的输入端。

优选地，所述第一鉴频鉴相器具有两个输出端：UP输出端和DN输出端，所述UP输出端和DN输出端连接所述电荷泵输入端。

优选地，所述电荷泵具有第一充电电流cp1和第二充电电流cp2；所述第一充电电流cp1由所述第一鉴频鉴相器的UP输出端输出的信号控制，所述第二充电电流cp2由所述第二鉴频鉴相器的UP1输出端输出的信号控制。

优选地，所述环路滤波器中设有第一、第二电阻以及第一、第二电容器；所述第一、第二电阻以及所述第一电容器相互串联，所述第二电容器与所述第一、第二电阻以及所述第一电容器构成的支路并联。

优选地，所述第二鉴频鉴相器的UP1输出端输出的信号控制所述环路滤波器中的第二电阻。

优选地，所述第一鉴频鉴相器的Fref输入端和所述第二鉴频鉴相器的Fref输入端接同一输入参考信号。

如上所述，本发明的快速锁定的锁相环电路，具有以下有益效果：在锁定过程的初期，增大带宽，来加快锁定时间。接近锁定时，再降低带宽使其恢复到原有带宽，以达到减小相位噪声和毛刺的目的。

附图说明

图1显示为现有技术中的锁相环电路示意图；

图2显示为本发明的快速锁定的锁相环电路示意图；

图3显示为本发明的两种鉴频鉴相器的输入和输出的波形图；

图4显示为本发明的输入和输出波形的仿真对比图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参参阅图2至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图2所示，图2显示为本发明的快速锁定的锁相环电路示意图。本实施例中的所述快速锁定的锁相环电路包括：第一鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO、分频器Divider以及第二鉴频鉴相器PFD_D；所述第一鉴频鉴相器PFD具有两个输入端：Fref信号输入端和Fback输入端，以及输出端；所述第一鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO、分频器Divider顺次连接，亦即所述第一鉴频鉴相器PFD的输出端连接至所述电荷泵CP的输入端；所述电荷泵CP输出端连接至所述环路滤波器LPF的输入端；所述环路滤波器LPF的输出端连接至所述压控振荡器VCO的输入端，所述压控振荡器输出端连接所述分频器输入端。如图2所示，优选地，本实施例中所述第一鉴频鉴相器PFD具有两个输出端：UP输出端和DN输出端，所述UP输出端和DN输出端连接所述电荷泵的输入端。当Fback输入端输入的信号落后于Fref信号输入端输入的信号时，UP输出端输出的信号控制电荷泵CP的充电电流，完成充电动作；当Fref落后于Fback，DN输出端输出的信号控制电荷泵CP的放电电流，完成放电动作。

本实施例进一步地，所述第一鉴频鉴相器的Fref输入端和所述第二鉴频鉴相器的Fref输入端接同一输入参考信号。如图2所示，本实施例中所输入的参考信号为参考时钟。

所述第一鉴频鉴相器PFD检测输入信号和反馈信号之间的相位和频率差异，实际上只是用来检测相位差异，通过相位差异的积累进而检测出了频率的差异。该差异用来激活所述电荷泵CP，所述电荷泵输出的信号之后对所述环路滤波器LPF进行充电或放电，所述环路滤波器LPF输出电压来控制所述压控振荡器VCO来产生锁相环的输出信号，锁相环输出信号传送给所述分频器Divider进行分频。

如图2所示，本实施例的所述快速锁定的锁相环电路还包括：具有Fref输入端、Fback输入端以及UP1输出端的第二鉴频鉴相器PFD_D；所述分频器输出端连接所述第一鉴频鉴相器的Fback输入端以及第二鉴频鉴相器的Fback输入端；所述第二鉴频鉴相器的UP1输出端连接所述电荷泵输出端以及所述环路滤波器的输入端。

本实施例通过两路PFD(第一鉴频鉴相器和第二鉴频鉴相器)来产生的两种输出脉冲，控制电荷泵CP的充电电流。其中所述第一鉴频鉴相器的UP输出端输出常规信号，UP输出端输出FREF和FBACK的相位差。UP1输出端是具有延迟功能的第二鉴频鉴相器PFD_D的输出，FREF信号经过Tdelay的延迟时间，再和FBACK比较后的相位差，作为UP1输出端的输出。当所述第一鉴频鉴相器PFD的Fref输入端输入参考时钟，所述第一鉴频鉴相器PFD开始工作，电荷泵CP开始给VCTR信号充电，压控振荡器VCO开始振荡，所述压控振荡器VCO输出的信号Fvco经过分频器Divider分频后，所述第一鉴频鉴相器Fback输入端的反馈时钟在一开始比Fref输入端的参考时钟落后很多。如果这时，通过所述第二鉴频鉴相器PFD_D，令所述电荷泵CP的充电电流增大，压控振荡器VCO的输出频率从0到目标值的速度就会加快，使所述第一鉴频鉴相器Fback输入端的反馈频率能更快的追赶上Fref输入端的参考时钟的频率，就可加快锁定时间。当接近锁定时，不再增大电荷泵的电流，保持原有的环路带宽设计指标，使得系统稳定且满足相位噪声和毛刺的要求。

实施例二

进一步地，本实施例的所述电荷泵具有第一充电电流cp1和第二充电电流cp2；所述第一充电电流cp1由所述第一鉴频鉴相器的UP输出端输出的信号控制，所述第二充电电流cp2由所述第二鉴频鉴相器的UP1输出端输出的信号控制。

电荷泵CP的充电电流cp1由UP输出端控制，UP1输出端控制充电电流cp2。参考图3，图3显示为本发明的两种鉴频鉴相器的输入和输出的波形图。其中，时钟的下降沿触发在PLL锁相环刚开始工作时，Fref输入端输入固定频率的参考时钟，而FBACK输入端的反馈时钟频率由0开始建立，则UP1输出端和UP输出端输出脉冲信号，且UP输出端输出脉冲的高电平宽度为Fref输入端信号和Fback输入端信号的相位差，UP1输出端脉冲的高电平宽度为UP输出端信号的宽度减去Tdelay(延迟时间)。UP输出端信号和UP1输出端信号为高电平时，对电荷泵CP进行充电。电荷泵充电电流Icp＝Icp1+Icp2。当锁相环PLL系统接近锁定时，Fref输入端信号和Fback输入端信号的相位差小于延迟时间Tdelay，则UP输出端信号的高电平宽度为Fref输入端信号和Fback输入端信号的相位差，而UP1输出端输出的时钟信号为0，充电电流cp2断开。电荷泵的充电电流为第一充电电流Icp＝Icp1。

实施例三

如图2所示，图2显示为本发明的快速锁定的锁相环电路示意图。本实施例中的所述快速锁定的锁相环电路包括：第一鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO、分频器Divider以及第二鉴频鉴相器PFD_D；所述第一鉴频鉴相器PFD具有两个输入端：Fref信号输入端和Fback输入端，以及输出端；所述第一鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO、分频器Divider顺次连接，亦即所述第一鉴频鉴相器PFD的输出端连接至所述电荷泵CP的输入端；所述电荷泵CP输出端连接至所述环路滤波器LPF的输入端；所述环路滤波器LPF的输出端连接至所述压控振荡器VCO的输入端，所述压控振荡器输出端连接所述分频器输入端。如图2所示，优选地，本实施例中所述第一鉴频鉴相器PFD具有两个输出端：UP输出端和DN输出端，所述UP输出端和DN输出端连接所述电荷泵的输入端。

进一步地，本实施例中，所述环路滤波器中设有第一、第二电阻(R1和R2)以及第一、第二电容器(C1和C2)；所述第一、第二电阻以及所述第一电容器相互串联，所述第二电容器与所述第一、第二电阻以及所述第一电容器构成的支路并联。优选地，所述第二鉴频鉴相器的UP1输出端输出的信号控制所述环路滤波器中的第二电阻。

相位裕度φ(ω)＝180+tan^-1(ωc*τz)+tan^-1(ωc*τp) (式1)

零点τz＝R1C1＝1/ωz (式2)

极点τp＝R1*C1*C2/(C1+C2)＝1/ωp (式3)

环路带宽和零、极点的关系：

环路带宽

如果只增加电荷泵电流Icp，ωc会增加，而低通滤波器中的零点ωz和极点,ωp绝对位置不变，这会使相位裕度变小，导致系统不稳定。

本发明在本实施例中的LPF的设计思路：如果电荷泵电流变大至M*Icp，同时令LPF中的电阻R减小为原来倍，这样，根据式5，ωc等于原来的倍，根据式2和式3，τz和τp等于原来的倍，ωz和ωp等于原来的倍，式4依然成立，使得相位裕度(式1)保持不变，保证系统稳定性。

具体电路：UP1输出端输出的信号控制电荷泵电流的同时，也控制LPF中的第二电阻R2。

令：Icp2＝N*Icp1；则Icp1+Icp2＝(1+N)*Icp1＝M*Icp1；

令：则

当UP1＝0时，第二充电电流cp2断开，第二电阻R2接通，Icp(电荷泵总电流)＝Icp1，LPF的总电阻当UP1＝1时，第二充电电流cp2导通，第二电阻R2短路，电荷泵总电流Icp＝Icp1+Icp2＝M*Icp1，LPF总电阻R＝R1。

参考图4，图4显示为本发明的输入和输出波形的仿真对比图。其中，从上而下的波形依次为FREF(proposed)，FBCK(proposed)，UP(proposed)，UP1(proposed)，VCTR(original)，VCTR(proposed)，LOCK(original)和LOCK(proposed)。这里，original指未作改进的PLL电路所产生波形，proposed指改进后的PLL电路所产生的波形。

仿真结果显示：输出端UP1输出的信号在PLL锁定初始，有脉冲输出，在接近锁定后，输出为0，本发明中的VCTR信号(VCTR proposed)明显比原有电路中的VCTR信号(VCTRoriginal)要更早启动，更早稳定。锁定时间TLOCK(original)＝5.5us，TLOCK(proposed)＝4.1us，锁定时间提升了25％。

综上所述，本发明在锁定过程的初期，增大带宽，来加快锁定时间。接近锁定时，再降低带宽使其恢复到原有带宽，以达到减小相位噪声和毛刺的目的。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种快速锁定的锁相环电路，其特征在于，至少包括：

第一鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器以及第二鉴频鉴相器；

所述第一鉴频鉴相器具有两个输入端：Fref输入端和Fback输入端，以及输出端；

所述第一鉴频鉴相器的输出端连接所述电荷泵的输入端；所述电荷泵输出端连接所述环路滤波器输入端；所述环路滤波器输出端连接所述压控振荡器输入端，所述压控振荡器输出端连接所述分频器输入端；

具有Fref输入端、Fback输入端以及UP1输出端的第二鉴频鉴相器；

所述分频器输出端连接所述第一鉴频鉴相器的Fback输入端以及第二鉴频鉴相器的Fback输入端；所述第二鉴频鉴相器的UP1输出端连接所述电荷泵输出端以及所述环路滤波器的输入端。

2.根据权利要求1所述的快速锁定的锁相环电路，其特征在于：所述第一鉴频鉴相器具有两个输出端：UP输出端和DN输出端，所述UP输出端和DN输出端连接所述电荷泵输入端。

3.根据权利要求2所述的快速锁定的锁相环电路，其特征在于：所述电荷泵具有第一充电电流cp1和第二充电电流cp2；所述第一充电电流cp1由所述第一鉴频鉴相器的UP输出端输出的信号控制，所述第二充电电流cp2由所述第二鉴频鉴相器的UP1输出端输出的信号控制。

4.根据权利要求3所述的快速锁定的锁相环电路，其特征在于：所述环路滤波器中设有第一、第二电阻以及第一、第二电容器；所述第一、第二电阻以及所述第一电容器相互串联，所述第二电容器与所述第一、第二电阻以及所述第一电容器构成的支路并联。

5.根据权利要求4所述的快速锁定的锁相环电路，其特征在于：所述第二鉴频鉴相器的UP1输出端输出的信号控制所述环路滤波器中的第二电阻。

6.根据权利要求1或5所述的快速锁定的锁相环电路，其特征在于：所述第一鉴频鉴相器的Fref输入端和所述第二鉴频鉴相器的Fref输入端接同一输入参考信号。

7.根据权利要求6所述的快速锁定的锁相环电路，其特征在于：所述第一鉴频鉴相器的Fref输入端和所述第二鉴频鉴相器的Fref输入端所输入的同一输入参考信号为参考时钟。