JP2002026699A - Ｄｌｌ回路、及び、ｄｌｌ制御方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】クロック信号の立ち上がりと立ち下がりの両エ
ッジに対して固定される一系統のクロック信号を出力し
て、チップサイズを小型化して消費電力を削減する。 【解決手段】パルス幅可変回路４が出力する内部クロッ
クＤ３は第１位相判定回路１と第２位相判定回路２に入
力し、第１位相判定回路１は、外部クロックＤ１と内部
クロックＤ３との位相関係を判定して第１位相判定信号
Ｄ４を出力し、第２位相判定回路２は、外部クロックＤ
１と内部クロックＤ３との位相関係を判定して第２位相
判定信号Ｄ５を出力する。任意位相発生回路３は、第１
位相判定信号Ｄ４に基づいて基準クロックＤ２の位相を
調整して調整済み基準クロックＤ２’をパルス幅可変回
路４に出力し、パルス幅可変回路４は第２位相判定信号
Ｄ３に基づいて調整済み基準クロックＤ２’のパルス幅
を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＬＬ（Delay Lo
cked Loop）回路及びＤＬＬ制御方法に関し、特に、ク
ロック信号の立ち上がりと立ち下がりの位相をロックし
て出力するＤＬＬ回路及びＤＬＬ制御方法に関する。

【０００２】

【従来の技術】高精度なＤＬＬ回路では、任意の位相を
発生させる回路の精度が重要である。メモリのような半
導体デバイスでは、外部から入力される外部クロックの
立ち上がりと立ち下がりの両エッジに対してデータの入
出力を規定する方式が主流になりつつある。このため、
このような半導体デバイスに組み込まれる遅延同期回路
は、その遅延同期回路から出力されるクロック信号を、
外部から入力される外部クロックの立ち上がりと立ち下
がりの両エッジに同期させることが望まれている。

【０００３】ここで、従来技術における遅延同期回路の
例を以下に示す。この従来技術の遅延同期回路は、その
遅延同期回路から出力されるクロック信号を、外部から
入力される外部クロックの立ち上がりと立ち下がりの両
エッジに同期させることを可能にしている。

【０００４】図１１は、立ち上がり専用のＤＬＬ回路と
立ち下がり専用のＤＬＬ回路の公知の複合を示してい
る。そのＤＬＬ回路は、第１ＤＬＬ系１０１と第２ＤＬ
Ｌ系１０２とから構成されている。第１ＤＬＬ系１０１
は、第１位相判定回路１１１と、第１任意位相発生回路
１１２とを備えている。第１任意位相発生回路１１２
は、第１位相判定回路１１１が出力する位相判定結果信
号Ｄ１０３に基づいて、外部から入力される基準クロッ
ク信号Ｄ１０２の位相を順次に遅延させて遅延クロック
信号Ｄ１０２’を出力する。遅延クロック信号Ｄ１０２
は、バッファ１１３を介して第１内部クロック信号とし
て第１ＤＬＬ系から出力される。第１内部クロック信号
Ｄ１０４は、第１位相判定回路１１１に入力する。第１
位相判定回路１１１は、外部クロック信号Ｄ１０１と第
１内部クロック信号Ｄ１０４とを比較して、外部クロッ
ク信号Ｄ１０１と第１内部クロック信号Ｄ１０４との位
相差を第１位相判定結果信号Ｄ１０３として出力する。
第１位相判定回路１１１と第１任意位相発生回路１１２
とから形成される遅延ループ回路の信号ループの繰り返
しにより、外部クロック信号Ｄ１０１と第１内部クロッ
ク信号Ｄ１０４との位相が一致したときに、遅延クロッ
ク信号Ｄ１０２’は、その位相が固定され、即ち、図１
２（ａ），（ｂ）、図１３（ａ），（ｂ）に示されるよ
うに、外部クロック信号Ｄ１０１の立ち上がり（Ｒｉｓ
ｅ）がロックされ、第１内部クロック信号Ｄ１０４はそ
の立ち上がりエッジがロックされて出力される。

【０００５】第２ＤＬＬ系１０２は、第２位相判定回路
１１４と、第２任意位相発生回路１１５とを備えてい
る。第２任意位相発生回路１１５は、第２位相判定回路
１１４が出力する位相判定結果信号Ｄ１０５に基づい
て、外部から入力される基準クロック信号Ｄ１０２の位
相を順次に遅延させて遅延クロック信号Ｄ１０２”を出
力する。遅延クロック信号Ｄ１０２”は、バッファ１１
６を介して第２内部クロック信号Ｄ１０６として第２Ｄ
ＬＬ系１０２から出力される。第２内部クロック信号Ｄ
１０６は、第２位相判定回路１１４に入力する。第２位
相判定回路１１４は、外部クロック信号Ｄ１０１と第２
内部クロック信号Ｄ１０６とを比較して、外部クロック
信号Ｄ１０１と第２内部クロック信号Ｄ１０６との位相
差を第２位相判定結果信号Ｄ１０５として出力する。第
２位相判定回路１１４と第２任意位相発生回路１１５と
から形成される遅延ループ回路の信号ループの繰り返し
により、外部クロック信号Ｄ１０１と第２内部クロック
信号Ｄ１０６との位相が一致したときに、遅延クロック
信号Ｄ１０２”は、その位相が固定され、即ち、図１２
（ａ），（ｃ）、図１３（ａ），（ｃ）、に示されるよ
うに、外部クロック信号Ｄ１０１の立ち下がり（Ｆａｌ
ｌ）がロックされ、第２内部クロック信号Ｄ１０６はそ
の立ち上がりエッジがロックされて出力される。

【０００６】このように、立ち上がりと立ち下がりの両
方のエッジをロックするためには、第１ＤＬＬ系１０１
と第２ＤＬＬ系１０２とには、任意位相発生回路１１
２，１１５がそれぞれに必要である。従来、任意位相発
生回路１１２，１１５のような任意の位相に少ないジッ
タで安定的に、且つ、連続的にクロックを発生させる回
路が占める面積は、ＤＬＬ回路を構成する他の回路に比
べて非常に大きい。このため、従来技術のＤＬＬでは、
サイズの小型化が困難であった。特に、任意位相発生回
路が消費する電力は全体の回路が消費する電力の大部分
を占めている。

【０００７】チップサイズの小型化が望まれ、特に、任
意位相発生の電力消費の削減が望まれる。

【０００８】

【発明が解決しようとする課題】本発明の課題は、チッ
プサイズの小型化が可能なＤＬＬ回路、及び、ＤＬＬ制
御方法を提供することにある。本発明の他の課題は、外
部から供給されるクロック信号の立ち上がりと立ち下が
りの両エッジに対して同期させた一系統のクロック信号
を出力することが可能であり、且つ、その回路規模が小
さくて消費電力が削減され得るＤＬＬ回路、及び、ＤＬ
Ｌ制御方法を提供することにある。

【０００９】

【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）付きで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうち少なくとも１つ
の技術的事項との一致・対応関係を明白にしているが、
その請求項対応の技術的事項が実施の形態の技術的事項
に限定されることを示すためのものではない。

【００１０】本発明によるＤＬＬ回路は、外部クロック
（Ｄ１）が入力する第１位相判定回路（１）と、外部ク
ロック（Ｄ１）が入力する第２位相判定回路（２）と、
基準クロック（Ｄ２）が入力する任意位相発生回路
（３）と、パルス幅可変回路（４）とを含み、パルス幅
可変回路（４）が出力する内部クロック（Ｄ３）は第１
位相判定回路（１）と第２位相判定回路（２）に入力
し、第１位相判定回路（１）は、外部クロック（Ｄ１）
と内部クロック（Ｄ３）との位相関係を判定して第１位
相判定信号（Ｄ４）を出力し、第２位相判定回路（２）
は、外部クロック（Ｄ１）と内部クロック（Ｄ３）との
位相関係を判定して第２位相判定信号（Ｄ５）を出力
し、任意位相発生回路（３）は、第１位相判定信号（Ｄ
４）に基づいて基準クロック（Ｄ２）の位相を調整して
調整済み基準クロック（Ｄ２’）をパルス幅可変回路
（４）に出力し、パルス幅可変回路（４）は第２位相判
定信号（Ｄ３）に基づいて調整済み基準クロック（Ｄ
２’）のパルス幅を調整して立ち上がりと立ち下がりが
ロックされた内部クロック（Ｄ３）を出力する。高価で
あり複雑であり電流消費量が多い任意位相発生回路は、
その使用数が２つから１つに削減され、回路規模が縮小
し、製造コストが大幅に低減され、且つ、１系統の内部
をクロック（Ｄ３）の両エッジをロックして生成するこ
とができる。

【００１１】任意位相発生回路（３）は、基準クロック
（Ｄ２）の立ち上がりをロックし、パルス発生回路
（４）は基準クロック（Ｄ２）の立ち下がりをロックす
る。又は、任意位相発生回路（３）は、基準クロック
（Ｄ２）の立ち下がりをロックし、パルス発生回路
（４）は基準クロック（Ｄ２）の立ち上がりをロックす
る。任意位相発生回路（３）は、このように単一であ
り、内部クロック（Ｄ３）は一系統であり、前部クロッ
ク（Ｄ３）の１パルスの立ち上がりと立ち下がりがロッ
クされている。

【００１２】本発明によるＤＬＬ回路は、基準クロック
（Ｄ２）の立ち上がり又は立ち下がりのいずれかをロッ
クする第１遅延ループ（１，３．４）と、基準クロック
（Ｄ２）の立ち下がり又は立ち下がりの他のいずれかを
ロックする第２遅延ループ（２，３，４）とを含み、第
１遅延ループ（１，３，４）は、順次に僅かずつに位相
を遅延させることにより入力されるクロック信号（Ｄ
２）の位相を遅延させて任意の位相の調整済みクロック
信号（Ｄ２’）を出力する任意位相発生回路（３）を備
え、第２遅延ループ（２，３，４）は、第１遅延ループ
（１，３，４）により立ち上がり又は立ち下がりのいず
れかがロックされた調整済みクロック信号（Ｄ２’）の
パルス幅を任意に調整して内部クロック（Ｄ３）を出力
する。

【００１３】本発明によるＤＬＬ制御方法は、基準クロ
ック（Ｄ２）に基づいてロック対象の外部クロック（Ｄ
１）の位相をロックして調整ずみクロック（Ｄ２’）を
出力すること、調整済みクロック（Ｄ２’）のパルス幅
を調整することとから構成されている。位相調整された
クロックのパルス幅を調整することにより、簡素な回路
で１系統の両エッジが固定された内部クロックを生成す
ることができる。

【００１４】

【発明の実施の形態】図に対応して、本発明によるＤＬ
Ｌ回路の実施の形態は、第１位相判定回路が第２位相判
定回路とともに設けられている。外部クロック信号Ｄ１
は、図１に示されるように、その第１位相判定回路１と
その第２位相判定回路２に入力される。第１位相判定回
路１は、１系統の任意位相発生回路３に接続している。
任意位相発生回路３は、パルス幅可変回路４に接続して
いる。第１位相判定回路１には、外部から来る外部クロ
ック信号Ｄ１とともに、パルス幅可変回路４が出力する
後述の内部クロック信号Ｄ３とが入力して、第１ループ
が形成される。第１位相判定回路１は、内部クロック信
号Ｄ３の立ち上がり時の外部クロック信号Ｄ１の信号レ
ベルに基づいて位相判定結果信号Ｄ４を生成し、位相判
定結果信号Ｄ４は任意位相発生回路３に入力する。

【００１５】ここで、第１位相判定回路１に入力される
内部クロック信号Ｄ３の立ち上がり時に第１位相判定回
路１に入力される外部クロック信号Ｄ１の電圧レベルが
ハイである場合、第１位相判定回路１は位相判定結果信
号Ｄ４の電圧レベルをハイにして任意位相発生回路３へ
出力する。この場合、第１位相判定回路１は、内部クロ
ック信号Ｄ３の位相が外部クロック信号Ｄ１の位相より
遅れていると判定している。

【００１６】第１位相判定回路１に入力される内部クロ
ック信号Ｄ３の立ち上がり時に第１位相判定回路１に入
力される外部クロック信号Ｄ１の電圧レベルがロウであ
る場合、第１位相判定回路１は位相判定結果信号Ｄ４を
その電圧レベルをロウにして任意位相発生回路３へ出力
する。この場合、第１位相判定回路１は、内部クロック
信号Ｄ３の位相は外部クロック信号Ｄ１の位相より進ん
でいると判定している。なお、本実施形態の第１位相判
定回路１の詳細な構成とその動作は後述される。

【００１７】第２位相判定回路２は、パルス幅可変回路
４に接続している。パルス幅可変回路４の出力側は、第
２位相判定回路２の入力側に接続している。第２の位相
判定回路２には、外部クロック信号Ｄ１と、パルス幅可
変回路４が出力する既述の内部クロック信号Ｄ３とが入
力する。また、第２位相判定回路２は、第２位相判定回
路２に入力される内部クロック信号Ｄ３の立ち下がり時
に、第２の位相判定回路２に入力される外部クロック信
号Ｄ１の信号レベルに基づいて位相判定結果信号Ｄ５を
生成する。位相判定結果信号Ｄ５は、パルス幅可変回路
４に入力する。

【００１８】ここで、第２の位相判定回路２に入力され
る内部クロック信号Ｄ３の立ち下がり時に、第２の位相
判定回路２に入力される外部クロック信号Ｄ１の電圧レ
ベルがハイである場合、位相判定結果信号Ｄ５はその電
圧レベルがハイになって出力される。この場合、第２位
相判定回路２は、内部クロック信号Ｄ３の位相がその外
部クロック信号Ｄ１の位相より遅れていると判定してい
る。

【００１９】また、内部クロック信号Ｄ３の立ち下がり
時において、外部クロック信号Ｄ１の電圧レベルがロウ
である場合、位相判定結果信号Ｄ５は電圧レベルをロウ
にして出力する。この場合、第２の位相判定回路２は、
内部クロック信号Ｄ３の位相が外部クロック信号Ｄ１の
位相より進んでいると判定している。なお、本実施形態
における第２位相判定回路２の詳細な構成とその動作は
後述される。

【００２０】任意位相発生回路３は、第１の位相判定回
路１およびパルス幅可変回路４と接続されている。任意
位相発生回路３には、外部から基準クロック信号Ｄ２
と、第１位相判定回路１から位相判定結果信号Ｄ４とが
入力される。また、任意位相発生回路３は、第１位相判
定回路１から入力される位相判定結果信号Ｄ４に基づい
て、外部から入力される基準クロック信号Ｄ２の遅延量
を調整し、その遅延量が調整された調整済み基準クロッ
ク信号Ｄ２’をパルス幅可変回路４に出力する。ここ
で、調整済み基準クロック信号Ｄ２’は、逆相の相補信
号Ｔ，Ｂから構成されている。

【００２１】ここで、任意位相発生回路３に入力される
位相判定結果信号Ｄ４の電圧レベルがロウの場合、任意
位相発生回路３は入力された基準クロック信号Ｄ２か
ら、前回出力した基準クロック信号Ｄ２’よりも、基準
クロック信号Ｄ２からの位相をその遅延量を増加させて
基準クロック信号Ｄ２’を生成して出力する。

【００２２】また、任意位相発生回路３に入力される位
相判定結果信号Ｄ４の電圧レベルがハイの場合、任意位
相発生回路３は入力された基準クロック信号Ｄ２から、
前回出力した調整済み基準クロック信号Ｄ２’よりも、
基準クロック信号Ｄ２からの位相をその遅延量を減少さ
せて基準クロック信号Ｄ２’を生成して出力する。な
お、本実施形態における任意位相発生回路３の詳細な構
成とその動作は後述される。

【００２３】パルス幅可変回路４は、位相判定結果信号
Ｄ５に基づいて、調整済み基準クロック信号Ｄ２’のパ
ルス幅を調整して得られた内部クロック信号Ｄ３を内部
と、第１位相判定回路１と、第２位相判定回路２に出力
する。ここで、パルス幅は、１クロック中での電圧レベ
ルがハイの状態である連続した期間によって表される。
具体的には、パルス幅は、１クロック中でクロック信号
の電圧値が予め定められた閾値電圧以上である連続した
期間である。

【００２４】パルス幅可変回路４に入力された位相判定
結果信号Ｄ５の電圧レベルがハイである場合、パルス幅
可変回路４は入力された調整済み基準クロック信号Ｄ
２’から、そのパルス幅を広げた内部クロック信号Ｄ３
を生成して出力する。また、パルス幅可変回路４に入力
された位相判定結果信号Ｄ５の電圧レベルがロウの場
合、パルス幅可変回路４は入力された調整済み基準クロ
ック信号Ｄ２’から、そのパルス幅を狭めた内部クロッ
ク信号Ｄ３を生成して出力する。なお、パルス幅可変回
路４の詳細な構成とその動作は後述する。

【００２５】次に、本発明における遅延同期回路の第１
の実施形態で用いられている各回路部分の詳細な構成お
よび動作を示す。まず、パルス幅可変回路４の詳細な構
成とその動作を説明する。図２は、パルス幅可変回路４
の回路構成を示している。図２を参照すると、パルス幅
可変回路４は、インバータ回路１１とＮチャネルトラン
ジスタ１２を含む。インバータ回路１１の入力端とＮチ
ャネルトランジスタ１２のゲートには、位相判定結果信
号Ｄ５が入力する。

【００２６】Ｎチャネルトランジスタ１２のドレイン
は、定電流化回路１４を介してグランド１５に接続して
いる。Ｎチャネルトランジスタ１２のソースは、容量１
６の一端、定電流化回路１８の一端、Ｎチャネルトラン
ジスタ２０のゲートに接続している。容量１６の他端は
グランド１７に接続している。定電流化回路１８の他端
は電源１９に接続している。電源１９は電位、ＶＤＤ
（ＶＤＤ＞０）である。

【００２７】ここで、定電流化回路１４の両端に電位差
がある場合には、その定電流化回路１４を通過する電流
はある一定値（ＩＣ１とする）を示す。また、定電流化
回路１８の両端に電位差がある場合には、その定電流化
回路１８を通過する電流はある一定値（ＩＣ２とする）
を示す。ここで、ＩＣ１＞ＩＣ２である。

【００２８】Ｎチャネルトランジスタ２０のドレインは
グランド２１に接続している。Ｎチャネルトランジスタ
２０のソースは、定電流化回路２８の一端に接続してい
る。この定電流化回路２８の他端は、グランド２９に接
続している。また、定電流化回路２８の両端に電位差が
ある場合には、定電流化回路２８を通過する電流はある
一定値（ＩＣ３とする）を示す。Ｎチャネルトランジス
タ２０のソースは、Ｎチャネルトランジスタ３２のドレ
イン、Ｐチャネルトランジスタ３５のゲート、バッファ
３８の第１入力端３８ａとに接続している。

【００２９】Ｎチャネルトランジスタ３２のゲートには
相補信号の一方Ｔが入力される。Ｎチャネルトランジス
タ３２のソースは、Ｐチャネルトランジスタ３４のドレ
インに接続している。Ｐチャネルトランジスタ３４のソ
ースは、電源３６に接続している。電源３６は、電位Ｖ
ＤＤである。Ｐチャネルトランジスタ３４のゲートに対
する接続関係は後述する。また、Ｐチャネルトランジス
タ３５のソース、ドレインに対する接続関係も後述す
る。また、インバータ回路１１の出力端は、Ｎチャネル
トランジスタ１３のゲートに接続している。

【００３０】Ｎチャネルトランジスタ１３のドレイン
は、定電流化回路１４を介してグランド１５に接続され
ている。Ｎチャネルトランジスタ１３のソースは、容量
２２の一端、定電流化回路２４の一端、Ｎチャネルトラ
ンジスタ２６のゲートとに接続している。容量２２の他
端はグランド２３に接続している。定電流化回路２４の
他端は、電源２５に接続している。電源２５は、電位Ｖ
ＤＤである。ここで、定電流化回路２４の両端に電位差
がある場合には、その定電流化回路２４を通過する電流
は、定電流化回路１８での電流と同じ値（ＩＣ２）を示
す。

【００３１】Ｎチャネルトランジスタ２６のドレイン
は、グランド２７に接続している。Ｎチャネルトランジ
スタ２６のソースは、定電流化回路３０の一端に接続し
ている。定電流化回路３０の他端は、グランド３１に接
続している。また、定電流化回路３０の両端に電位差が
ある場合には、その定電流化回路３０を通過する電流
は、定電流化回路２８での電流と同じ値（ＩＣ３）を示
す。Ｎチャネルトランジスタ３２のソースは、Ｎチャネ
ルトランジスタ３３のドレイン、Ｐチャネルトランジス
タ３４のゲート、バッファ３８の第２入力端３８ｂとに
接続している。

【００３２】Ｎチャネルトランジスタ３３のゲートに
は、相補信号の他方Ｂが入力される。Ｎチャネルトラン
ジスタ３３のソースは、Ｐチャネルトランジスタ３５の
ドレインに接続している。Ｐチャネルトランジスタ３５
のソースは、電源３７に接続している。電源３７は、電
位ＶＤＤである。

【００３３】バッファ３８は、第１入力端３８ａと第２
入力端３８ｂとから入力される信号の強度を比較し、そ
の比較結果に基づいて内部クロック信号Ｄ３を生成す
る。内部クロック信号Ｄ３は、バッファ３８の出力端か
ら出力する。

【００３４】次に、位相判定結果信号Ｄ４に応答するパ
ルス幅可変回路４の動作を示す。まず、位相判定結果信
号Ｄ４がハイの場合のパルス幅可変回路４の動作を以下
に示す。Ｎチャネルトランジスタ１２はオフ状態とな
る。このとき、電源１９から定電流化回路１８と容量１
６とを介してグランド１７に電流が流れる。この場合、
容量１６はチャージされる。ここで、Ｎチャネルトラン
ジスタ２０のゲートの電位は、容量１６の電位に等し
い。このため、容量１６がチャージされると、Ｎチャネ
ルトランジスタ２０のソースとドレイン間の抵抗（以後
Ｒ１とする）は高くなる。

【００３５】また、Ｎチャネルトランジスタ１３はオン
状態となる。このとき、電源２５から定電流化回路２
４、定電流化回路１４を介してグランド１５に電流が流
れる。また、容量２２からグランド１５に電流が流れ
る。この場合、容量２２はディスチャージされる。ここ
で、Ｎチャネルトランジスタ２６のゲートの電位は、容
量２２の電位に等しい。このため、容量２２がディスチ
ャージされると、Ｎチャネルトランジスタ２６のソース
とドレイン間の抵抗（以後Ｒ２とする）は低くなる。ま
た、各Ｐチャネルトランジスタ３４，３５のソース・ド
レイン間は導通状態にある。

【００３６】次に、位相判定結果信号Ｄ４がロウの場合
のパルス幅可変回路４での動作を以下に示す。まず、Ｎ
チャネルトランジスタ１２はオン状態となる。このと
き、電源１９から定電流化回路１８、定電流化回路１４
を介してグランド１５に電流が流れる。また、容量１６
からグランド１５に電流が流れる。この場合、容量１６
はディスチャージされる。ここで、Ｎチャネルトランジ
スタ２０のゲートの電位は、容量１６の電位に等しい。
このため、容量１６がディスチャージされると、Ｎチャ
ネルトランジスタ２０のソースとドレイン間の抵抗Ｒ１
は低くなる。

【００３７】また、Ｎチャネルトランジスタ１３はオン
状態となる。このとき、電源２５から定電流化回路２
４、容量２２を介してグランド２３へ電流が流れる。こ
の場合、容量２２はチャージされる。ここで、Ｎチャネ
ルトランジスタ２６のゲートの電位は、容量２２の電位
に等しい。このため、容量２２がチャージされると、Ｎ
チャネルトランジスタ２０のソースとドレイン間の抵抗
Ｒ２は高くなる。各Ｐチャネルトランジスタ３４，３５
のソース・ドレイン間は導通状態にある。

【００３８】次に、パルス幅可変回路４での内部クロッ
ク信号Ｄ３の出力動作を以下に示す。まず、相補信号Ｔ
の電圧レベルがロウの場合の動作を以下に示す。Ｎチャ
ネルトランジスタ３２のゲートの電圧レベルはゼロであ
る。このため、Ｎチャネルトランジスタ３２のソース−
ドレイン間は導通される。また、この場合、相補信号Ｂ
の電圧レベルはハイとなり、Ｎチャネルトランジスタ３
３のゲートの電圧レベルはハイとなる。このため、Ｎチ
ャネルトランジスタ３３のソース−ドレイン間は導通さ
れない。これにより、電源３６から、Ｐチャネルトラン
ジスタ３４、Ｎチャネルトランジスタ３２、Ｎチャネル
トランジスタ２０とを介してグランド２１へ電流（この
電流値をＩ１とする）が流れる。また、電源３６から、
Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ
３２、定電流回路２８とを介してグランド２９へ定電流
ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ１
＋ＩＣ３）は、第１の入力端３８ａからバッファ３８に
入力する。

【００３９】バッファ３８には、第１の入力端３８ａか
ら電流信号（Ｉ１＋ＩＣ３）が入力されているが、第２
の入力端３８ｂからは電流信号が入力されていない。こ
の場合、バッファ３８は、内部クロック信号Ｄ３の電圧
レベルをロウにして出力する。

【００４０】次に、相補信号Ｔの電圧レベルがロウから
ハイに変化する場合の動作を以下に示す。Ｎチャネルト
ランジスタ３２のゲートの電圧レベルはゼロからハイに
変化する。このとき、Ｎチャネルトランジスタ３２のソ
ース−ドレイン間は抵抗として機能する。これにより、
電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネ
ルトランジスタ３２、Ｎチャネルトランジスタ２０とを
介してグランド２１に電流Ｉ１が流れる。この場合、電
流Ｉ１の電流値はＮチャネルトランジスタ３２のゲート
の電圧レベルの変化に対応して減少する。また、電源３
６から、Ｐチャネルトランジスタ３４、Ｎチャネルトラ
ンジスタ３２、定電流回路２８とを介してグランド２９
に定電流ＩＣ３が流れる。ここで発生させられる電流信
号（Ｉ１＋ＩＣ３）は、第１の入力端３８ａからバッフ
ァ３８に入力する。

【００４１】また、この場合、相補信号Ｂの電圧レベル
はハイからロウに変化する。このとき、Ｎチャネルトラ
ンジスタ３３のゲートの電圧レベルはハイからゼロに変
化する。このとき、Ｎチャネルトランジスタ３３のソー
ス−ドレイン間は抵抗として機能する。これにより、電
源３７から、Ｐチャネルトランジスタ３５、Ｎチャネル
トランジスタ３３、Ｎチャネルトランジスタ２６とを介
してグランド２７に電流Ｉ２が流れる。この場合、電流
Ｉ２の電流値は、Ｎチャネルトランジスタ３３のゲート
の電圧レベルの変化に対応して増加する。また、電源３
７から、Ｐチャネルトランジスタ３５、Ｎチャネルトラ
ンジスタ３３、定電流回路３０とを介してグランド３１
へ定電流ＩＣ３が流れる。ここで発生させられる電流信
号（Ｉ２＋ＩＣ３）は、第２の入力端３８ｂからバッフ
ァ３８に入力する。

【００４２】バッファ３８は、第１入力端３８ａから入
力された電流信号（Ｉ１＋ＩＣ３）の強度と第２入力端
３８ｂから入力された電流信号（Ｉ２＋ＩＣ３）とを比
較し、その比較結果に基づいて内部クロック信号Ｄ３を
出力する。

【００４３】具体的には、電流信号（Ｉ１＋ＩＣ３）の
強度が電流信号（Ｉ２＋ＩＣ３）の強度より大きい場
合、バッファ３８は内部クロック信号Ｄ３の電圧レベル
をロウにして出力する。また、電流信号（Ｉ１＋ＩＣ
３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より小さ
い場合、バッファ３８は内部クロック信号Ｄ３の電圧レ
ベルをハイにして出力する。

【００４４】ここで、Ｎチャネルトランジスタ２０のソ
ース−ドレイン間の抵抗Ｒ１の抵抗値がＮチャネルトラ
ンジスタ２６のソース−ドレイン間の抵抗Ｒ２の抵抗値
より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の
強度より小さくなる。この場合、バッファ３８が内部ク
ロック信号Ｄ３の電圧レベルをロウからハイに変更して
出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の
抵抗値とが等しい場合よりも速くなる。

【００４５】また、抵抗Ｒ１の抵抗値が抵抗Ｒ２の抵抗
値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２
の強度より大きくなる。この場合、バッファ３８が内部
クロック信号Ｄ３の電圧レベルをロウからハイに変更し
て出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２
の抵抗値とが等しい場合よりも遅くなる。

【００４６】次に、相補信号Ｔの電圧レベルがハイの場
合の動作を以下に示す。Ｎチャネルトランジスタ３２の
ゲートの電圧レベルはハイである。このため、Ｎチャネ
ルトランジスタ３２は導通されない。また、この場合、
相補信号Ｂの電圧レベルはロウとなり、Ｎチャネルトラ
ンジスタ３３のゲートの電圧レベルはゼロとなる。この
ため、Ｎチャネルトランジスタ３３のソース−ドレイン
間は導通される。これにより、電源３７から、Ｐチャネ
ルトランジスタ３５、Ｎチャネルトランジスタ３３、お
よびＮチャネルトランジスタ２６を介してグランド２７
へ電流（この電流値をＩ２とする）が流れる。また、電
源３７から、Ｐチャネルトランジスタ３５、Ｎチャネル
トランジスタ３３、および定電流回路３０を介してグラ
ンド３１へ定電流ＩＣ３が流れる。ここで発生させられ
る電流信号（Ｉ２＋ＩＣ３）は第２の入力端３８ｂから
バッファ３８へ入力される。

【００４７】バッファ３８には、第１の入力端３８ａか
らは電流信号が入力されていないが、第２の入力端３８
ｂから電流信号（Ｉ２＋ＩＣ３）が入力されている。こ
の場合、バッファ３８は、内部クロック信号Ｄ３の電圧
レベルをハイにして出力する。

【００４８】次に、相補信号Ｔの電圧レベルがハイから
ロウに変化する場合の動作を以下に示す。Ｎチャネルト
ランジスタ３２のゲートの電圧レベルは、ハイからゼロ
に変化する。このとき、Ｎチャネルトランジスタ３２の
ソース−ドレイン間は抵抗として機能する。これによ
り、電源３６から、Ｐチャネルトランジスタ３４、Ｎチ
ャネルトランジスタ３２、Ｎチャネルトランジスタ２０
とを介してグランド２１に電流Ｉ１が流れる。この場
合、電流Ｉ１の電流値は、Ｎチャネルトランジスタ３２
のゲートの電圧レベルの変化に対応して増加する。ま
た、電源３６から、Ｐチャネルトランジスタ３４、Ｎチ
ャネルトランジスタ３２、および定電流回路２８とを介
してグランド２９へ定電流ＩＣ３が流れる。ここで発生
させられる電流信号（Ｉ１＋ＩＣ３）は第１の入力端３
８ａからバッファ３８へ入力される。

【００４９】また、この場合、相補信号Ｂの電圧レベル
はロウからハイに変化する。このとき、Ｎチャネルトラ
ンジスタ３３のゲートの電圧レベルはゼロからハイに変
化する。このとき、Ｎチャネルトランジスタ３３のソー
ス−ドレイン間は抵抗として機能する。これにより、電
源３７から、Ｐチャネルトランジスタ３５、Ｎチャネル
トランジスタ３３、Ｎチャネルトランジスタ２６とを介
してグランド２７に電流Ｉ２が流れる。この場合、電流
Ｉ２の電流値は、Ｎチャネルトランジスタ３３のゲート
の電圧レベルの変化に対応して減少する。また、電源３
７から、Ｐチャネルトランジスタ３５、Ｎチャネルトラ
ンジスタ３３、定電流回路３０とを介してグランド３１
に定電流ＩＣ３が流れる。ここで発生させられる電流信
号（Ｉ２＋ＩＣ３）は、第２の入力端３８ｂからバッフ
ァ３８に入力する。

【００５０】バッファ３８は、第１入力端３８ａから入
力された電流信号（Ｉ１＋ＩＣ３）の強度と第２入力端
３８ｂから入力された電流信号（Ｉ２＋ＩＣ３）とを比
較し、その比較結果に基づいて内部クロック信号Ｄ３を
出力する。

【００５１】具体的には、電流信号（Ｉ１＋ＩＣ３）の
強度が電流信号（Ｉ２＋ＩＣ３）の強度より大きい場
合、バッファ３８は内部クロック信号Ｄ３の電圧レベル
をロウにして出力する。また、電流信号（Ｉ１＋ＩＣ
３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より小さ
い場合、バッファ３８は内部クロック信号Ｄ３の電圧レ
ベルをハイにして出力する。

【００５２】ここで、Ｎチャネルトランジスタ２０のソ
ース−ドレイン間の抵抗Ｒ１の抵抗値がＮチャネルトラ
ンジスタ２６のソース−ドレイン間の抵抗Ｒ２の抵抗値
より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の
強度より小さくなる。この場合、バッファ３８が内部ク
ロック信号Ｄ３の電圧レベルをハイからロウに変更して
出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の
抵抗値とが等しい場合よりも遅くなる。

【００５３】また、抵抗Ｒ１の抵抗値が抵抗Ｒ２の抵抗
値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２
の強度より大きくなる。この場合、バッファ３８が内部
クロック信号Ｄ３の電圧レベルをハイからロウに変更し
て出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２
の抵抗値とが等しい場合よりも速くなる。

【００５４】このように、パルス幅可変回路４は、抵抗
Ｒ１の抵抗値と抵抗Ｒ２の抵抗値に基づいて、内部クロ
ック信号Ｄ３のパルス幅を変動させる機能を有する。抵
抗Ｒ１は、容量１６での電位に対応している。抵抗Ｒ２
は、容量２２での電位に対応している。容量１６での電
位と容量２２での電位とは、位相判定結果信号Ｄ４によ
って定められる。このため、パルス幅可変回路４は、位
相判定結果信号Ｄ５に基づいて内部クロック信号Ｄ３の
パルス幅を変動させている。

【００５５】ここで、外部クロック信号Ｄ１と内部クロ
ック信号Ｄ３とが実質的に同期している場合、入力され
る位相判定結果信号Ｄ５の電圧レベルはハイとロウを繰
り返す。この場合、容量１６と容量２２にチャージされ
る電荷量はほとんど変化しない。

【００５６】内部クロック信号Ｄ３の立ち下がりのタイ
ミングで、外部クロック信号Ｄ１の位相が内部クロック
信号Ｄ３の位相より進んでいる場合、入力される位相判
定結果信号Ｄ４の電圧レベルはハイとなる。この場合、
容量１６にチャージされる電荷量は増加し、容量２２に
チャージされる電荷量は減少する。このため、抵抗Ｒ１
の抵抗値は減少し、抵抗Ｒ２の抵抗値は増加する。よっ
て、電流値Ｉ１は増加し、電流値Ｉ２は減少する。この
場合、相補信号Ｔの電圧レベルがロウからハイに変化す
る場合に対応する、内部クロック信号Ｄ３がロウからハ
イに変化するタイミングは遅くなる。また、相補信号Ｔ
の電圧レベルがハイからロウに変化する場合に対応す
る、内部クロック信号Ｄ３がハイからロウに変化するタ
イミングは速くなる。よって、内部クロック信号Ｄ３の
パルス幅は狭められる。

【００５７】内部クロック信号Ｄ３の立ち下がりのタイ
ミングで、外部クロック信号Ｄ１の位相が内部クロック
信号Ｄ３の位相より遅れている場合、入力される位相判
定結果信号Ｄ４の電圧レベルはロウとなる。この場合、
容量１６にチャージされる電荷量は減少し、容量２２に
チャージされる電荷量は増加する。このため、抵抗Ｒ１
の抵抗値は増加し、抵抗Ｒ２の抵抗値は減少する。よっ
て、電流値Ｉ１は減少し、電流値Ｉ２は増加する。この
場合、相補信号Ｔの電圧レベルがロウからハイに変化す
る場合に対する、内部クロック信号Ｄ３がロウからハイ
に変化するタイミングは速くなる。また、相補信号Ｔの
電圧レベルがハイからロウに変化する場合に対する、内
部クロック信号Ｄ３がハイからロウに変化するタイミン
グは遅くなる。よって、内部クロック信号Ｄ３のパルス
幅は広げられる。

【００５８】次に、第１の位相判定回路１の詳細な構成
および動作を説明する。図３は、第１位相判定回路１の
回路構成の詳細を示す。図３を参照すると、第１位相判
定回路１は、インバータ回路４０を有する。インバータ
回路４０の入力端には、内部クロック信号Ｄ３が入力さ
れる。インバータ回路４０の出力端は、２つのＰチャネ
ルトランジスタ４１，４３のゲートに直列に接続し、イ
ンバータ回路４０の出力端は、Ｎチャネルトランジスタ
４５のゲートに接続している。

【００５９】Ｐチャネルトランジスタ４１のソースは、
電源４２に接続している。電源４２の電圧は、ＶＤＤで
ある。Ｐチャネルトランジスタ４１のドレインは、Ｐチ
ャネルトランジスタ４７のドレイン、Ｐチャネルトラン
ジスタ４９のゲート、コンパレータ５５の第１入力端５
５ａ、Ｎチャネルトランジスタ５１のソース、Ｎチャネ
ルトランジスタ５２のゲートとに接続している。

【００６０】Ｐチャネルトランジスタ４７のソースは、
電源４８に接続している。電源４８の電圧は、ＶＤＤで
ある。Ｐチャネルトランジスタ４７のゲートは、Ｐチャ
ネルトランジスタ４３のドレインに接続している。Ｐチ
ャネルトランジスタ４９のソースは、電源５０に接続し
ている。電源５０の電圧は、ＶＤＤである。Ｐチャネル
トランジスタ４７のドレインは、Ｐチャネルトランジス
タ４３のドレインに接続している。

【００６１】また、Ｐチャネルトランジスタ４３のドレ
インは、コンパレータ５５の第２入力端５５ｂ、Ｎチャ
ネルトランジスタ５１のゲート、Ｎチャネルトランジス
タ５２のソースとに接続している。Ｐチャネルトランジ
スタ４３のソースは、電源４４と接続されている。電源
４４の電圧は、ＶＤＤである。

【００６２】Ｎチャネルトランジスタ５１のドレインは
Ｎチャネルトランジスタ５３のソースと接続されてい
る。Ｎチャネルトランジスタ５３のゲートには外部クロ
ック信号Ｄ１が供給される。Ｎチャネルトランジスタ５
３のドレインはＮチャネルトランジスタ４５のソースと
接続されている。

【００６３】Ｎチャネルトランジスタ５２のドレイン
は、Ｎチャネルトランジスタ５４のソースに接続してい
る。Ｎチャネルトランジスタ５４のゲートには、参照電
位ＶＲＥＦが供給される。Ｎチャネルトランジスタ５４
のドレインは、Ｎチャネルトランジスタ４５のソースに
接続している。ここで、参照電位ＶＲＥＦの電位は、外
部クロック信号Ｄ１がハイの時の電位より低く、外部ク
ロック信号Ｄ１がロウの時の電位より高い。また、参照
電位ＶＲＥＦとして、外部クロック信号Ｄ１に対する相
補信号が用いられることが可能である。

【００６４】コンパレータ５５は、第１入力端５５ａか
ら入力される信号の強度が第２入力端５５ｂから入力さ
れる信号の強度よりも大きい場合に、位相判定結果信号
Ｄ４をハイにして出力する。また、コンパレータ５５
は、第１入力端５５ａから入力される信号の強度が第２
入力端５５ｂから入力される信号の強度よりも小さい場
合に、位相判定結果信号Ｄ４をロウにして出力する。

【００６５】Ｎチャネルトランジスタ４５のドレイン
は、グランド４６と接続されている。次に、第１の位相
判定回路１の動作を以下に示す。初めに、内部クロック
信号Ｄ３がロウの場合の動作を以下に示す。Ｐチャネル
トランジスタ４１のゲートの電位はＶＤＤになる。Ｐチ
ャネルトランジスタ４１のソースードレイン間は、導通
される。このため、Ｐチャネルトランジスタ４９のゲー
トの電位はＶＤＤになり、Ｐチャネルトランジスタ４９
のソースードレイン間は導通される。また、Ｎチャネル
トランジスタ５２のゲートの電位はＶＤＤになり、Ｎチ
ャネルトランジスタ５２のソースードレイン間は導通さ
れない。

【００６６】また、Ｐチャネルトランジスタ４３のゲー
トの電位もＶＤＤになり、Ｐチャネルトランジスタ４３
のソースードレイン間も導通される。このため、Ｐチャ
ネルトランジスタ４７のゲートの電位はＶＤＤになり、
Ｐチャネルトランジスタ４７のソースードレイン間は導
通される。また、Ｎチャネルトランジスタ５１のゲート
の電位はＶＤＤになり、Ｎチャネルトランジスタ５１の
ソースードレイン間は導通されない。

【００６７】更に、Ｎチャネルトランジスタ４５のゲー
トの電位はＶＤＤになり、Ｎチャネルトランジスタ４５
のソースードレイン間は導通されない。この場合、コン
パレータ５５の第１入力端５５ａと第２入力端５５ｂと
の電位はＶＤＤになる。このとき、コンパレータ５５は
位相判定結果信号Ｄ４を出力しない。

【００６８】次に、内部クロック信号Ｄ３がロウからハ
イへ切り替わる場合の動作を以下に示す。Ｐチャネルト
ランジスタ４１のゲートの電位はゼロになり、Ｐチャネ
ルトランジスタ４１のソースードレイン間は導通されな
い。このため、Ｐチャネルトランジスタ４９のゲートの
電位はＶＤＤからゼロに移行する。この場合、Ｐチャネ
ルトランジスタ４９のソースードレイン間は、抵抗とし
ての機能を有する。また、Ｎチャネルトランジスタ５２
のゲートの電位はＶＤＤからゼロに移行する。この場
合、Ｎチャネルトランジスタ５２のソースードレイン間
は、抵抗として機能する。

【００６９】また、Ｐチャネルトランジスタ４３のゲー
トの電位もゼロとなり、Ｐチャネルトランジスタ４３の
ソースードレイン間も導通されない。このため、Ｐチャ
ネルトランジスタ４７のゲートの電位はＶＤＤからゼロ
に移行する。この場合、Ｐチャネルトランジスタ４７の
ソース−ドレイン間は抵抗として機能する。また、Ｎチ
ャネルトランジスタ５１のゲートの電位はＶＤＤからゼ
ロに移行する。この場合、Ｎチャネルトランジスタ５１
のソースードレイン間も抵抗として機能する。更に、Ｎ
チャネルトランジスタ４５のゲートの電位はゼロにり、
Ｎチャネルトランジスタ４５のソースードレイン間は導
通される。

【００７０】ここで、外部クロック信号Ｄ１の電圧レベ
ルが参照電位ＶＲＥＦよりも高い場合の動作を以下に示
す。Ｎチャネルトランジスタ５３のソースードレイン間
の抵抗値はＮチャネルトランジスタ５４のソースードレ
イン間の抵抗値よりも大きくなる。この場合、電源４８
からＰチャネルトランジスタ４７、Ｎチャネルトランジ
スタ５１，５３，４５を介してグランド４６へ流れる電
流（Ｉ３とする）の電流値は、電源４５からＰチャネル
トランジスタ４８、Ｎチャネルトランジスタ５２，５
４，４５とを介してグランド４６に流れる電流（Ｉ４と
する）の電流値よりも小さくなる。

【００７１】このとき、コンパレータ５５の第１入力端
５５ａには電流Ｉ３が入力され、第２入力端５５ｂには
電流Ｉ４が入力される。コンパレータ５５は、電流Ｉ３
の電流値が電流Ｉ４の電流値よりも小さい場合、位相判
定結果信号Ｄ４をハイにして出力する。このとき、外部
クロック信号Ｄ１の位相は、内部クロック信号Ｄ３の位
相よりも進んでいる。

【００７２】次に、外部クロック信号Ｄ１の電圧レベル
が参照電位ＶＲＥＦよりも低い場合の動作を以下に示
す。Ｎチャネルトランジスタ５３のソースードレイン間
の抵抗値はＮチャネルトランジスタ５４のソースードレ
イン間の抵抗値よりも小さくなる。この場合、電源４８
からＰチャネルトランジスタ４７、Ｎチャネルトランジ
スタ５１，５３，４５とを介してグランド４６に流れる
電流Ｉ１の電流値は、電源４５からＰチャネルトランジ
スタ４８、Ｎチャネルトランジスタ５２，５４，４５と
を介してグランド４６へ流れる電流Ｉ２の電流値よりも
大きくなる。

【００７３】このとき、コンパレータ５５の第１入力端
５５ａには電流Ｉ１が入力され、第２入力端５５ｂには
電流Ｉ２が入力される。コンパレータ５５は、電流Ｉ１
の電流値が電流Ｉ２の電流値よりも大きい場合、位相判
定結果信号Ｄ４をロウにして出力する。このとき、外部
クロック信号Ｄ１の位相は、内部クロック信号Ｄ３の位
相よりも遅れている。

【００７４】次に、内部クロック信号Ｄ３がハイの場合
の動作を以下に示す。Ｐチャネルトランジスタ４１のゲ
ートの電位はゼロとなり、Ｐチャネルトランジスタ４１
のソースードレイン間は導通されない。このため、Ｐチ
ャネルトランジスタ４９のゲートの電位はゼロになり、
Ｐチャネルトランジスタ４９のソースードレイン間は導
通されない。また、Ｎチャネルトランジスタ５２のゲー
トの電位はゼロになり、Ｎチャネルトランジスタ５２の
ソースードレイン間は導通される。

【００７５】また、Ｐチャネルトランジスタ４３のゲー
トの電位もゼロになり、Ｐチャネルトランジスタ４３の
ソースードレイン間も導通されない。このため、Ｐチャ
ネルトランジスタ４７のゲートの電位はゼロになり、Ｐ
チャネルトランジスタ４７のソースードレイン間は導通
されない。また、Ｎチャネルトランジスタ５１のゲート
の電位はゼロになり、Ｎチャネルトランジスタ５１のソ
ースードレイン間は導通される。

【００７６】更に、Ｎチャネルトランジスタ４５のゲー
トの電位はゼロになり、Ｎチャネルトランジスタ４５の
ソースードレイン間は導通される。この場合、コンパレ
ータ５５の第１入力端５５ａと第２入力端５５ｂとの電
位はゼロになる。このとき、コンパレータ５５は、位相
判定結果信号Ｄ４を出力しない。

【００７７】次に、内部クロック信号Ｄ３がハイからロ
ウへ切り替わる場合の動作を以下に示す。Ｐチャネルト
ランジスタ４１のゲートの電位はＶＤＤになり、Ｐチャ
ネルトランジスタ４１のソースードレイン間は導通され
る。このため、Ｐチャネルトランジスタ４９のゲートの
電位はゼロからＶＤＤへと移行する。この場合、Ｐチャ
ネルトランジスタ４９のソースードレイン間は抵抗とし
て機能する。また、Ｎチャネルトランジスタ５２のゲー
トの電位は、ゼロからＶＤＤに移行する。この場合、Ｎ
チャネルトランジスタ５２のソースードレイン間も抵抗
として機能する。

【００７８】また、Ｐチャネルトランジスタ４３のゲー
トの電位もＶＤＤになり、Ｐチャネルトランジスタ４３
のソースードレイン間も導通される。このため、Ｐチャ
ネルトランジスタ４７のゲートの電位はゼロからＶＤＤ
に移行する。この場合、Ｐチャネルトランジスタ４７の
ソースードレイン間は抵抗として機能する。また、Ｎチ
ャネルトランジスタ５１のゲートの電位は、ゼロからＶ
ＤＤに移行する。この場合、Ｎチャネルトランジスタ５
１のソースードレイン間も、抵抗として機能する。

【００７９】更に、Ｎチャネルトランジスタ４５のゲー
トの電位もＶＤＤになり、Ｎチャネルトランジスタ４５
のソースードレイン間は導通されない。このため、内部
クロック信号Ｄ３の電圧レベルがハイからロウへ切り替
わる場合には、内部クロック信号Ｄ３の電圧レベルがロ
ウからハイに切り替わる場合に発生する電流Ｉ１と電流
Ｉ２とは発生しない。この場合、コンパレータ５５の第
１入力端５５ａと第２入力端５５ｂとの電位はゼロから
ＶＤＤに移行する。このとき、コンパレータ５５は、位
相判定結果信号Ｄ４を出力しない。

【００８０】このように、内部クロック信号Ｄ３の立ち
上がり時に外部クロック信号Ｄ１の電圧レベルがハイの
場合、第１位相判定回路１は位相判定結果信号Ｄ４の電
圧レベルをハイにして出力する。また、内部クロック信
号Ｄ３の立ち上がり時に外部クロック信号Ｄ１の電圧レ
ベルがロウの場合、第１位相判定回路１は位相判定結果
信号Ｄ４の電圧レベルをロウにして出力する。

【００８１】次に、第２の位相判定回路２の詳細な構成
および動作を説明する。図４は、第２位相判定回路２の
回路構成を示す。図４を参照すると、第２位相判定回路
２は、第１位相判定回路１に含まれるインバータ回路４
０を有しないこと以外は、第１位相判定回路１に全く同
じである。次に、第２位相判定回路２の動作を以下に示
す。初めに、内部クロック信号Ｄ３がロウの場合の動作
は、第１位相判定回路１での内部クロック信号Ｄ３がハ
イの場合の動作に同じである。

【００８２】次に、内部クロック信号Ｄ３がロウからハ
イへ切り替わる場合の動作は、第１位相判定回路１での
内部クロック信号Ｄ３がハイからロウへ切り替わる場合
の動作に同じである。次に、内部クロック信号Ｄ３がハ
イの場合の動作は、第１位相判定回路１での内部クロッ
ク信号Ｄ３がロウの場合の動作に同じである。次に、内
部クロック信号Ｄ３がハイからロウへ切り替わる場合の
動作は、第１位相判定回路１での内部クロック信号Ｄ３
がハイからロウへ切り替わる場合の動作とほぼ同じであ
る。ここで、第２位相判定回路２が出力する位相判定結
果信号Ｄ５は、第１位相判定回路１が出力する位相判定
結果信号Ｄ４に同じである。

【００８３】このことから、内部クロック信号Ｄ３の立
ち下がり時に外部クロック信号Ｄ１の電圧レベルがハイ
の場合、第２位相判定回路２は位相判定結果信号Ｄ５の
電圧レベルをハイにして出力する。また、内部クロック
信号Ｄ３の立ち下がり時に外部クロック信号Ｄ１の電圧
レベルがロウの場合、第２位相判定回路２は位相判定結
果信号Ｄ５の電圧レベルをロウにして出力する。

【００８４】次に、任意位相発生回路３の詳細な構成お
よび動作を説明する。図５は、任意位相発生回路３の構
成を示す。図５を参照すると、任意位相発生回路３は、
位相制御回路６１、８相クロック信号発生回路６２、ク
ロック信号選択回路６３、クロック信号合成回路６４と
から構成されている。位相制御回路６１は、クロック信
号選択回路６３とクロック信号合成回路６４とに直列に
接続している。また、位相制御回路６１には、外部から
位相判定結果信号Ｄ４が入力される。

【００８５】位相制御回路６１は、位相判定結果信号Ｄ
４を受けて、クロック信号選択信号Ｄ６をクロック信号
選択回路６３に出力する。このクロック信号選択信号Ｄ
６には、クロック信号選択回路６３に入力される後述す
る８相の信号Ｄ８から後述される選択すべき２相の信号
Ｄ９を示すデータが含まれている。この選択すべき２相
の信号Ｄ９の位相は１／８ずれている。実施の形態で
は、クロック信号選択信号Ｄ６は２相の信号Ｄ９のうち
位相が遅延していない方の信号を規定するための３ｂｉ
ｔの信号から形成されている。

【００８６】また、位相制御回路６１は、位相判定結果
信号Ｄ４を受けて、合成比信号Ｄ７をクロック信号合成
回路６４に出力する。この合成比信号Ｄ７は、２相の信
号Ｄ９の合成比を定めるためのデータを含む。実施の形
態では、合成比信号Ｄ７はクロック合成回路６４から出
力される調整ずみ基準クロック信号Ｄ２’を後述される
２相の信号Ｄ９を用いて合成するときに、その２相の信
号Ｄ９の合成比を定めるための６ｂｉｔの信号から形成
されている。

【００８７】８相クロック信号発生回路６２は、クロッ
ク信号選択回路６３に接続している。また、８相クロッ
ク信号発生回路６２には、外部から既述の基準クロック
信号Ｄ２が入力される。８相クロック信号発生回路６２
は、入力された基準クロック信号Ｄ２の位相を１／８ず
つ遅延させて得られる８相のクロック信号Ｄ８をクロッ
ク信号選択回路６３に出力する。

【００８８】図６は、クロック信号選択回路６３に出力
される８相のクロック信号Ｄ８を示す。図６に示される
ように、８相のクロック信号Ｄ８は、クロック信号Ｋ
１，Ｋ２，Ｋ３，Ｋ４，Ｋ５，Ｋ６，Ｋ７，Ｋ８から構
成される。ここで、入力された基準クロック信号Ｄ２の
周期をＴ１とする。クロック信号Ｋ１の位相は、入力さ
れた基準クロック信号Ｄ２の位相と同じである。クロッ
ク信号Ｋ２の位相は、入力された基準クロック信号Ｄ２
の位相に対して１／８周期Ｔ１（Ｔ１／８）遅延してい
る。クロック信号Ｋ３の位相は、入力された基準クロッ
ク信号Ｄ２の位相に対して２／８周期Ｔ１遅延してい
る。クロック信号Ｋ４の位相は、入力された基準クロッ
ク信号Ｄ２の位相に対して３／８周期Ｔ１遅延してい
る。クロック信号Ｋ５の位相は、入力された基準クロッ
ク信号Ｄ２の位相に対して４／８周期Ｔ１遅延してい
る。クロック信号Ｋ６の位相は、入力された基準クロッ
ク信号Ｄ２の位相に対して５／８周期Ｔ１遅延してい
る。クロック信号Ｋ７の位相は、入力された基準クロッ
ク信号Ｄ２の位相に対して６／８周期Ｔ１遅延してい
る。クロック信号Ｋ８の位相は、入力された基準クロッ
ク信号Ｄ２の位相に対して７／８周期Ｔ１遅延してい
る。

【００８９】クロック信号選択回路６３は、位相制御回
路６１、８相クロック信号発生回路６２、クロック信号
合成回路６４とに接続している。クロック信号選択回路
６３は、位相制御回路６１から入力されたクロック信号
選択信号Ｄ６を用いて、８相クロック信号発生回路６２
から入力された８相のクロック信号Ｄ８のうちの２相の
クロック信号Ｄ９を選択し、その選択された２相の信号
Ｄ９をクロック信号合成回路６４に出力する。ここで選
択される２相のクロック信号Ｄ９の位相差は、１／８周
期Ｔ１である。

【００９０】クロック信号合成回路６４は、位相制御回
路６１、クロック信号選択回路６３とに接続している。
クロック信号合成回路６４は、クロック信号選択回路６
３から入力された２相の信号Ｄ９を、位相制御回路６１
から入力された合成比信号Ｄ７で示される合成比に従っ
て合成する。そしてクロック信号合成回路６４は、その
合成した信号を調整済み基準クロック信号Ｄ２’として
外部に出力する。調整済み基準クロック信号Ｄ２’は、
相補信号Ｔ，Ｂとして出力される。

【００９１】図７は、クロック信号合成回路６４の調整
済み基準クロック信号Ｄ２’の発生の動作を示してい
る。図７を参照すると、まず、２相のクロック信号Ｄ９
としてクロック信号Ｅｖｅｎ、クロック信号Ｏｄｄがク
ロック信号合成回路６４に入力される。ここで、クロッ
ク信号Ｅｖｅｎの位相はクロック信号Ｏｄｄの位相より
１／８周期Ｔ１進んでいる。

【００９２】次に、クロック信号合成回路６４は、合成
比信号Ｄ７で示された合成比に従って、クロック信号Ｅ
ｖｅｎとクロック信号Ｏｄｄとを合成して、クロック信
号Ｍｉｘｃｌｋを取得する。次に、クロック信号合成回
路６４は、クロック信号Ｍｉｘｃｌｋの電圧レベルと予
め定められた閾値電圧ＶＴＨとを比較する。ここで、閾
値電圧ＶＴＨは、クロック信号Ｍｉｘｃｌｋの最大電圧
レベルＶＭＡＸのほぼ１／２に設定される。この場合、
クロック信号合成回路６４は、クロック信号Ｍｉｘｃｌ
ｋの電圧レベルが閾値電圧ＶＴＨより高い場合、相補信
号Ｔの電圧レベルをハイ、相補信号Ｂの電圧レベルをロ
ウにして出力する。また、クロック信号合成回路６４
は、クロック信号Ｍｉｘｃｌｋの電圧レベルが閾値電圧
ＶＴＨよりも低い場合、相補信号Ｔの電圧レベルをロ
ウ、相補信号Ｂの電圧レベルをハイにして出力する。

【００９３】実施の形態では、相補信号Ｔと相補信号Ｂ
とは波形なまりを有する。このため、相補信号Ｔと相補
信号Ｂとは、クロック信号Ｍｉｘｃｌｋの電圧レベルが
閾値電圧ＶＴＨをまたぐタイミングに合わせて、予め定
められた閾値電圧ＶＴＨ’をまたいでハイからロウ又は
ロウからハイに切り替えられる。ここで、しきい値電圧
ＶＴＨ’は、相補信号Ｔと相補信号Ｂの最大電圧レベル
のほぼ１／２に設定される。

【００９４】次に、本発明における遅延同期回路の実施
の形態の動作を以下に示す。まず、パルス幅可変回路４
からの内部クロック信号Ｄ３と、外部からの外部クロッ
ク信号Ｄ１とが第１位相判定回路１と第２位相判定回路
２とに入力される。次に、第１位相判定回路１は、内部
クロック信号Ｄ３の立ち上がりのタイミングで、内部ク
ロック信号Ｄ３の位相と外部クロック信号Ｄ１の位相と
を比較する。第１位相判定回路１は、内部クロック信号
の立ち上がりのタイミングで、外部クロック信号Ｄ１の
電圧レベルと参照電圧ＶＲＥＦとを比較する。外部クロ
ック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも高
い場合、第１位相判定回路１は、位相判定結果信号Ｄ４
の電圧レベルをハイにして任意位相発生回路３へ出力す
る。また、外部クロック信号Ｄ１の電圧レベルが参照電
圧ＶＲＥＦよりも低い場合、第１位相判定回路１は、位
相判定結果信号Ｄ４の電圧レベルをロウにして任意位相
発生回路３へ出力する。

【００９５】次に、任意位相発生回路３は、入力される
位相判定結果信号Ｄ４の電圧レベルがハイの場合、入力
される基準クロック信号Ｄ２の位相を進めて得られる調
子済み基準クロック信号Ｄ２’をパルス幅可変回路４に
出力する。また、任意位相発生回路３は、入力される位
相判定結果信号Ｄ４の電圧レベルがロウである場合、入
力される基準クロック信号Ｄ２の位相を遅らせて得られ
る調子済み基準クロック信号Ｄ２’をパルス幅可変回路
４に出力する。

【００９６】また、第２位相判定回路２は、内部クロッ
ク信号Ｄ３の立ち下がりのタイミングで、その内部クロ
ック信号Ｄ３の位相と外部クロック信号Ｄ１の位相を比
較する。第２位相判定回路２は、内部クロック信号の立
ち下がりのタイミングで、外部クロック信号Ｄ１の電圧
レベルと参照電圧ＶＲＥＦとを比較する。外部クロック
信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも高い場
合、第１位相判定回路１は、位相判定結果信号Ｄ５の電
圧レベルをハイにしてパルス幅可変回路４へ出力する。
また、外部クロック信号Ｄ１の電圧レベルが参照電圧Ｖ
ＲＥＦよりも低い場合、第１位相判定回路１は、位相判
定結果信号Ｄ５の電圧レベルをロウにしてパルス幅可変
回路４へ出力する。

【００９７】次に、パルス幅可変回路４は、入力される
位相判定結果信号Ｄ５の電圧レベルがハイである場合、
調整済み基準クロック信号Ｄ２’を用いて前回出力され
た内部クロック信号Ｄ３よりもパルス幅を広げた内部ク
ロック信号Ｄ３を生成し、その生成された内部クロック
信号Ｄ３を出力する。また、パルス幅可変回路４は、入
力される位相判定結果信号Ｄ５の電圧レベルがロウであ
る場合、基準クロック信号Ｄ２’を用いて前回出力され
た内部クロック信号Ｄ３よりもパルス幅を狭くした内部
クロック信号Ｄ３を生成し、その生成された内部クロッ
ク信号Ｄ３を第１位相判定回路１と第２の位相判定回路
２とに出力する。

【００９８】上記動作を反復することにより、本発明に
おける遅延同期回路の第１の実施形態は、内部クロック
信号Ｄ３を、その立ち上がりおよび立ち下がりのタイミ
ングを外部クロック信号Ｄ１のそれらと一致させて出力
することが可能となる。

【００９９】よって、本発明における遅延同期回路の実
施の形態は、１つの内部クロック信号Ｄ３の立ち上がり
と立ち下がりのタイミングとを、外部クロック信号Ｄ１
のそれらと高い精度で一致させることが可能になってい
る。

【０１００】また、本発明における遅延同期回路の実施
の形態では、内部クロック信号Ｄ３のパルス幅を外部ク
ロック信号Ｄ１のパルス幅に合わせることが可能であ
る。図８は、本発明における遅延同期回路に入力される
外部クロック信号Ｄ１と、本発明における遅延同期回路
から出力される内部クロック信号Ｄ３のタイムチャート
を示す。ここで、この外部クロック信号Ｄ１のパルス幅
は、この外部クロック信号Ｄ１の周期Ｔ１の１／２未満
である。

【０１０１】図８を参照すると、この内部クロック信号
Ｄ３は、この外部クロック信号Ｄ１に同期している。ま
た、図９は、本発明における遅延同期回路に入力される
外部クロック信号Ｄ１と、本発明における遅延同期回路
から出力される内部クロック信号Ｄ３のタイムチャート
を示す。ここで、外部クロック信号Ｄ１のパルス幅は、
外部クロック信号Ｄ１の周期Ｔ１の１／２以上である。

【０１０２】図９を参照すると、この内部クロック信号
Ｄ３もまた、外部クロック信号Ｄ１に同期している。こ
れらは、本発明における遅延同期回路に含まれるパルス
幅可変回路４によって、内部クロック信号Ｄ３のパルス
幅が外部クロック信号Ｄ１のパルス幅に合わせられるこ
とによって実現されている。

【０１０３】次に、本発明における遅延同期回路の実施
の他の形態を以下に示す。図１０は、本発明による遅延
同期回路の実施の他の形態の構成を示す。図１０を参照
すると、本発明による遅延同期回路の実施の他の形態
は、２つの第１位相判定回路１，２、任意位相発生回路
３、パルス幅可変回路４とから構成されている。第１位
相判定回路１の構成とその動作は、下記に示す点を除け
ば、遅延同期回路の実施の既述の形態の第１位相判定回
路１の構成とその動作に同じである。まず、第１位相判
定回路１は、パルス幅可変回路４に接続している。ま
た、第１位相判定回路１には、外部から外部クロック信
号Ｄ１が入力され、パルス幅可変回路４から後述する内
部クロック信号Ｄ３とが入力される。

【０１０４】第２位相判定回路２の構成とその動作は、
下記に示す点を除けば、遅延同期回路の実施の先の形態
の第２位相判定回路２の構成とその動作に同じである。
まず、第２位相判定回路２は、任意位相発生回路３とパ
ルス幅可変回路４とに直列に接続している。また、第２
位相判定回路２には、外部から外部クロック信号Ｄ１と
パルス幅可変回路４から後述される内部クロック信号Ｄ
３とが入力される。ここで、この第２位相判定回路２で
は、位相判定結果信号Ｄ５の出力先は任意位相発生回路
３である。

【０１０５】任意位相発生回路３の構成とその動作は下
記に示す点を除けば、遅延同期回路の実施の先の形態の
任意位相発生回路３の構成とその動作に同じである。ま
ず、任意位相発生回路３は、第２位相判定回路２とパル
ス幅可変回路４とに続している。また、任意位相発生回
路３には、外部から基準クロック信号Ｄ２と第２位相判
定回路２から位相判定結果信号Ｄ５が入力される。任意
位相発生回路３は、第２位相判定回路２から入力される
位相判定結果信号Ｄ５に基づいて、外部から入力される
基準クロック信号Ｄ２の遅延量を調整し、その遅延量が
調整された調整済み基準クロック信号Ｄ２をパルス幅可
変回路４に出力する。

【０１０６】パルス幅可変回路４の構成とその動作は下
記に示す点を除けば、遅延同期回路の実施の先の形態の
パルス幅可変回路４の構成とその動作に同じである。ま
ず、パルス幅可変回路４は、第１位相判定回路１、第２
位相判定回路２とに接続している。また、パルス幅可変
回路４には、第１位相判定回路１から位相判定結果信号
Ｄ４と任意位相発生回路３から調整済み基準クロック信
号Ｄ２’とが入力される。また、パルス幅可変回路４
は、第１位相判定回路１から入力される位相判定結果信
号Ｄ４に基づいて、調整済み基準クロック信号Ｄ２’の
パルス幅を調整して得られた内部クロック信号Ｄ３を、
内部と、第１位相判定回路１、第２位相判定回路２に出
力する。

【０１０７】このような実施の形態は、先の実施の形態
との比較で、立ち上がりと立ち下がりの点で相違してい
るが、動作は全く同じである。本発明による遅延同期回
路の実施の後の形態もまた、先の形態と同様に、１つの
内部クロック信号Ｄ３の立ち上がりと立ち下がりのタイ
ミングを、外部クロック信号Ｄ１のそれらと高い精度で
一致させることが可能となり、遅延同期回路の実施の形
態でもまた、両実施の形態で同じであり、内部クロック
信号Ｄ３のパルス幅を外部クロック信号Ｄ１のパルス幅
に合わせることが可能である。このことは、本発明にお
ける遅延同期回路に含まれるパルス幅可変回路４によっ
て、内部クロック信号Ｄ３のパルス幅が外部クロック信
号Ｄ１のパルス幅に合わせられることによって実現され
ていることを示している。

【０１０８】上記に示すように、本発明による遅延同期
回路では、この遅延同期回路によって出力される１つの
内部クロック信号Ｄ３を、外部から入力される外部クロ
ック信号Ｄ１に高い精度で同期させることが可能であ
る。本発明における遅延同期回路の第１の実施形態で
は、まず、内部クロック信号Ｄ３の立ち上がりのタイミ
ングで、外部クロック信号Ｄ１の位相に内部クロック信
号Ｄ３の位相を同期させるように制御している。また、
内部クロック信号Ｄ３の立ち下がりのタイミングで、外
部クロック信号Ｄ１のパルス幅と内部クロック信号Ｄ３
のパルス幅とを一致させるように制御している。

【０１０９】また、本発明における遅延同期回路の第２
の実施形態では、まず、内部クロック信号Ｄ３の立ち下
がりのタイミングで、外部クロック信号Ｄ１の位相に内
部クロック信号Ｄ３の位相を同期させるように制御して
いる。また、内部クロック信号Ｄ３の立ち上がりのタイ
ミングで、外部クロック信号Ｄ１のパルス幅と内部クロ
ック信号Ｄ３のパルス幅とを一致させるように制御して
いる。

【０１１０】

【発明の効果】本発明によるＤＬＬ回路、及び、ＤＬＬ
制御方法は、任意位相発生回路が２つから１つに減少す
るので、本発明の課題が有効に解決される。

【図面の簡単な説明】

【図１】図１は、本発明によるＤＬＬ回路の実施の形態
を示す回路ブロックである。

【図２】図２は、パルス幅可変回路を示す回路図であ
る。

【図３】図３は、第１位相判定回路を示す回路図であ
る。

【図４】図４は、第２位相判定回路を示す回路図であ
る。

【図５】図５は、任意位相発生回路を示す回路ブロック
図である。

【図６】図６は、８相のクロック信号を示すタイムチャ
ート図である。

【図７】図７は、クロック信号合成の基準クロック信号
発生を示す波形図である。

【図８】図８は、内部クロック信号Ｄ３の波形を示すタ
イムチャート図である。

【図９】図９は、内部クロック信号Ｄ３の他の波形を示
すタイムチャート図である。

【図１０】図１０は、本発明によるＤＬＬ回路の実施の
他の形態を示す回路ブロック図である。

【図１１】図１１は、公知のＤＬＬ回路を示す回路ブロ
ック図である。

【図１２】図１２は、公知の内部クロック信号の波形を
示すタイムチャート図である。

【図１３】図１３は、公知の他の内部クロック信号をを
示すタイムチャート図である。

【符号の説明】

１…第１位相判定回路 ２…第２位相判定回路 ３…任意位相発生回路 ４…パルス幅可変回路 １，３．４…第１遅延ループ ２，３，４…第２遅延ループ Ｄ１…外部クロック Ｄ２…基準クロック Ｄ２’…調整済み基準クロック Ｄ３…内部クロック Ｄ４…第１位相判定信号 Ｄ５…第２位相判定信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】外部クロックが入力する第１位相判定回路
   と、 前記外部クロックが入力する第２位相判定回路と、 基準クロックが入力する任意位相発生回路と、 パルス幅可変回路とを含み、 前記パルス幅可変回路が出力する内部クロックは前記第
   １位相判定回路と前記第２位相判定回路に入力し、 前記第１位相判定回路は、前記外部クロックと前記内部
   クロックとの位相関係を判定して第１位相判定信号を出
   力し、 前記第２位相判定回路は、前記外部クロックと前記内部
   クロックとの位相関係を判定して第２位相判定信号を出
   力し、 前記任意位相発生回路は、前記第１位相判定信号に基づ
   いて前記基準クロックの位相を調整して調整済み基準ク
   ロックを前記パルス幅可変回路に出力し、 前記パルス幅可変回路は前記第２位相判定信号に基づい
   て前記調整済み基準クロックのパルス幅を調整して立ち
   上がりと立ち下がりがロックされた内部クロックを出力
   するＤＬＬ回路。
2. 【請求項２】前記任意位相発生回路は、前記基準クロッ
   クの立ち上がりをロックし、前記パルス発生回路は前記
   基準クロックの立ち下がりをロックする請求項１のＤＬ
   Ｌ回路。
3. 【請求項３】前記任意位相発生回路は、前記基準クロッ
   クの立ち下がりをロックし、前記パルス発生回路は前記
   基準クロックの立ち上がりをロックする請求項１のＤＬ
   Ｌ回路。
4. 【請求項４】前記任意位相発生回路は単一であり、 前記内部クロックは一系統であり、前記内部クロックの
   １パルスの立ち上がりと立ち下がりがロックされている
   請求項１〜請求項３から選択される１請求項のＤＬＬ回
   路。
5. 【請求項５】基準クロックの立ち上がり又は立ち下がり
   のいずれかをロックする第１遅延ループと、 基準クロックの立ち下がり又は立ち下がりの他のいずれ
   かをロックする第２遅延ループとを含み、 前記第１遅延ループは、 順次に僅かずつに位相を遅延させることにより入力され
   るクロック信号の位相を遅延させて任意の位相の調整済
   みクロック信号を出力する任意位相発生回路を備え、 前記第２遅延ループは、 前記第１遅延ループにより立ち上がり又は立ち下がりの
   前記いずれかがロックされた前記調整済みクロック信号
   のパルス幅を任意に調整して内部クロックを出力するＤ
   ＬＬ回路。
6. 【請求項６】基準クロックに基づいてロック対象の外部
   クロックの位相をロックして調整ずみクロックを出力す
   ること、 前記調整済みクロックのパルス幅を調整することとを含
   むＤＬＬ制御方法。