JPH1065521A - 多相クロック発生回路 - Google Patents

多相クロック発生回路

Info

Publication number
JPH1065521A
JPH1065521A JP8222248A JP22224896A JPH1065521A JP H1065521 A JPH1065521 A JP H1065521A JP 8222248 A JP8222248 A JP 8222248A JP 22224896 A JP22224896 A JP 22224896A JP H1065521 A JPH1065521 A JP H1065521A
Authority
JP
Japan
Prior art keywords
circuit
internal clock
output signal
clock
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8222248A
Other languages
English (en)
Other versions
JP2994272B2 (ja
Inventor
Yasuo Sugasawa
保夫 菅澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP8222248A priority Critical patent/JP2994272B2/ja
Priority to US08/916,365 priority patent/US5867046A/en
Priority to KR1019970040289A priority patent/KR100269197B1/ko
Priority to DE19736898A priority patent/DE19736898C2/de
Publication of JPH1065521A publication Critical patent/JPH1065521A/ja
Application granted granted Critical
Publication of JP2994272B2 publication Critical patent/JP2994272B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Abstract

(57)【要約】 【課題】クロック発生回路の内部クロックのデューティ
のばらつきを低減すると共に、そのデューティを設定で
きるようにする。 【解決手段】内部クロックＣ１，Ｃ２のクロックの立上
りは、ＰＬＬ回路１の出力信号ＣＡの立下りに同期さ
せ、クロックの立下りは、ＰＬＬ回路１の出力信号ＣＡ
の立上りに同期する分周回路２の出力信号ＣＢに同期さ
せることにより、内部クロック間の重なりを無くし、か
つデューティのばらつきも小さい内部クロックを得るこ
とが出来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多相クロック発生回
路に関し、特にＰＬＬ（位相同期ループ）を内蔵して同
期した複数のクロックを出力するクロック発生回路に関
する。
【０００２】
【従来の技術】従来、ＰＬＬを使用し外部クロックを逓
倍して多相の内部クロックを生成する場合、その回路
は、図５（Ａ）で示すブロック図で構成されていた。こ
の回路は、４逓倍のＰＬＬ回路１Ａと、１／２の分周回
路２Ａと、ディレイ回路７，８と、ＡＮＤ回路１１，１
２と、インバータ１３とを有し、２相の内部クロックＣ
１，Ｃ２を生成する回路を示している。図６は図５の動
作を示すタイミングチャートである。外部クロックＣＬ
はＰＬＬ回路１Ａで４倍に逓倍されＣＢＡ信号が生成さ
れる。内部クロックＣ１は、立下りが分周回路２Ａの出
力信号ＣＢＡの立下りに同期して生成され、立下りは内
部クロックＣ２の立下りからディレイ回路７でＴＤ１Ａ
時間遅らせた信号Ｃ７の立下りに同期して生成される。
同様に、内部クロックＣ２は、立下りは分周回路２Ａの
出力信号ＣＢＡの立上りに同期して生成され、立上りは
内部クロックＣ１の立下りからディレイ回路８でＴＤ１
Ａ時間遅らせた信号Ｃ８の立下りに同期して生成され
る。
【０００３】一般に、２相以上の内部クロックを使用す
る場合、それぞれのクロックのハイ基幹の重なりが無い
クロックを生成することが必要な為、図５（Ａ）の回路
ではディレイ回路７，８を使用し、クロックＣ１，Ｃ２
の立上りを遅らせることにより実現していた。図５
（Ｂ）及び（Ｃ）は、ディレイ回路７，８の詳細な回路
図の一例で、図５（Ｂ）は抵抗Ｒ１とコンデンサＣ１と
からなる回路で、図５（Ｃ）はインバータ１７，１８と
コンデンサＣ２とからなる回路である。
【０００４】
【発明が解決しようとする課題】上述した従来のディレ
イ回路を用いた回路の場合、抵抗値，コンデンサの容
量，およびインバータを構成するトランジスタの相互コ
ンダクタンスが、半導体装置の製造時のばらつきによっ
て変動し、また抵抗値，トランジスタの相互コンダクタ
ンスは半導体装置使用時の温度によって、トランジスタ
の相互コンダクタンスは半導体装置使用時の電源電圧に
よって変動する。これら変動を総計するとディレイ値は
５０％以上も変動する場合が生じる。これら変動によっ
て、内部クロックＣ１，Ｃ２のデューティのばらつきが
大きくなり、半導体装置の動作条件を広範囲に設定でき
なくなるという問題点がある。
【０００５】本発明の目的は、内部クロックのデューテ
ィのばらつきを小さくした多相クロック発生回路を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の多相クロック発
生回路の構成は、半導体基板上に、外部クロックに従っ
て所定発振信号を出力する発振回路と、この発振回路の
出力に従って内部クロックを生成するクロック生成回路
と、前記発振回路の出力に同期して前記内部クロックの
デューティを制御し互に同期しかつ位相がずれた複数の
クロックを出力する制御回路とを有することを特徴とす
る。
【０００７】また本発明において、制御回路が、発振信
号によりラッチされ複数の出力信号によりそれぞれリセ
ットされる複数のラッチ回路と、これらラッチ回路の出
力と内部クロックとの論理出力をとるゲート回路とから
なることができ、またラッチ回路が、それぞれ初段のラ
ッチ回路の出力信号を順次シフトする複数段のラッチ回
路からなり、これら複数段のラッチ回路の１つを設定レ
ジスタの設定値によりそれぞれ選択する複数のセレクタ
回路を有し、ゲート回路がこれらセレクタ回路の出力と
内部クロックとの論理出力をとることにより、前記設定
レジスタが前記内部クロックのデューティを可変できる
ようにすることができる。
【０００８】なお発振回路は、外部クロックに従って発
振する位相同期発振回路からなることもできる。
【０００９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は本発明の第１の実施の
形態の２相クロック発生回路のブロック図、図２はその
動作を示すタイミングチャートである。ＰＬＬ回路１は
外部クロックＣＬを８逓倍する回路、分周回路２はＰＬ
Ｌ回路の出力信号ＣＡを４分周する回路、ラッチ回路３
は内部クロックＣ２の反転信号をＰＬＬ回路１の出力信
号ＣＡの立下りでラッチし、内部クロックＣ２で反転信
号をＰＬＬ回路１の出力信号ＣＡの立下りでラッチし、
内部クロックＣ２でリセットする回路、ラッチ回路４は
内部クロックＣ１の反転信号をＰＬＬ回路１の出力信号
ＣＡの立下りでラッチし、内部クロックＣ１でリセット
する回路である。なお、インバータ１４，１５は各リセ
ット信号を反転している。
【００１０】次に、図２を参照してこの回路の動作を説
明する。外部クロックＣＬは、ＰＬＬ回路１で８逓倍，
分周回路２で４分周され、分周回路２の出力信号ＣＢが
生成される。分周回路２の出力信号ＣＢはＰＬＬ回路１
の出力信号ＣＡの立上りに同期している。内部クロック
Ｃ１は、立下りが分周回路２の出力信号ＣＢの立下りに
同期して生成され、その立下りはラッチ回路３の出力信
号Ｃ３の立上りに同期して生成される。同様に、内部ク
ロックＣ２は、立下りが分周回路２の出力信号ＣＢの立
上りに同期して生成され、その立上りはラッチ回路４の
出力信号Ｃ４の立上りに同期して生成される。
【００１１】次に、本実施形態の効果について説明す
る。内部クロックＣ１とＣ２の立上りは、ＰＬＬ回路１
の出力信号ＣＡの立下りに同期し、内部クロックＣ１，
Ｃ２の立下りはＰＬＬ回路１の出力信号ＣＡの立上りに
同期している。この為、内部クロックＣ１，Ｃ２のハイ
レベル期間の間隔ＴＤ１は、ＰＬＬ回路１の出力信号Ｃ
Ａのハイレベル期間となる。
【００１２】ＰＬＬ回路１の出力信号は、半導体装置の
製造時のばらつきや、半導体装置使用時の温度や、半導
体装置使用時の電源電圧による変動が１０％以下のた
め、これらの変動による内部クロックＣ１，Ｃ２のデュ
ーティのばらつきも１０％以下に抑えることが出来る。
【００１３】図３は本発明の第２の実施形態に係る半導
体装置のブロック図、図４はその動作を示すタイミング
チャートである。本実施形態は、第１の実施形態の回路
にラッチ回路３の出力信号をＰＬＬ回路の出力信号をＰ
ＬＬ回路１の出力信号ＣＡの立下りでラッチるラッチ回
路３２と、ラッチ回路３，３１，３２の出力を選択す
る、クンロックＣ２の反転信号およびセレクタ回路３３
と、内部クロックＣ１のデューティを設定するレジスタ
５と、ラッチ回路４の出力信号をＰＬＬ回路の出力信号
ＣＡの立上りでラッチするラッチ回路４１と、このラッ
チ回路４１の出力信号をＰＬＬ回路の出力信号ＣＡの立
下りでラッチするラッチ回路４２と、クロックＣ２の反
転信号およびラッチ回路４，４１，４２の出力を選択す
るセレクタ回路４３と、内部クロックＣ２のクロックＣ
２のデユーティを設定するレジスタ６とを追加した回路
で構成されている。
【００１４】次に、図４を参照してこの回路の動作を説
明する。レジスタ５の設定信号Ｒ５０，Ｒ５１は便宜上
固定として説明する。図４では、レシスタ５の設定によ
り、セレクタ回路の出力信号Ｃ３０はラッチ回路３お出
旅が選択されたものとしている。この時、内部クロック
Ｃ１は第の実施の形態と同じ信号波形となる。次に、レ
ジスタ６の設定を変えることによって内部クロックＣ２
がどの様な信号波形に設定されるかを説明する。内部ク
ロックＣ２の信号波形Ｃ２−Ａは、セレクタ回路４３の
出力信号Ｃ４０に、内部クロックＣ１の反転信号が選択
された場合、内部クロックＣ２の信号波形Ｃ２−Ｂは、
セレクタ回路４３の出力信号Ｃ４０に、ラッチ回路４の
出力信号が選択された場合、内部クロックＣ２の信号波
形Ｃ２−Ｃはセレクタ回路４３の出力信号Ｃ４０に、ラ
ッチ回路４１の出力信号が選択された場合、内部ロック
Ｃ２の信号波形Ｃ２−Ｄは、セレクタ回路４３の出力信
号Ｃ４０に、ラッチ回路４２の出力信号が選択された場
合を示している。
【００１５】いずれの場合も、内部クロックＣ２は、そ
の立下りが分周回路２の出力信号ＣＢの立上りに同期し
て生成され、その立上りはＰＬＬ回路１の出力信号ＣＡ
の立上りや立下りに同期して生成される。
【００１６】この第２の実施の形態の効果において、内
部クロックＣ１，Ｃ２のハイレベル期間の間隔ＴＤ１
は、ＰＬＬ回路１の出力信号ＣＡのハイレベル期間とな
る。また、ＴＤ２は、１周期の期間，ＴＤ３は、１周期
とハイレベルとを合わせた期間となり、第１の実施の形
態と同様な効果がある。これに加えて、レジスタの設定
により内部クロックＣ１やＣ２の立上りタイミングを制
御することが出来るため、内部クロックのデューティを
レジスタの変更で可変して設定できる。
【００１７】
【発明の効果】以上説明したように本発明によれば、広
範囲の動作条件でも変動の少ないＰＬＬ回路の出力信号
に同期させて、内部クロック信号を生成しているので、
内部クロックのデューティのばらつきを低減することが
でき、半導体装置の動作条件を広範囲に設定することが
できる。
【００１８】また、内部クロックのデューティを設定す
ることの出来るレジスタを有するため、内部クロックの
デューティを変更でき、これにより、半導体装置の動作
条件に合わせた最適な内部ロックのデューティを選択す
ることが出来る。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示す
ブロック図である。
【図２】図１の実施形態の動作を示すタイミングチャー
トである。
【図３】本発明の半導体装置の第２の実施の形態を示す
ブロック図である。
【図４】図３の実施形態の動作を示すタイミングチャー
トである。
【図５】従来例の半導体装置を示すブロック図およびそ
のディレイ回路の詳細を示す回路図である。
【図６】図５の動作を示すタイミングチャートである。
【符号の説明】
１，１Ａ ＰＬＬ回路 ２，２Ａ 分周回路 ３，４，３１，４１，３２，４２ ラッチ回路 ３３，４３ セレクタ回路 ７，８ ディレイ回路 １１，１２ ＡＮＤ回路 １３〜１５，１７，１８ インバータ ＣＬ 外部クロック Ｃ１，Ｃ２ 内部クロック ＣＡ，ＣＡＡ ＰＬＬ回路出力信号 ＣＢ，ＣＢＡ 分周回路出力信号 Ｃ３，Ｃ４ ラッチ回路出力信号 Ｃ３０，Ｃ４０ セレクタ回路出力信号 Ｃ７，Ｃ８ ディレイ回路出力信号 Ｒ５０，Ｒ５１，Ｒ６０，Ｒ６１ レジスタの設定信
号

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、外部クロックに従って
    所定発振信号を出力する発振回路と、この発振回路の出
    力に従って内部クロックを生成するクロック生成回路
    と、前記発振回路の出力に同期して前記内部クロックの
    デューティを制御し互に同期しかつ位相がずれた複数の
    クロックを出力する制御回路とを有することを特徴とす
    る多相クロック発生回路。
  2. 【請求項２】 制御回路が、発振信号によりラッチされ
    複数の出力信号によりそれぞれリセットされる複数のラ
    ッチ回路と、これらラッチ回路の出力と内部クロックと
    の論理出力をとるゲート回路とからなる請求項１記載の
    多相クロック発生回路。
  3. 【請求項３】 ラッチ回路が、それぞれ初段のラッチ回
    路の出力信号を順次シフトする複数段のラッチ回路から
    なり、これら複数段のラッチ回路の１つを設定レジスタ
    の設定値によりそれぞれ選択する複数のセレクタ回路を
    有し、ゲート回路がこれらセレクタ回路の出力と内部ク
    ロックとの論理出力をとることにより、前記設定レジス
    タが前記内部クロックのデューティを可変できるように
    した請求項２記載の多相クロック発生回路。
  4. 【請求項４】 発振回路が、外部クロックに従って発振
    する位相同期発信回路からなる請求項１乃至３記載の多
    相クロック発生回路。
JP8222248A 1996-08-23 1996-08-23 多相クロック発生回路 Expired - Fee Related JP2994272B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8222248A JP2994272B2 (ja) 1996-08-23 1996-08-23 多相クロック発生回路
US08/916,365 US5867046A (en) 1996-08-23 1997-08-22 Multi-phase clock generator circuit
KR1019970040289A KR100269197B1 (ko) 1996-08-23 1997-08-22 다상클럭발생회로
DE19736898A DE19736898C2 (de) 1996-08-23 1997-08-25 Multiphasen-Taktgenerator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8222248A JP2994272B2 (ja) 1996-08-23 1996-08-23 多相クロック発生回路

Publications (2)

Publication Number Publication Date
JPH1065521A true JPH1065521A (ja) 1998-03-06
JP2994272B2 JP2994272B2 (ja) 1999-12-27

Family

ID=16779427

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8222248A Expired - Fee Related JP2994272B2 (ja) 1996-08-23 1996-08-23 多相クロック発生回路

Country Status (4)

Country Link
US (1) US5867046A (ja)
JP (1) JP2994272B2 (ja)
KR (1) KR100269197B1 (ja)
DE (1) DE19736898C2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392462B2 (en) 2000-04-04 2002-05-21 Matsushita Electric Industrial Co., Ltd. Multiphase clock generator and selector circuit
JP2002176343A (ja) * 2000-09-18 2002-06-21 Rohm Co Ltd 半導体集積回路装置

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19821458C1 (de) * 1998-05-13 1999-11-18 Siemens Ag Schaltungsanordnung zur Erzeugung komplementärer Signale
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US6738921B2 (en) * 2001-03-20 2004-05-18 International Business Machines Corporation Clock controller for AC self-test timing analysis of logic system
KR100408685B1 (ko) * 2001-06-26 2003-12-06 주식회사 하이닉스반도체 2개의 위상 출력을 갖는 페이스 락 루프 회로
US6441656B1 (en) * 2001-07-31 2002-08-27 Sun Microsystems, Inc. Clock divider for analysis of all clock edges
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US6836169B2 (en) * 2002-12-20 2004-12-28 Cypress Semiconductor Corporation Single ended clock signal generator having a differential output
JP2004348573A (ja) * 2003-05-23 2004-12-09 Renesas Technology Corp クロック生成回路およびそれを含むシステム
US6894551B2 (en) * 2003-09-05 2005-05-17 Micron Technology, Inc. Multiphase clock generators
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8992098B2 (en) * 2005-06-08 2015-03-31 Commscope, Inc. Of North Carolina Methods for forming connectorized fiber optic cabling
US8089461B2 (en) * 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US7245240B1 (en) * 2006-03-07 2007-07-17 Altera Corporation Integrated circuit serializers with two-phase global master clocks
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
KR100829778B1 (ko) * 2007-03-14 2008-05-16 삼성전자주식회사 드라이버, 이를 포함하는 디스플레이 장치 및 데이터가동시에 전송될 때 발생되는 노이즈를 감소시키기 위한 방법
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8130025B2 (en) * 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
KR100910851B1 (ko) * 2007-11-05 2009-08-06 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
US7847618B2 (en) * 2008-01-08 2010-12-07 International Business Machines Corporation Peak power reduction methods in distributed charge pump systems
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8487685B2 (en) * 2011-09-02 2013-07-16 Microchip Technology Incorporated Enhanced complementary waveform generator
CN102412811B (zh) * 2012-01-06 2013-11-20 桂林电子科技大学 一种可调非重叠时钟发生方法及发生器
US9310828B2 (en) * 2012-11-15 2016-04-12 Microchip Technology Incorporated Complementary output generator module
JP2016171452A (ja) * 2015-03-12 2016-09-23 富士通株式会社 電子回路、認証装置及び認証システム
US10678296B2 (en) * 2018-08-03 2020-06-09 Futurewei Technologies, Inc. Multi-phase signal generation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4165490A (en) * 1977-12-19 1979-08-21 International Business Machines Corporation Clock pulse generator with selective pulse delay and pulse width control
JPS54110745A (en) * 1978-02-20 1979-08-30 Hitachi Ltd Timing signal generating circuit
DE2837855C2 (de) * 1978-08-30 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Impulswandler zur Taktversorgung von digitalen Halbleiterschaltungen
DE2837882C2 (de) * 1978-08-30 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Taktformer für integrierte Halbleiter-Digitalschaltungen
JPS5921045B2 (ja) * 1978-12-20 1984-05-17 富士通株式会社 クロツク信号分配回路の調整方式
EP0262412A1 (de) * 1986-09-01 1988-04-06 Siemens Aktiengesellschaft Lastangepasster Taktgenerator in CMOS-Schaltungen
JPS63136815A (ja) * 1986-11-28 1988-06-09 Mitsubishi Electric Corp 周期信号発生回路
DE58908782D1 (de) * 1989-09-22 1995-01-26 Itt Ind Gmbh Deutsche Zweiphasentaktgenerator.
US5341031A (en) * 1990-08-27 1994-08-23 Mitsubishi Denki Kabushiki Kaisha Stable high speed clock generator
US5453707A (en) * 1993-01-13 1995-09-26 Nec Corporation Polyphase clock generation circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392462B2 (en) 2000-04-04 2002-05-21 Matsushita Electric Industrial Co., Ltd. Multiphase clock generator and selector circuit
JP2002176343A (ja) * 2000-09-18 2002-06-21 Rohm Co Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
KR100269197B1 (ko) 2000-11-01
US5867046A (en) 1999-02-02
DE19736898A1 (de) 1998-03-05
JP2994272B2 (ja) 1999-12-27
KR19980018929A (ko) 1998-06-05
DE19736898C2 (de) 2000-12-14

Similar Documents

Publication Publication Date Title
JP2994272B2 (ja) 多相クロック発生回路
US6882196B2 (en) Duty cycle corrector
US5929714A (en) PLL timing generator
JP3822461B2 (ja) デューティサイクル補正機能を有する遅延同期ループ回路及び遅延同期方法
JP4446070B2 (ja) Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法
JP2000357951A (ja) 遅延回路、クロック生成回路及び位相同期回路
JP2001320273A (ja) 遅延同期ループ回路及び遅延同期方法
JPH07297642A (ja) 周波数倍数回路
JPH1168559A (ja) 位相同期ループ回路
JPH09270702A (ja) 周波数逓倍回路
JP2001217694A (ja) 遅延調整回路及びこれを用いたクロック生成回路
US7157953B1 (en) Circuit for and method of employing a clock signal
JP2003198339A (ja) 半導体装置
US6967536B2 (en) Phase-locked loop circuit reducing steady state phase error
KR20020081896A (ko) 정밀한 위상 조절이 가능한 지연 동기 루프 및 위상 조절방법
US6271702B1 (en) Clock circuit for generating a delay
JP4597681B2 (ja) 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ
JP4573007B2 (ja) Ｄｌｌ回路、及び、ｄｌｌ制御方法
JP3028023B2 (ja) 集積化ディジタル回路
KR100410632B1 (ko) 소비전류와 레이아웃 면적의 감소를 위한 지연고정루프
JP3107164B2 (ja) パルス幅変調回路
JP3797345B2 (ja) 遅延調整回路
KR101027347B1 (ko) 지연고정루프 회로
KR100243903B1 (ko) 반도체 소자의 내부클럭 발생장치
TWI760755B (zh) 延遲鎖相迴路裝置及其更新方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19991005

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees