KR100408685B1

KR100408685B1 - 2개의 위상 출력을 갖는 페이스 락 루프 회로

Info

Publication number: KR100408685B1
Application number: KR10-2001-0036641A
Authority: KR
Inventors: 정철수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2003-12-06
Also published as: KR20030000604A

Abstract

본 발명은 클럭 듀티 보정회로를 이용하여 2개의 위상 출력을 갖는 PLL 회로에 관한 것이다. 이를 위한 본 발명의 2개의 위상 출력을 갖는 PLL 회로는, 논(non) 50:50의 제1 및 제2 클럭을 발생하는 논 클럭 PLL부와, 상기 논 클럭 PLL부에서 발생된 상기 논 50:50의 제1 및 제2 클럭를 수신하여 50:50의 듀티를 갖는 제3 및 제4 클럭을 발생하는 클럭 듀티 보정부를 구비한 것을 특징으로 한다.

Description

2개의 위상 출력을 갖는 페이스 락 루프 회로{DELAY LOCKED LOOP CIRCUIT HAVING OUTPUT OF PHASE TWO}

본 발명은 반도체 메모리 장치의 페이스 락 루프(Phase locked loop ; 이하 'PLL'이라고도 함) 회로에 관한 것으로, 특히 클럭(clock) 듀티(duty) 보정회로를 이용하여 2개의 위상 출력을 갖는 페이스 락 루프 회로에 관한 것이다.

일반적으로, 페이스 락 루프(PLL) 회로는 시스템의 외부에서 입력되는 클럭 신호를 수신하여 시스템 내부에 필요한 내부 클럭 신호를 상기 외부에서 입력된 클럭 신호의 위상과 동기화되도록 발생시키는 장치이다. 이때 상기 시스템은 외부의 클럭 신호를 사용하는 논리 장치 또는 반도체 장치 등을 모두 포함한다. 예를들어, PLL 회로는 다양한 종류의 논리 장치는 물론이고 컴퓨터의 중앙처리 장치와 디램(DRAM) 간의 데이터 처리 속도를 높여주는 캐쉬 메모리 장치에 이용되거나 싱크로노스 디램, 램버스 디램 등에 적용될 수 있다.

도 1은 종래의 PLL 회로의 블록도이다.

종래의 PLL 회로는 위상 검출부(12), 전하 펌프부(14), 루프 필터부(16), 전압조절 발생부(18)로 구성되어 있으며, 네가티브 피드백 루프(Negative Feedback Loop)로써 동작한다. 상기 PLL 회로는 전압조절 발생부(19)의 출력 주파수와 위상 검출부(12)의 피드백 입력 주파수를 일치시키면 된다.

상기 PLL 회로의 위상 검출부(18)는 외부에서 들어오는 외부 클럭(eCLK)과 내부 전압조절 발생부(18)의 출력인 내부 클럭(iCLK)의 위상을 주기적으로 비교하여 두 신호의 위상차에 따라 업(up) 및 다운(down) 신호를 전하 펌프부(14)로 보낸다. 상기 전하 펌프부(14)는 업(up) 및 다운(down) 신호에 따라 일정한 출력 전압(Vd)을 만들어 루프 필터부(16)로 보낸다. 상기 루프 필터부(16)는 저역 통과 필터(Low Pass Filter)로 전하 펌프부(14)의 출력 전압을 필터링하여 고주파 성분을 제거하고 전압조절 발생부(18)를 조절하기 위한 DC 조절 전압(Vc)을 출력한다. 마지막으로 전압조절 발생부(18)는 루프 필터부(16)의 출력 전압(Vc)를 입력으로하여 Vc에 비례하는 주파수를 출력하는 발진기이다.

이러한 PLL에서는 루프의 네가티브 피드백(Negative Feedback) 동작이 여러 번 반복되면서 전압조절 발생부(18)의 출력이 외부에서 입력되는 외부 클럭(eCLK)과 주파수가 같게 될 때 클럭의 동기가 이루어진다. 이 때 외부 클럭(eCLK)과 내부 클럭(iCLK)은 일정한 위상차를 가지면서 주파수는 서로 같은 상태가 되므로 위상 검출부(12)는 일정한 연속적인 펄스를 발생하게 된다. 그러나 주파수가 일치하였다 하더라도 두 입력 신호 사이의 위상차가 크다면 위상 검출부(12)에서 발생하는 업(up) 및 다운(down) 신호의 펄스의 수가 서로 일치하지 않아 전압조절 발생부(18)의 조절 전압이 계속 변화하게 되므로 루프는 다시 언락(Unlock)상태가 되어 락킹(Locking) 과정을 계속 진행하게 된다. 이처럼 PLL이 완전히 락(Lock)이 되기 위해서는 두 신호의 주파수가 같아야 하면 위상차 또한 작은 값이 되어야 한다.

그런데, 이와 같이 구성된 종래의 PLL 회로에 있어서는, 하나의 위상 클럭 신호(iCLK)만을 발생하기 때문에, 칩이 여러가지의 위상 클럭을 요구할 경우 PLL 회로를 하나더 구성해야 하는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 클럭(clock) 듀티(duty) 보정회로를 이용하여 2개의 위상 출력을 갖는 PLL 회로를 제공하는데 있다.

도 1은 종래의 PLL 회로의 블록도

도 2는 본 발명에 의한 2개의 위상 출력을 갖는 PLL 회로의 구성도

도 3은 도 2에 도시된 클럭 듀티 보정 버퍼부의 회로도

도 4는 도 3에 도시된 듀티 보정 버퍼부의 회로도

도 5a는 도 2에 도시된 논 50:50 PLL부(100)의 출력 파형도이고,

도 5b는 도 2에 도시된 클럭 듀티 보정 버퍼부의 출력 파형도이다.

* 도면의 주요부분에 대한 부호의 설명 *

22∼28 : 듀티 보정 버퍼부 100 : 논 50:50 PLL부

200 : 클럭 듀티 보정 회로부

상기 목적을 달성하기 위하여, 본 발명의 2개의 위상 출력을 갖는 PLL 회로는, 논(non) 50:50의 제1 및 제2 클럭을 발생하는 논 클럭 PLL부와, 상기 논 클럭 PLL부에서 발생된 상기 논 50:50의 제1 및 제2 클럭를 수신하여 50:50의 듀티를 갖는 제3 및 제4 클럭을 발생하는 클럭 듀티 보정부를 구비한 것을 특징으로 한다.

상기 클럭 듀티 보정부는 상기 제1 클럭을 수신하여 상기 제1 클럭이 제1 전위레벨에서 제2 전위레벨로 전이된 후 다시 제1 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는 제1 듀티 보정 버퍼부와, 상기 제2 클럭의 반전된 신호를 수신하여 이 신호가 제2 전위레벨에서 제1 전위레벨로 전이된 후 다시 제2 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는 제2 듀티 보정 버퍼부와, 상기 제1 클럭의 반전된 신호를 수신하여 이 신호가 제2 전위레벨에서 제1 전위레벨로 전이된 후 다시 제2 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는 제4 듀티 보정 버퍼부와, 상기 제2 클럭을 수신하여 상기 제1 클럭이 제1 전위레벨에서 제2 전위레벨로 전이된 후 다시 제1 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는 제4 듀티 보정 버퍼부와, 상기 제1 및 제2 듀티 보정 버퍼부의 출력 신호를 합성하여 상기 제3 클럭을 발생하는 제1 버퍼부와, 상기 제3 및 제4 듀티 보정 버퍼부의 출력 신호를 합성하여 상기 제4 클럭을 발생하는 제2 버퍼부로 구성된 것을 특징으로 한다.

상기 제1 내지 제4 듀티 보정 버퍼부는 입력 신호를 일정 시간 지연시켜 출력하는 딜레이부와, 상기 딜레이부로 부터의 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 상기 입력 신호의 전위레벨에 의해 제1 노드로 '하이'또는 '로우' 신호를 출력하는 제1 버퍼부와, 상기 제1 노드의 신호를 수신하여 상기 제1 노드의 신호의 반전된 신호를 출력 노드로 발생하는 제2 버퍼부로 각각 구성된 것을 특징으로 한다.

상기 딜레이부는 저항 및 캐패시터로 구성된 것을 특징으로 한다.

상기 제1 버퍼부는 상기 입력 신호에 의해 동작이 제어되는 제1 풀업 소자와, 상기 인버터의 출력 신호에 의해 동작이 제어되는 제2 풀업 소자와, 상기 입력 신호에 의해 동작이 제어되는 제1 풀다운 소자와, 상기 인버터의 출력 신호에 의해 동작이 제어되는 제2 풀다운 소자로 구성된 것을 특징으로 한다.

상기 제1 및 제2 풀업 소자는 PMOS 트랜지스터인 것을 특징으로 한다.

상기 제1 및 제2 풀다운 소자는 NMOS 트랜지스터인 것을 특징으로 한다.

상기 제1 버퍼부는 상기 제1 풀업 소자와 병렬로 접속된 다이오드 구조의 제3 풀업 소자를 추가로 구비한 것을 특징으로 한다.

상기 제3 풀업 소자는 PMOS 트랜지스터인 것을 특징으로 한다.

상기 제1 버퍼부는 상기 제1 풀다운 소자와 병렬로 접속된 다이오드 구조의 제3 풀다운 소자를 추가로 구비한 것을 특징으로 한다.

상기 제3 풀다운 소자는 NMOS 트랜지스터인 것을 특징으로 한다.

상기 제 2 버퍼부는 PMOS 트랜지스터로 구성된 풀업 소자와 NMOS 트랜지스터로 구성된 풀다운 소자를 구비한 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한부호를 사용하고 그 반복적인 설명은 생략한다.

도 2는 본 발명에 의한 2개의 위상 출력을 갖는 PLL 회로의 구성도로서, 논(non) 50:50의 클럭(CLK)(CLKB)을 발생하는 논(non) 50:50 PLL부(100)와, 상기 논(non) 50:50 PLL부(100)에서 발생된 상기 논(non) 50:50의 클럭(CLK)(CLKB)를 수신하여 50:50 클럭(CLK1)(CLK1B)을 발생하는 클럭 듀티 보정 회로부(200)를 구비한다.

도 3은 도 2에 도시된 클럭 듀티 보정 회로부(200)를 나타낸 구성도로서, 제1 내지 제4 듀티 보정 버퍼부(22)(24)(26)(28)를 이용하여 구성한 것이다.

상기 클럭 듀티 보정 회로부(200)는 상기 논(non) 50:50 PLL부(100)에서 발생된 상기 논(non) 50:50의 클럭(CLK)을 수신하는 제1 듀티 보정 버퍼부(22)와, 상기 상기 논(non) 50:50 PLL부(100)에서 발생된 상기 논(non) 50:50의 클럭(CLKB)을 수신하여 반전된 신호를 출력하는 인버터(23)와, 상기 인버터(23)를 통해 반전된 클럭(CLKB)을 수신하는 제2 듀티 보정 보퍼부(24)와, 상기 제1 및 제2 듀티 보정 버퍼부(22)(24)로 부터의 출력 신호를 수신하여 클럭(CLK1)을 발생하는 버퍼(25)와, 상기 상기 클럭(CLKB)을 수신하여 반전된 신호를 출력하는 인버터(21)와, 상기 인버터(21)를 통해 반전된 클럭(CLK)을 수신하는 제3 듀티 보정 버퍼부(26)와, 상기 클럭(CLKB)을 수신으로 하는 제4 듀티 보정 버퍼부(28)와, 상기 제1 및 제2 듀티 보정 버퍼부(26)(28)로 부터의 출력 신호를 수신하여 클럭(CLK1B)을 발생하는 버퍼(27)로 구성된다.

도 4는 도 3에 도시된 제1 내지 제4 듀티 보정 버퍼부(22)(24)(26)(28)의 회로도로서, 저항(R1) 및 캐패시터(C1)로 구성되며 입력 신호(IN)를 수신하여 딜레이된 신호를 노드(Nd1)로 출력하는 딜레이 회로부(30)와, 상기 노드(Nd1)의 신호를 수신하여 반전된 신호를 노드(Nd2)로 출력하는 인버터(INV1)와, 상기 노드(Nd2)의 신호가 '로우'일 때 전원전압(Vcc)을 노드(Nd3)로 전송하는 PMOS 트랜지스터(P1)와, 상기 전원전압(Vcc) 공급라인과 상기 노드(Nd3) 사이에 다이오드 구조로 접속된 PMOS 트랜지스터(P2)와, 상기 입력 신호(IN)가 '로우'일 때 상기 노드(Nd3)의 신호를 노드(Nd4)로 전송하는 PMOS 트랜지스터(P3)와, 상기 입력 신호(IN)가 '하이'일 때 상기 노드(Nd4)의 신호를 노드(Nd5)로 전송하는 NMOS 트랜지스터(N3)와, 상기 노드(Nd2)의 신호가 '하이'일 때 상기 노드(Nd5)의 신호를 접지전압(Vss) 노드로 방전시키는 NMOS 트랜지스터(N1)와, 상기 노드(Nd5)와 접지전압(Vss) 노드 사이에 접속된 다이오드 구조의 NMOS 트랜지스터(N2)와, 상기 노드(Nd4)의 신호가 '로우'일 때 전원전압(Vcc)을 출력 노드(OUT)로 전송하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd4)의 신호가 '하이'일 때 상기 출력 노드(OUT)의 신호를 접지전압(Vss) 노드로 방전시키는 NMOS 트랜지스터(N4)로 구성된다.

입력 신호(IN)가 '로우'에서 '하이'로 바뀌면 노드(Nd2)의 신호는 딜레이 회로부(30)의 딜레이 시간동안 '하이'를 유지하게 된다. 따라서, 노드(Nd2)의 신호가 '하이'로 유지되는 동안에는 NMOS 트랜지스터(N1)(N2)가 턴온 상태가 된다. NMOS 트랜지스터(N1)(N2)가 턴온되면 노드(Nd4)의 신호는 턴온된 NMOS 트랜지스터(N3)(N1)(N2)를 통해 접지전압(Vss)으로 방전됨으로 '로우'로 내려가게 된다. 딜레이 회로부(30)의 딜레이 시간이 지난 후에는 노드(Nd2)의 신호가 '로우'로 변하기 때문에 NMOS 트랜지스터(N1)는 턴오프되고 PMOS 트랜지스터(P1)가 턴온되어 노드(Nd4)는 '하이'로 다시 올라간다.

마찬가지로, 입력 신호(IN)가 '하이'에서 '로우'로 바뀌면 노드(Nd2)의 신호는 딜레이 회로부(30)의 딜레이 시간동안 '로우'를 유지하게 된다. 따라서, 노드(Nd2)의 신호가 '로우'로 유지되는 동안에는 PMOS 트랜지스터(P1)(P2)가 턴온 상태가 된다. PMOS 트랜지스터(P1)(P2)가 턴온되면 노드(Nd4)의 신호는 턴온된 PMOS 트랜지스터(P3)(P1)(P2)를 통해 전원전압(Vcc)이 공급됨으로 '하이'로 올라가게 된다. 딜레이 회로부(30)의 딜레이 시간이 지난 후에는 노드(Nd2)의 신호가 '하이'로 변하기 때문에 PMOS 트랜지스터(P1)는 턴오프되고 NMOS 트랜지스터(N1)가 턴온되어 노드(Nd4)는 '로우'로 다시 내려간다.

도 5a는 도 2에 도시된 논(non) 50:50 PLL부(100)에서 발생된 논 50:50의 듀티를 가진 클럭(CLK)(CLKB)의 파형도이다. 여기서, (a)는 소스(source) 클럭(CLK)(CLKB)이고, (b)는 논(non) 50:50 PLL부(100)에서 발생된 논 50:50의 듀티를 가진 클럭(CLK)(CLKB)의 파형도이다.

도 5b는 도 2에 도시된 클럭 듀티 보정 버퍼부(200)의 출력 파형도로서, 논(non) 50:50의 클럭(CLK)(CLKB)을 50:50의 듀티 사이클로 바꾸어주는 과정을 나타낸 것이다. 여기서, 클럭(OUT)는 (CLK+CLKBD)/2로 합성되어 50:50의 클럭으로 출력된다. 클럭(OUTB)은 (CLKB+CLKD)/2로 연산되어 출력된다.

따라서, 클럭 듀티 보정회로를 이용하여 2개의 위상을 갖는 클럭 신호를 출력할 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 2개의 위상 출력을 갖는 PLL 회로에 의하면, 기존의 1개의 위상 클럭으로만 이용되던 시스템에서 2개 이상의 위상을 출력시킬 수 있으므로, 여러가지의 위상 클럭을 이용하여 칩을 동작시킬 수 있다.

Claims

반도체 메모리 장치의 페이스 락 루프(PLL) 회로에 있어서,

논(non) 50:50의 제1 및 제2 클럭을 발생하는 논 클럭 PLL부와,

상기 논 클럭 PLL부에서 발생된 상기 논 50:50의 제1 및 제2 클럭를 수신하여 50:50의 듀티를 갖는 제3 및 제4 클럭을 발생하는 클럭 듀티 보정부를 구비한 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 1 항에 있어서, 상기 클럭 듀티 보정부는,

상기 제1 클럭을 수신하여 상기 제1 클럭이 제1 전위레벨에서 제2 전위레벨로 전이된 후 다시 제1 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는 제1 듀티 보정 버퍼부와,

상기 제2 클럭의 반전된 신호를 수신하여 이 신호가 제2 전위레벨에서 제1 전위레벨로 전이된 후 다시 제2 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는 제2 듀티 보정 버퍼부와,

상기 제1 클럭의 반전된 신호를 수신하여 이 신호가 제2 전위레벨에서 제1 전위레벨로 전이된 후 다시 제2 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는 제4 듀티 보정 버퍼부와,

상기 제2 클럭을 수신하여 상기 제1 클럭이 제1 전위레벨에서 제2 전위레벨로 전이된 후 다시 제1 전위레벨로 전이될 때 일정시간 지연된 신호를 출력하는제4 듀티 보정 버퍼부와,

상기 제1 및 제2 듀티 보정 버퍼부의 출력 신호를 합성하여 상기 제3 클럭을 발생하는 제1 버퍼부와,

상기 제3 및 제4 듀티 보정 버퍼부의 출력 신호를 합성하여 상기 제4 클럭을 발생하는 제2 버퍼부로 구성된 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 2 항에 있어서, 상기 제1 내지 제4 듀티 보정 버퍼부는,

입력 신호를 일정 시간 지연시켜 출력하는 딜레이부와,

상기 딜레이부로 부터의 신호를 반전시켜 출력하는 인버터와,

상기 인버터의 출력 신호와 상기 입력 신호의 전위레벨에 의해 제1 노드로 '하이' 또는 '로우' 신호를 출력하는 제1 버퍼부와,

상기 제1 노드의 신호를 수신하여 상기 제1 노드의 신호의 반전된 신호를 출력 노드로 발생하는 제2 버퍼부로 각각 구성된 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 3 항에 있어서

상기 딜레이부는 저항 및 캐패시터로 구성된 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 3 항에 있어서, 상기 제1 버퍼부는,

상기 입력 신호에 의해 동작이 제어되는 제1 풀업 소자와,

상기 인버터의 출력 신호에 의해 동작이 제어되는 제2 풀업 소자와,

상기 입력 신호에 의해 동작이 제어되는 제1 풀다운 소자와,

상기 인버터의 출력 신호에 의해 동작이 제어되는 제2 풀다운 소자로 구성된 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 5 항에 있어서,

상기 제1 및 제2 풀업 소자는 PMOS 트랜지스터인 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 5 항에 있어서,

상기 제1 및 제2 풀다운 소자는 NMOS 트랜지스터인 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 5 항에 있어서, 상기 제1 버퍼부는,

상기 제1 풀업 소자와 병렬로 접속된 다이오드 구조의 제3 풀업 소자를 추가로 구비한 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 8 항에 있어서,

상기 제3 풀업 소자는 PMOS 트랜지스터인 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 5 항에 있어서, 상기 제1 버퍼부는,

상기 제1 풀다운 소자와 병렬로 접속된 다이오드 구조의 제3 풀다운 소자를 추가로 구비한 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 10 항에 있어서,

상기 제3 풀다운 소자는 NMOS 트랜지스터인 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.
제 2 항에 있어서,

상기 제 2 버퍼부는 PMOS 트랜지스터로 구성된 풀업 소자와 NMOS 트랜지스터로 구성된 풀다운 소자를 구비한 것을 특징으로 하는 2개의 위상 출력을 갖는 PLL 회로.