JP2707955B2

JP2707955B2 - Ｐｌｌ回路

Info

Publication number: JP2707955B2
Application number: JP5293984A
Authority: JP
Inventors: 祐司堀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-10-29
Filing date: 1993-10-29
Publication date: 1998-02-04
Anticipated expiration: 2013-02-04
Also published as: JPH07131339A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰＬＬ回路に係り、特に
演算増幅器を用いた積分器より出力される傾斜波を入力
信号でサンプリングする構成の位相比較器を有するＰＬ
Ｌ回路に関する。

【０００２】

【従来の技術】従来より広く用いられているＰＬＬ（Ｐ
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路において、Ｐ
ＬＬ回路を構成する位相比較器として排他的論理和回路
を使用したものやチャージポンプを用いたものが知られ
ているが、演算増幅器を用いた積分器より出力される傾
斜波を入力信号でサンプリングする構成のものも知られ
ている（例えば、特開平１−２４６９２０号公報）。

【０００３】図３はこの種の位相比較器を有する従来の
一例の回路図を示す。同図において、ＰＬＬ回路は位相
比較器１０、低域フィルタ１５、アンプ１６、電圧制御
型水晶発振器（ＶＣＸＯ）１７及び分周器１８よりなる
一巡の閉ループ回路より構成されている。位相比較器１
０は分周器１８の出力信号を増幅する増幅回路１１と、
増幅回路１１の出力信号を積分する積分器１２と、積分
器１２に基準電圧を供給する基準電圧発生回路１３と、
アナログスイッチ１４とよりなる。

【０００４】増幅回路１１はＮＰＮトランジスタＱ₁、
ＰＮＰトランジスタＱ₂、トランジスタＱ₁のベースに接
続された抵抗１、トランジスタＱ₁のコレクタとＱ₂のベ
ース間に接続された抵抗２、Ｑ₁のコレクタ、Ｑ₂のエミ
ッタと電源電圧Ｖ_ccとの間にそれぞれ接続された抵抗３
及び４と、後述の演算増幅器１９の出力端子とＱ₂のベ
ースとの間に接続された抵抗５とより構成されている。

【０００５】また、積分器１２は演算増幅器１９と、ト
ランジスタＱ₂のエミッタと演算増幅器１９の反転入力
端子との間に接続されている抵抗６と、演算増幅器１９
の出力端子と反転入力端子との間に接続されているコン
デンサ９とより構成されている。更に、基準電圧発生回
路１３は電源電圧Ｖ_ccを抵抗７及び８により抵抗分圧す
る回路構成とされており、これにより発生した基準電圧
を演算増幅器１９の非反転入力端子に印加する構成とさ
れている。

【０００６】アナログスイッチ１４は外部から入力され
る入力信号でスイッチング制御されるスイッチで、オン
のときには積分器１２から入力される傾斜波を低域フィ
ルタ１５へ出力し、オフのときにはこの入力傾斜波の伝
送を遮断する。すなわち、図４（Ａ）に示す如きパルス
列が入力信号として入力されると、アナログスイッチ１
４は入力パルス列がハイレベルになったとき導通するよ
うにされており、また積分器１２の演算増幅器１９より
取り出される傾斜波は図４（Ｂ）に示す如く、その傾斜
部分で入力パルス列がハイレベルとなるような位相関係
で出力される台形波であるため、アナログスイッチ１４
からは台形波の傾斜部分を入力パルス列がハイレベルに
なったときにサンプリングした電圧が取り出される。

【０００７】従って、アナログスイッチ１４の出力電圧
は入力信号と演算増幅器１９の出力台形波との位相差に
応じたサンプリングレベルとなる。このアナログスイッ
チ１４の出力電圧は位相誤差信号として低域フィルタ１
５に入力されて、直流成分のみ取り出され図４（Ｃ）に
示す如き直流電圧とされる。

【０００８】低域フィルタ１５の出力電圧はアンプ１６
により所要レベルに増幅された後ＶＣＸＯ１７に制御電
圧として印加され、その出力発振周波数を可変制御す
る。ＶＣＸＯ１７の出力信号はパルス列で、ＰＬＬ回路
の出力信号として外部へ出力される一方、分周器１８に
よりアナログスイッチ１４に外部から入力される前記入
力パルス列の繰り返し周波数と同じ周波数に分周された
後、増幅回路１１の抵抗１を介してトランジスタＱ₁の
ベースに入力される。

【０００９】増幅回路１１で増幅された分周器１８の出
力信号は、エミッタホロワを構成しているトランジスタ
Ｑ₂のエミッタより取り出されて、抵抗６を介して演算
増幅器１９の反転入力端子に入力される。演算増幅器１
９は前記したように積分器１２を構成しており、その反
転入力端子の入力信号と同一繰り返し周波数で、かつ、
立下りが傾斜した、図４（Ｂ）、図５及び図６（Ｅ）に
示す如き台形波Ｖ₀を発生出力する。

【００１０】ここで、分周器１８から増幅回路１１に入
力される信号Ｖ_iは図６（Ａ）に示す如きパルス列で、
このときのトランジスタＱ ₁のコレクタ（図３のの
点）における信号波形は図６（Ｂ）に、またトランジス
タＱ₂のベース（図３のの点）における信号波形は同
図（Ｃ）に、更にＱ₂のエミッタ（図３のの点）にお
ける信号波形は同図（Ｄ）に示す如くになる。

【００１１】図３の抵抗１、２、３、４、５、６、７及
び８の各抵抗値をＲ₁、Ｒ₂、Ｒ₃、Ｒ₄、Ｒ₅、Ｒ₆、Ｒ₇
及びＲ₈とすると、図６（Ｂ）〜（Ｅ）の各波形におけ
る電圧値Ｖ_1a、Ｖ_1b、Ｖ_2a、Ｖ_2b、Ｖ_2c、Ｖ_2d、Ｖ_3a、
Ｖ_3b、Ｖ_3c、及びＶ_3dはそれぞれ次式で表される。な
お、次式中、Ｖ_0d、Ｖ_0bはそれぞれ図６（Ｅ）に示すよ
うに台形波Ｖ₀のハイレベル電圧とローレベル電圧、Ｖ
_BEはトランジスタＱ₂のベース・エミッタ間電圧であ
る。

【００１２】

【数１】

【００１３】

【数２】ここで、演算増幅器１９の入力インピーダンスが無限大
であるとすると、点における図６（Ｃ）に示す信号が
Ｖ_2dの値を示しているとき、演算増幅器１９の出力信号
Ｖ₀は図６（Ｅ）に示すようにＶ_0dで一定であるから、
抵抗６には電流は流れず、その両端の電位は演算増幅器
１９の非反転入力端子の電圧、すなわち基準電圧｛Ｒ₇
／（Ｒ₇＋Ｒ₈）｝Ｖ_CCに等しくなる。従って、電圧Ｖ_2d
をトランジスタＱ₂のベース・エミッタ間電圧Ｖ_BEを用
いて表わすと（１０）式より次式に示す如くになる。

【００１４】

【数３】また、上式と（６）式とから次式が得られる。

【００１５】

【数４】また、図６（Ｅ）に示した演算増幅器１９の出力台形波
Ｖ₀の時間Ｔで示される傾斜部分の傾きは、抵抗６の抵
抗値Ｒ₆とコンデンサ９の容量値Ｃ₁とによる時定数によ
って決まるため、抵抗値Ｒ₆と容量値Ｃ₁が変化しなけれ
ば傾きは一定である。

【００１６】

【発明が解決しようとする課題】しかるに、上記の従来
のＰＬＬ回路では、演算増幅器１９よりアナログスイッ
チ１４に入力される台形波Ｖ₀のハイレベルＶ_0dが（１
２）式で示すように、トランジスタＱ₂のベース・エミ
ッタ間電圧Ｖ_BEに依存しているため、回路周囲の温度が
変化し、それによって例えばＶ_BEが小さくなったときに
は、（１２）式からわかるようにＶ_0dの値が温度変化前
よりも大きくなり、その結果台形波Ｖ₀が図５に実線で
示す波形から破線で示す波形に変化してしまう。

【００１７】ＰＬＬ回路は入力信号の位相及び周波数が
一定ならば、台形波Ｖ₀の傾斜部分の一定電圧をアナロ
グスイッチ１４によりサンプリングさせようと動作する
ため、上記の如く温度変化により台形波Ｖ₀の波形（ハ
イレベルの電位Ｖ_0d）が変化してしまうと、演算増幅器
１９の出力台形波Ｖ₀と位相が一致しているＶＣＸＯ１
７の出力信号の位相が図５にｔで示す時間だけずれてし
まう。

【００１８】なお、台形波Ｖ₀のローレベルの電位Ｖ_0b
が温度変化により変化しても、ＰＬＬ回路は台形波Ｖ₀
の傾斜部分の電圧をアナログスイッチ１４によりサンプ
リングして位相誤差信号を出力する構成であるから、位
相誤差信号に与える影響はない。

【００１９】本発明は上記の点に鑑みなされたもので、
周囲温度変動によらず積分器の出力傾斜波の波形変化を
低減若しくは除去し得るＰＬＬ回路を提供することを目
的とする。

【００２０】

【課題を解決するための手段】本発明は上記の目的を達
成するため、電圧制御発振器の出力信号を増幅する増幅
回路と、増幅回路の最終段のエミッタホロワトランジス
タより取り出された増幅信号を積分する積分器と、積分
器に基準電圧を供給する基準電圧発生回路と、積分器よ
り取り出された傾斜波の傾斜部分を入力信号でサンプリ
ングするアナログスイッチとからなる位相比較器を有す
るＰＬＬ回路において、積分器は、エミッタホロワトラ
ンジスタのエミッタに第１の抵抗を介してその反転入力
端子が接続されると共に、その入出力端子間にコンデン
サが接続された演算増幅器により構成され、基準電圧発
生回路を、演算増幅器の非反転入力端子と高電位側電源
端子との間に接続された第２の抵抗と、非反転入力端子
と低電位側電源端子との間に接続された第３の抵抗及び
エミッタホロワトランジスタのＰＮ接合温度特性と同一
の特性を持つｍ個（ｍは１、２、３のいずれか）の温度
補償素子よりなる直列回路とからなる構成としたもので
ある。

【００２１】

【作用】積分器より出力される傾斜波のハイレベルの電
圧は従来は（１２）式に示したように増幅回路の最終段
のエミッタホロワトランジスタのＰＮ接合温度特性に左
右される。これに対し、本発明では基準電圧発生回路に
上記のエミッタホロワトランジスタのＰＮ接合温度特性
と同一の特性を持つ温度補償素子を１個、２個又は３個
設けることにより、積分器より出力される台形波などの
傾斜波のハイレベルの電圧におけるエミッタホロワトラ
ンジスタのＰＮ接合温度特性の影響を低減若しくは除去
することができる。

【００２２】

【実施例】次に、本発明の実施例について説明する。図
１は本発明の第１実施例の構成図を示す。同図中、図３
と同一構成部分には同一符号を付し、その説明を省略す
る。図１において、ＰＬＬ回路は位相比較器２０と、位
相比較器２０の出力信号の直流成分のみを取り出す低域
フィルタ１５と、低域フィルタ１５の出力直流信号を増
幅するアンプ１６と、アンプ１６の出力信号レベルに応
じた発振周波数のパルス列（方形波）を出力するＶＣＸ
Ｏ１７と、ＶＣＸＯ１７の出力パルス列を分周して位相
比較器２０へ出力する分周器１８よりなる閉ループ回路
構成とされている。

【００２３】ＰＬＬ回路の一部を構成する位相比較器２
０は、分周器１８の出力パルス列を増幅する増幅回路１
１と、増幅回路１１の出力信号を積分して台形波を発生
する積分器１２と、積分器１２を構成する演算増幅器１
９の反転入力端子に基準電圧を供給する基準電圧発生回
路２１と、入力信号によりスイッチングされて上記台形
波の傾斜部分を入力信号によりサンプリングするアナロ
グスイッチ１４とより構成されている。

【００２４】基準電圧発生回路２１は、抵抗７及び８
と、ＰＮＰトランジスタＱ₃ とより構成されている。こ
こで、演算増幅器１９の非反転入力端子と高電位側電源
であるＶ_ccの端子との間に抵抗８が接続され、また、演
算増幅器１９の非反転入力端子と低電位側電源端子であ
るグランド端子との間に、抵抗７とベース・エミッタ間
が接続されたトランジスタＱ₃ とよりなる直列回路が接
続されている。

【００２５】トランジスタＱ₃ は、増幅回路１１の最終
段のエミッタホロワトランジスタＱ₂ と同じ特性のトラ
ンジスタであり、従ってトランジスタＱ₂ のベース・エ
ミッタ間のＰＮ接合の温度特性と同一のＰＮ接合温度特
性を有している温度補償素子である。また、トランジス
タＱ₃ はエミッタが演算増幅器１９の非反転入力端子と
抵抗８との接続点に接続され、コレクタ及びベースが抵
抗７の一端に共通接続されており、いわゆるダイオード
接続されている。

【００２６】次に、本実施例の動作について説明する。
本実施例も図６と同様の波形の信号出力される。すなわ
ち、トランジスタＱ₁ のベースに図６（Ａ）に示したよ
うな方形波Ｖ_i が入力されると、そのハイレベル期間ト
ランジスタＱ₁ がオンとなり、トランジスタＱ₁ のコレ
クタ（点）の電位が図６（Ｂ）に示したようにほぼグ
ランド電位となり、これにより、トランジスタＱ₂ のベ
ース（点）の電位は図６（Ｃ）に示したようにＶ_2d、
Ｑ₂ のエミッタ（点）の電位は図６（Ｄ）に示したよ
うにＶ_3d、演算増幅器１９の出力電位は図６（Ｅ）に示
したようにハイレベル電位Ｖ_0dとなる。

【００２７】方形波Ｖ_i がハイレベルからローレベルに
立ち下がると、トランジスタＱ₁ がオフとなり、そのコ
レクタ電位がＶ_1aにまで上昇し、これによりＱ₂ のベー
ス電位もＶ_2aにまで上昇し、その結果Ｑ₂ のコレクタ電
位もＶ_3aにまで上昇する。すると、コンデンサ９の充電
電荷が抵抗値Ｒ₆ とコンデンサ９の容量値Ｃ₁ とで決ま
る時定数で放電し始めて演算増幅器１９の出力電位Ｖ₀
が図６（Ｅ）に示すようにＶ_0bまで低下する。この時Ｑ
₁ のコレクタ電位はＶ_1b、Ｑ₂ のベース電位とコレクタ
電位はそれぞれＶ_2b、Ｖ_3bとなる。方形波Ｖ_i がローレ
ベルからハイレベルに立ち上がると、トランジスタＱ₁
がオンとなり、積分器１２の積分によりＱ₂ のベース電
位とコレクタ電位はそれぞれＶ_2c、Ｖ_3cとなり、その後
Ｖ_2d、Ｖ_3dとなる。

【００２８】上記の動作を行う本実施例において、基準
電圧発生回路２１から演算増幅器１９の非反転入力端子
に入力される基準電圧Ｖ₊ は、次式で表される。

【００２９】

【数５】ただし、上式中、Ｖ_ＢＥはトランジスタＱ_３のベース・
エミッタ間電圧で、これは回路周囲温度変動に関係な
く、トランジスタＱ_２のベース・エミッタ間電圧に常に
等しい。前記したように、トランジスタＱ_３はトランジ
スタＱ_２と同じ特性のトランジスタであるからである。

【００３０】演算増幅器１９はその反転入力端子の電圧
も上記（１３）式で表された非反転入力端子の入力基準
電圧Ｖ_＋になるように動作する。演算増幅器１９の入力
インピーダンスを無限大と仮定しているので、演算増幅
器１９の出力電圧Ｖ_０がＶ_０ｄの値を示している期間は
抵抗６に電流が流れず、そのため演算増幅器１９の反転
入力端子と点の電位はそれぞれ等しくＶ_＋になる。

【００３１】また、点の電位は点の電位よりトラン
ジスタＱ_２のベース・エミッタ間電圧Ｖ_ＢＥだけ低く、
かつ、Ｖ_０がＶ_０ｄの値を示している期間は点の電位
（ＧＮＤ）と演算増幅器１９の出力電圧Ｖ_０（Ｖ_０ｄ）
との電位差を抵抗２と５で分圧した電位に等しくなるか
ら、次式が成立する。

【００３２】

【数６】従って、本実施例の演算増幅器１９の出力台形波のハイ
レベルの電位Ｖ_0dは（１４）式からわかるように、（１
２）式に示した従来の電位Ｖ_0dに比しトランジスタＱ₃
の介挿接続によりＶ_BEによる温度変動はＲ₇ ／（Ｒ₇ ＋
Ｒ₈ ）だけ小さくすることができる。

【００３３】次に、本発明の第２実施例について図２の
第２実施例の構成図と共に説明する。同図中、図１と同
一構成部分には同一符号を付し、その説明を省略する。
図２に示す第２実施例は第１実施例に比し位相比較器３
０、より具体的には基準電圧発生回路３１の構成が異な
る。すなわち、図２に示す位相比較器３０は分周器１８
の出力パルス列を増幅する増幅回路１１と、増幅回路１
１の出力信号を積分して台形波を発生する積分器１２
と、積分器１２を構成する演算増幅器１９の反転入力端
子に基準電圧を供給する基準電圧発生回路３１と、入力
信号によりスイッチングされて上記台形波の傾斜部分を
入力信号によりサンプリングするアナログスイッチ１４
とより構成されている。

【００３４】基準電圧発生回路３１は、抵抗７及び８
と、ＰＮＰトランジスタＱ₃ 及びＱ₄とより構成されて
いる。ここで、演算増幅器１９の非反転入力端子と高電
位側電源であるＶ_ccの端子との間に抵抗８が接続され、
また、演算増幅器１９の非反転入力端子と低電位側電源
端子であるグランド端子に一端が接続された抵抗７の非
接地側端子との間に、いわゆるダイオード接続された２
個のトランジスタＱ₃ 及びＱ₄ が温度補償素子として直
列に介挿接続されている。

【００３５】トランジスタＱ₄ も、トランジスタＱ₃ と
同様に増幅回路１１の最終段のエミッタホロワトランジ
スタＱ₂ と同じ特性のトランジスタであり、従ってトラ
ンジスタＱ₂ 、Ｑ₃ のベース・エミッタ間のＰＮ接合の
温度特性と同一のＰＮ接合温度特性を有している。ま
た、抵抗Ｒ₇ 及びＲ₈ の抵抗値は等しくされている。従
って、本実施例の演算増幅器１９の非反転入力端子に印
加される基準電圧Ｖ₊ は（１３）式より次式で表され
る。

【００３６】

【数７】更に、本実施例の演算増幅器１９の出力台形波のハイレ
ベルの電位Ｖ_0dは次式で表される。

【００３７】

【数８】上式からわかるように、演算増幅器１９の出力台形波の
ハイレベルの電位Ｖ_0dは、温度変動により変化するＶ_BE
により全く依存しないので、温度変動による影響を完全
に無くすことができる。これにより、演算増幅器１９の
出力台形波Ｖ₀ は回路の周囲温度によらず常に一定とな
り、入力信号との位相差が温度により変化しない位相比
較器出力電圧を出力することができる。

【００３８】なお、本発明は上記の実施例に限定される
ものではなく、例えば温度補償素子として上記の実施例
ではエミッタホロワトランジスタＱ₂ と同一導電型のト
ランジスタＱ₃ 更にはＱ₄ を設けるように説明したが、
温度補償素子としてはトランジスタＱ₂ のＰＮ接合の温
度特性と同一の温度特性を有するダイオードなどを用い
ることもできる。

【００３９】また、上記の抵抗７及び８の間に直列に介
挿接続される温度補償素子の数をｎとすると、基準電圧
Ｖ₊ は次式で表される。

【００４０】

【数９】（１７）式からわかるようにｎが４以上となると、ｎが
０のときよりＶ_BEの影響が大きくなるため、本発明はｎ
が３以下の場合に適用することができる。ただし、ｎが
３のときはｎが１のときと同じ効果となるため、回路素
子数の低減によるコスト低減の観点からすると、温度補
償素子の数は３個よりも１個の方が望ましい。

【００４１】また、本発明では積分器１２より出力され
る信号は台形波として説明したが、三角波などの他の傾
斜波でもよく、また分周器１８を設けない構成のＰＬＬ
回路にも本発明を適用することができることは勿論であ
る。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
積分器より出力される台形波などの傾斜波のハイレベル
の電圧におけるエミッタホロワトランジスタのＰＮ接合
温度特性の影響を低減若しくは除去することができるた
め、上記の傾斜波の傾斜部分を入力信号でサンプリング
して位相誤差信号を得る構成のＰＬＬ回路において、入
力信号との位相差が温度変化により殆ど若しくは全く変
化しない位相誤差信号を得ることができ、ＰＬＬ回路の
性能向上に寄与するところ大である。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成図である。

【図２】本発明の第２実施例の構成図である。

【図３】従来の一例の構成図である。

【図４】図３の要部の動作説明用タイムチャートであ
る。

【図５】温度変化による積分器の出力台形波の波形変化
を示す図である。

【図６】ＰＬＬ回路の各部の動作説明用タイムチャート
である。

【符号の説明】

７、８基準電圧生成用抵抗１１増幅回路１２積分器１４アナログスイッチ１５低域フィルタ１７電圧制御型水晶発振器（ＶＣＸＯ）１８分周器１９演算増幅器２０、３０位相比較器２１、３１基準電圧発生回路Ｑ₁ ＮＰＮトランジスタＱ₂ 増幅回路の最終段のエミッタホロワ用ＰＮＰトラ
ンジスタＱ₃、Ｑ₄ 温度補償用ＰＮＰトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】電圧制御発振器の出力信号を増幅する増
幅回路と、該増幅回路の最終段のエミッタホロワトラン
ジスタより取り出された増幅信号を積分する積分器と、
該積分器に基準電圧を供給する基準電圧発生回路と、該
積分器より取り出された傾斜波の傾斜部分を入力信号で
サンプリングするアナログスイッチとからなる位相比較
器を有するＰＬＬ回路において、前記積分器は、前記エミッタホロワトランジスタのエミ
ッタに第１の抵抗を介してその反転入力端子が接続され
ると共に、その入出力端子間にコンデンサが接続された
演算増幅器により構成され、前記基準電圧発生回路を、前記演算増幅器の非反転入力
端子と高電位側電源端子との間に接続された第２の抵抗
と、該非反転入力端子と低電位側電源端子との間に接続
された第３の抵抗及び前記エミッタホロワトランジスタ
のＰＮ接合温度特性と同一の特性を持つｍ個（ｍは１、
２、３のいずれか）の温度補償素子よりなる直列回路と
から構成したことを特徴とするＰＬＬ回路。
【請求項２】前記第２及び第３の抵抗はそれぞれ同一
抵抗値であり、前記温度補償素子は前記エミッタホロワ
トランジスタと同一特性の２個のダイオード接続された
トランジスタであることを特徴とする請求項１記載のＰ
ＬＬ回路。