JPH07131304A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH07131304A JPH07131304A JP27237293A JP27237293A JPH07131304A JP H07131304 A JPH07131304 A JP H07131304A JP 27237293 A JP27237293 A JP 27237293A JP 27237293 A JP27237293 A JP 27237293A JP H07131304 A JPH07131304 A JP H07131304A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- operational amplifier
- voltage
- output voltage
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 デューティ比が５０％の２倍周クロックを発
生できるクロック発生回路を提供することを目的とす
る。 【構成】 演算増幅器７の出力電圧は、入力抵抗８に供
給される反転クロックｂの変化に同期して、１次関数の
特性に従って直線状に変化する。従って、ＥＯＲゲート
１３は、インバータ１２のクロックｄを基に、反転クロ
ックｂの２倍周クロック、即ち、デューティ比が５０％
の２倍周クロックｅを容易に発生できる。
生できるクロック発生回路を提供することを目的とす
る。 【構成】 演算増幅器７の出力電圧は、入力抵抗８に供
給される反転クロックｂの変化に同期して、１次関数の
特性に従って直線状に変化する。従って、ＥＯＲゲート
１３は、インバータ１２のクロックｄを基に、反転クロ
ックｂの２倍周クロック、即ち、デューティ比が５０％
の２倍周クロックｅを容易に発生できる。
Description
【０００１】
【産業上の利用分野】本発明は、或る周波数のクロック
を基に２倍周クロックを発生するクロック発生回路に関
する。
を基に２倍周クロックを発生するクロック発生回路に関
する。
【０００２】
【従来の技術】図３は従来のクロック発生回路を示して
いる。図３において、（１）はインバータであり、或る
周波数のクロックａを反転し、反転クロックｂを発生す
るものである。（２）（３）は各々抵抗及びコンデンサ
（積分回路）であり、抵抗（２）の抵抗値及びコンデン
サ（３）の容量で定まる時定数を有する。即ち、前記積
分回路は、反転クロックｂが立上った時に前記時定数に
従って充電を行い、又、反転クロックｂが立下った時に
前記時定数に従って放電を行う。（４）はインバータで
あり、閾値電圧Ｖthを有する。即ち、インバータ（４）
は、前記積分回路の充放電電圧ｃが閾値電圧Ｖthより高
い時にローレベルとなり、且つ、前記積分回路の充放電
電圧ｃが閾値電圧Ｖthより低い時にハイレベルとなるク
ロックｄを発生する。（５）はＥＮＯＲゲートであり、
反転クロックｂ及びクロックｄの排他的論理和を演算
し、反転クロックｂの２倍周クロックｅを発生するもの
である。尚、図３の動作は、図４のタイムチャートに示
す通りである。
いる。図３において、（１）はインバータであり、或る
周波数のクロックａを反転し、反転クロックｂを発生す
るものである。（２）（３）は各々抵抗及びコンデンサ
（積分回路）であり、抵抗（２）の抵抗値及びコンデン
サ（３）の容量で定まる時定数を有する。即ち、前記積
分回路は、反転クロックｂが立上った時に前記時定数に
従って充電を行い、又、反転クロックｂが立下った時に
前記時定数に従って放電を行う。（４）はインバータで
あり、閾値電圧Ｖthを有する。即ち、インバータ（４）
は、前記積分回路の充放電電圧ｃが閾値電圧Ｖthより高
い時にローレベルとなり、且つ、前記積分回路の充放電
電圧ｃが閾値電圧Ｖthより低い時にハイレベルとなるク
ロックｄを発生する。（５）はＥＮＯＲゲートであり、
反転クロックｂ及びクロックｄの排他的論理和を演算
し、反転クロックｂの２倍周クロックｅを発生するもの
である。尚、図３の動作は、図４のタイムチャートに示
す通りである。
【０００３】
【発明が解決しようとする課題】ところで、前記積分回
路の充放電電圧ｃは、指数関数の特性に従って充放電カ
ーブを描く。従って、インバータ（４）の閾値電圧Ｖth
を電源Ｖddの中点電圧に設定しておけば、クロックａの
半周期毎にデューティ比が等しい２倍周クロックｅを発
生できる。
路の充放電電圧ｃは、指数関数の特性に従って充放電カ
ーブを描く。従って、インバータ（４）の閾値電圧Ｖth
を電源Ｖddの中点電圧に設定しておけば、クロックａの
半周期毎にデューティ比が等しい２倍周クロックｅを発
生できる。
【０００４】特に、抵抗（２）の抵抗値及びコンデンサ
（３）の容量で定まる時定数を大きく設定すれば、充放
電電圧ｃの傾斜が緩やかになると共に振幅が小さくなる
為、デューティ比が５０％に近い２倍周クロックｅを発
生できる。ところで、抵抗（２）の抵抗値及びコンデン
サ（３）の容量で定まる時定数、及び、インバータ
（４）の閾値電圧Ｖthは、温度変化及び経時変化等の影
響を受けて変動するものである。従って、２倍周クロッ
クｅは、時定数を大きくする程、デューティ比が大幅に
変動し易くなる為、マイクロコンピュータの動作クロッ
クとして使用できない問題があった。因みに、マイクロ
コンピュータは、デューティ比が５０％のクロックを基
にシステムクロックを作っている。
（３）の容量で定まる時定数を大きく設定すれば、充放
電電圧ｃの傾斜が緩やかになると共に振幅が小さくなる
為、デューティ比が５０％に近い２倍周クロックｅを発
生できる。ところで、抵抗（２）の抵抗値及びコンデン
サ（３）の容量で定まる時定数、及び、インバータ
（４）の閾値電圧Ｖthは、温度変化及び経時変化等の影
響を受けて変動するものである。従って、２倍周クロッ
クｅは、時定数を大きくする程、デューティ比が大幅に
変動し易くなる為、マイクロコンピュータの動作クロッ
クとして使用できない問題があった。因みに、マイクロ
コンピュータは、デューティ比が５０％のクロックを基
にシステムクロックを作っている。
【０００５】そこで、本発明は、デューティ比が５０％
の２倍周クロックを発生できるクロック発生回路を提供
することを目的とする。
の２倍周クロックを発生できるクロック発生回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、演算増幅器、前記演算増幅器の一方の入力端子と
接続された入力抵抗、前記演算増幅器の一方の入力端子
及び出力端子の間に接続された帰還コンデンサを有し、
前記演算増幅器の一方の入力端子の電圧が他方の入力端
子の基準電圧と等しくなる様に、積分動作を行う積分手
段と、前記積分手段の出力電圧を或る閾値電圧を境に反
転する反転手段と、前記反転手段の出力電圧を基に、前
記入力抵抗に供給されるクロックの２倍周クロックを発
生するクロック発生手段と、を備えた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、演算増幅器、前記演算増幅器の一方の入力端子と
接続された入力抵抗、前記演算増幅器の一方の入力端子
及び出力端子の間に接続された帰還コンデンサを有し、
前記演算増幅器の一方の入力端子の電圧が他方の入力端
子の基準電圧と等しくなる様に、積分動作を行う積分手
段と、前記積分手段の出力電圧を或る閾値電圧を境に反
転する反転手段と、前記反転手段の出力電圧を基に、前
記入力抵抗に供給されるクロックの２倍周クロックを発
生するクロック発生手段と、を備えた点である。
【０００７】
【作用】本発明によれば、演算増幅器の出力電圧は、入
力抵抗に供給されるクロックの変化に同期して、１次関
数の特性に従って直線状に変化する。従って、クロック
発生手段は、反転手段の出力電圧を基に、前記クロック
の２倍周クロック、即ち、デューティ比が５０％の２倍
周クロックを容易に発生できる。
力抵抗に供給されるクロックの変化に同期して、１次関
数の特性に従って直線状に変化する。従って、クロック
発生手段は、反転手段の出力電圧を基に、前記クロック
の２倍周クロック、即ち、デューティ比が５０％の２倍
周クロックを容易に発生できる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のクロック発生回路を示す図である。
図１において、（６）はインバータであり、クロックａ
を反転した反転クロックｂを発生するものである。
（７）は演算増幅器であり、−（反転入力）端子は入力
抵抗（８）を介してインバータ（６）の出力側と接続さ
れ、＋（非反転入力）端子は電源Ｖdd及び接地の間に直
列接続された抵抗（９）（１０）の接続点と接続され、
−端子及び出力端子は帰還コンデンサ（１１）を介して
接続されている。即ち、演算増幅器（７）は、入力抵抗
（８）の抵抗値及び帰還コンデンサ（１１）の容量で定
まる時定数に従って、−端子の電圧が＋端子の基準電圧
Ｖrefと等しくなる様に負帰還動作する。尚、演算増幅
器（７）の出力電圧は、−端子の電圧が基準電圧Ｖref
で安定する為、入力抵抗（８）に依存して１次関数の特
性に従って直線状に変化する。又、入力抵抗（８）の抵
抗値及び帰還コンデンサ（１１）の容量で定まる時定数
は、演算増幅器（７）の出力電圧ｃがクロックａの各周
期毎に飽和しない値に設定されている。例えば、反転ク
ロックｂが立上ると、演算増幅器（７）の−端子の電圧
が入力抵抗（８）を介して上昇し、これに伴い、演算増
幅器（７）の出力電圧は帰還コンデンサ（１１）を介し
て直線状に上昇する。反対に、反転クロックｂが立下る
と、演算増幅器（７）の−端子の電圧が入力抵抗（８）
を介して下降し、これに伴い、演算増幅器（７）の出力
電圧は帰還コンデンサ（１１）を介して直線状に下降す
る。（１２）はインバータであり、Ｖdd／２の閾値電圧
Ｖthを有する。即ち、インバータ（１２）は、演算増幅
器（７）の出力電圧ｃが閾値電圧Ｖthより高い時にロー
レベルとなり、且つ、演算増幅器（７）の出力電圧ｃが
閾値電圧Ｖthより低い時にハイレベルとなり、反転クロ
ックｂに比べて９０度の位相差を有するクロックｄを発
生する。（１３）はＥＯＲゲートであり、反転クロック
ｂ及びクロックｄの排他的論理和を演算するものであ
る。従って、ＥＯＲゲート（１３）は、周波数がクロッ
クａの２倍であると共にデューティ比が５０％の２倍周
クロックｅを確実に発生する。尚、図１の動作は、図２
のタイムチャートに示す通りである。
る。図１は本発明のクロック発生回路を示す図である。
図１において、（６）はインバータであり、クロックａ
を反転した反転クロックｂを発生するものである。
（７）は演算増幅器であり、−（反転入力）端子は入力
抵抗（８）を介してインバータ（６）の出力側と接続さ
れ、＋（非反転入力）端子は電源Ｖdd及び接地の間に直
列接続された抵抗（９）（１０）の接続点と接続され、
−端子及び出力端子は帰還コンデンサ（１１）を介して
接続されている。即ち、演算増幅器（７）は、入力抵抗
（８）の抵抗値及び帰還コンデンサ（１１）の容量で定
まる時定数に従って、−端子の電圧が＋端子の基準電圧
Ｖrefと等しくなる様に負帰還動作する。尚、演算増幅
器（７）の出力電圧は、−端子の電圧が基準電圧Ｖref
で安定する為、入力抵抗（８）に依存して１次関数の特
性に従って直線状に変化する。又、入力抵抗（８）の抵
抗値及び帰還コンデンサ（１１）の容量で定まる時定数
は、演算増幅器（７）の出力電圧ｃがクロックａの各周
期毎に飽和しない値に設定されている。例えば、反転ク
ロックｂが立上ると、演算増幅器（７）の−端子の電圧
が入力抵抗（８）を介して上昇し、これに伴い、演算増
幅器（７）の出力電圧は帰還コンデンサ（１１）を介し
て直線状に上昇する。反対に、反転クロックｂが立下る
と、演算増幅器（７）の−端子の電圧が入力抵抗（８）
を介して下降し、これに伴い、演算増幅器（７）の出力
電圧は帰還コンデンサ（１１）を介して直線状に下降す
る。（１２）はインバータであり、Ｖdd／２の閾値電圧
Ｖthを有する。即ち、インバータ（１２）は、演算増幅
器（７）の出力電圧ｃが閾値電圧Ｖthより高い時にロー
レベルとなり、且つ、演算増幅器（７）の出力電圧ｃが
閾値電圧Ｖthより低い時にハイレベルとなり、反転クロ
ックｂに比べて９０度の位相差を有するクロックｄを発
生する。（１３）はＥＯＲゲートであり、反転クロック
ｂ及びクロックｄの排他的論理和を演算するものであ
る。従って、ＥＯＲゲート（１３）は、周波数がクロッ
クａの２倍であると共にデューティ比が５０％の２倍周
クロックｅを確実に発生する。尚、図１の動作は、図２
のタイムチャートに示す通りである。
【０００９】以上より、デューティ比が５０％の２倍周
クロックを容易に発生でき、マイクロコンピュータの動
作クロック源として使用できる。
クロックを容易に発生でき、マイクロコンピュータの動
作クロック源として使用できる。
【００１０】
【発明の効果】本発明によれば、周波数が入力クロック
の２倍であると共にデューティ比が５０％の２倍周クロ
ックを確実且つ容易に発生できる利点が得られる。
の２倍であると共にデューティ比が５０％の２倍周クロ
ックを確実且つ容易に発生できる利点が得られる。
【図１】本発明のクロック発生回路を示す図である。
【図２】図１の動作を示すタイムチャートである。
【図３】従来のクロック発生回路を示す図である。
【図４】図３の動作を示すタイムチャートである。
（７） 演算増幅器 （８） 入力抵抗 （１１） 帰還コンデンサ （１２） インバータ （１３） ＥＯＲゲート
Claims (2)
- 【請求項１】 演算増幅器、前記演算増幅器の一方の入
力端子と接続された入力抵抗、前記演算増幅器の一方の
入力端子及び出力端子の間に接続された帰還コンデンサ
を有し、前記演算増幅器の一方の入力端子の電圧が他方
の入力端子の基準電圧と等しくなる様に、積分動作を行
う積分手段と、 前記積分手段の出力電圧を或る閾値電圧を境に反転する
反転手段と、 前記反転手段の出力電圧を基に、前記入力抵抗に供給さ
れるクロックの２倍周クロックを発生するクロック発生
手段と、 を備えたことを特徴とするクロック発生回路。 - 【請求項２】 前記積分手段の出力電圧が前記クロック
の各周期毎に飽和しない様に、前記入力抵抗及び前記帰
還コンデンサから成る時定数を設定していることを特徴
とする請求項１記載のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27237293A JPH07131304A (ja) | 1993-10-29 | 1993-10-29 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27237293A JPH07131304A (ja) | 1993-10-29 | 1993-10-29 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131304A true JPH07131304A (ja) | 1995-05-19 |
Family
ID=17512975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27237293A Pending JPH07131304A (ja) | 1993-10-29 | 1993-10-29 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131304A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464932B1 (ko) * | 1997-03-31 | 2005-02-28 | 매그나칩 반도체 유한회사 | 위상 보간법을 이용한 클록 신호 배수 방법및 그 장치 |
| CN117134746A (zh) * | 2022-05-19 | 2023-11-28 | 上海韦尔半导体股份有限公司 | 时钟产生电路 |
-
1993
- 1993-10-29 JP JP27237293A patent/JPH07131304A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464932B1 (ko) * | 1997-03-31 | 2005-02-28 | 매그나칩 반도체 유한회사 | 위상 보간법을 이용한 클록 신호 배수 방법및 그 장치 |
| CN117134746A (zh) * | 2022-05-19 | 2023-11-28 | 上海韦尔半导体股份有限公司 | 时钟产生电路 |
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