KR940008192B1

KR940008192B1 - 듀티 50%을 갖는 주파수 체배기

Info

Publication number: KR940008192B1
Application number: KR1019920000212A
Authority: KR
Inventors: 오승곤
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1992-01-09
Filing date: 1992-01-09
Publication date: 1994-09-07
Also published as: KR930017309A

Abstract

내용 없음.

Description

듀티 50%을 갖는 주파수 체배기

제1도는 이 발명의 실시예를 나타내는 블럭도,

제2도는 제1도의 실시예의 상세 회로도,

제3도는 제2도의 동작에 주요부분의 파형도이다.

이 발명은 회로설계상 기준 주파수보다 높은 주파수가 필요할 때 사용되는 주파수 체배기에 관한 것으로, 특히 듀티 50%를 갖는 주파수 체배기에 관한 것이다.

기존의 주파수 체배기는 캐패시터, 저항, 논리소자 등으로 구성되어 시간에 따라 비선형적으로 충전, 방전하는 지연특성을 이용하였기 때문에, 집적회로를 설계하는데에 전압변동 및 외부 환경변화와 같은 변수들의 변화에 민감하여 듀티 50%의 주파수 체배가 어려웠다.

이 발명의 목적은 전원전압의 변화 및 구성소자들의 변화에 영향을 받지 않는 듀티 50%의 주파수 체배기를 제공하는 것을 목적으로 한다.

이와같은 목적을 달성하기 위하여 이 발명의 구성은, 50% 듀티비를 갖는 구형파 입력신호를 공급받아 소정시간 지연된 구형파를 출력하는 제1지연수단과 ; 상기 구형파 입력신호를 공급받아, 상승/하강의 기울기가 동일하고 신호의 위상이 반대인 삼각파를 비교하여 제1지연수단의 출력보다 1/4주기만큼 지연된 구형파를 출력하는 제2지연수단과 ; 상기 제1 및 제2지연수단의 출력을 익스클루시브 OR하여 출력신호가 상기 구형파 입력신호와 같은 50%의 듀티비를 갖도록 하는 익스클루시브-OR게이트로 이루어져 있다.

이하, 첨부된 도면을 참고로 이 발명의 실시예를 상세히 설명한다. 제1도는 이 발명의 실시예를 나타내는 블럭도, 제2도는 제1도의 실시예의 상세 회로도, 제3도는 제2도의 동작에 주요부분의 파형도이다.

제1도를 참고로 하여 이 발명의 구성을 살펴보면, 구형파 입력신호(fin)를 소정 시간동안 지연하는 제1지연부(50)과, 상기 구형파 입력신호(fin)를 입력으로 하여 상기 제1지연부(50)의 출력보다 1/4주기동안 지연시켜 출력시키는 제2지연부(5)과, 상기 제1지연부(50)의 출력신호(fd)가 일측단자로 입력되고 제1지연부(5)의 출력신호(fcom)가 타측단자로 입력되어 입력되는 신호의 상태에 출력 출력상태가 가변되는 익스클루시브-OR게이트(60)로 이루어져 있다.

재2도에 도시된 것처럼 제1지연부(50)는 구형파 입력신호(fin)가 입력단자와 연결되어 있는 인버터(INV2)와, 상기 인버터(INV2)의 출력단자가 입력단자와 연결되어 있고 상기 익스클루시브-OR게이트(60)의 타측단자에 출력단자가 연결되어 있는 인버터(INV3)로 이루어져 있다.

상기 제2도에 도시된 것처럼 제2지연부(5)는 항상 일정한 전류를 출력하는 정전류원(10)과, 상기 구형파 입력신호(fin)가 입력되어 선형적으로 증가하고 감소하는 삼각파를 발생시키는 제1삼각파 발생회로(30)와, 상기 구형파 입력신호(fin)를 반전시키는 제1인버터(INV1)와, 상기 제1인버터(INV1)의 출력신호를 입력하여 상기 제1삼각파 발생회로(30)에서 출력되는 삼각파의 위상에 반대인 삼각파를 출력하는 제2삼각파 발생회로(20)와, 제1삼각파 발생회로(30)의 출력신호(V-)가 반전단자로 입력되고 제2삼각파 발생회로(20)의 출력신호(V+)가 비반전단자로 입력되는 비교기(40)로 이루어져 있다.

상기 정전류원(10)은 p채널 MOS 트랜지스터(이하, PMOSTR이라 칭함, M1, M3)의 게이트단자와 게이트단자가 서로 연결되어 있고, 다시 PMOSTR(M1)의 게이트단자와 드레인단자가 연결되어 있는 제1미러회로와, N채널 MOS 트랜지스터(이하, NMOSTR이라 칭함, M2, M4)의 게이트단자와 게이트단자가 서로 연결되어 있고, NMOSTR(M4)의 게이트단자와 드레인단자가 연결되어 있는 제2미러회로로 이루어져 있고, 상기 PMOSTR(M1)와 NMOSTR(M2)의 드레인단자가 서로 연결되고, PMOSTR(M3)와 NMOSTR(M4)의 드레인단자도 서로 연결되어 있다.

그리고 NMOSTR(M2)의 소스단자에 저항(R)의 일측단자가 연결되어 접지되어 있다.

상기 제1삼각파 발생회로(30)는 전원(Vcc)에 소스단자가 연결되어 있고 정전류원(10)의 정전류(I_Ref)가 게이트단자에 공급되는 PMOSTR(M5)와, 정전류원의 정전류(I2)가 게이트에 공급되고 소스단자가 접지되어 있는 NMOSTR(M8)과, 상기 PMOSTR(M5)와 NMOSTR(M8) 사이에 접속되며 공통접속된 게이트단자에 구형파 입력신호(fin)가 공급되는 제1상보형 반전회로(31)와, 상기 제1상보형 반전회로(31)의 출력단자(V-)에 일측단자가 연결되어 있고 타측단자가 접지되어 있는 캐패시터(C2)로 이루어져 있다.

상기 제1상보형 반전회로(31)는 PMOSTR(M5)의 드레인단자에 소스단자가 연결되어 있고 구형파 입력신호(fin)에 게이트단자가 연결되어 있는 PMOSTR(M6)과, 상기 PMOSTR(M6)의 드레인단자에 드레인 단자가 연결되어 있고 구형파 입력신호(fin)에 게이트단자가 연결되어 있고 소스단자가 접지되어 있는 NMOSTR(M8)로 이루어져 있다.

상기 제2삼각파 발생회로(20)는 전원(Vcc)에 소스단자가 연결되어 있고 정전류원(10)의 정전류(I_Ref)가 게이트단자에 공급되는 PMOSTR(M9)와, 정전류원의 정전류(I₂)가 게이트에 공급되고 소스단자가 접지되어 있는 NMOSTR(M12)과, 상기 PMOSTR(M9)와 NMOSTR(M12) 사이에 접속되며 공통접속된 게이트단자에 구형파 입력신호(fin)가 공급되는 제2상보형 반전회로(21)와, 상기 제2상보형 반전회로(21)의 출력단자(V+)에 일측단자가 연결되어 있고 타측단자가 접지되어 있는 캐패시터(C1)로 이루어져 있다.

상기 제2상보형 반전회로(21)는 PMOSTR(M9)의 드레인단자에 소스단자가 연결되어 있고 구형파 입력 신호(fin)에 게이트단자가 연결되어 있는 PMOSTR(M10)과, 상기 PMOSTR(M10)의 드레인단자에 드레인단자가 연결되어 있고 구형파 입력신호(fin)에 게이트단자가 연결되어 있고 소스단자가 접지되어 있는 NMOSTR(M11)로 이루어져 있다.

상기와 같이 이루어져 있는 이 발명의 동작은 다음과 같다.

제2지연부(5)의 정전류원(10)은 PMOSTR(M1)와 NMOSTR(M2) 사이의 드레인 전류(I_Ref)와 PMOSTR(M3)과 NMOSTR(M4) 사이의 드레인 전류(I₂)가 서로 같고, 연결되어 있는 저항(R)의 값을 조정하여 정전류(I_Ref)의 크기를 조정할 수 있다.

본 발명의 기본적인 원리는 캐패시터 양단에 항상 일정한 전류가 흐르면, 캐패시터의 충·방전시 상승시간과 하강시간이 같게 된다는 개념에서 출발하다. 캐패시터를 통하여 흐르는 전류는,

i(t)=C(dv_c/dt)……………………………………………………………………(1)

i(t)는 시간의 변동에 무관하게 일정하다고 가정하면,

(it)=Constant=I

그러므로 상기 (1)식에서

dv_c=(I/C)dt+V₀…………………………………………………………………(2)

가 된다.(V₀: 캐패시터 초기전압)

또한 캐패시터에서 방전되는 전압변동은

dv_c=V_c-(I/C)dt…………………………………………………………………(2)

이 된다.(V_c:방전시작 초기전압)

따라서 상기한 조건을 만족하기 위해, 제1 및 제2상보형 반전회로(31,21)의 각 출력단자(V-,V+)에 연결되어 있는 캐패시터(C2,C1)로 인가되는 전류가 항상 일정하도록, 제1 및 제2 삼각파 발생회로(20,30)의 PMOSTR(M5,M9)의 게이트단자에 시간의 변화에 무관하게 항상 동일한 값을 출력하는 제2지연부(5)의 정전류원(10)의 출력전류(I_Ref)를 공급한다.

따라서, 제1 및 제2미러전류회로로 이루어져 있는 제2지연부(5)의 정전류원(10)은 PMOSTR(M1)와 NMOSTR(M2) 사이의 드레인 전류(I_Ref)와 PMOSTR(M3)와 NMOSTR(M4) 사이의 드레인 전류(I₂)의 값은 동일하다.

그리고 연결되어 있는 저항(R)값에 따라 설정되는 전류(I_Ref,I₂)의 값을 설정할 수 있으므로, 시간의 변화에 무관하게 일정한 정전류원(10)의 출력전류(I_Ref)가 캐패시터에 공급되기 때문에 (2)식과 (3)식의 (I/C)dt는 선형적으로 증가하거나 감소하여(전류흐름 방향 반대) 충·방전시 상승시간과 하강시간이 동일한 삼각파를 출력한다.

그러므로 제1인버터(INV1)의 동작에 의해 입력단자로 인가되는 신호의 상태가 서로 반대의 위상을 갖는 제1 및 제2삼각파 발생회로(30,20)의 동작에 의해 상기 (2)식과 (3)식에 따라 해당 캐패시터(C2,C1)의 충·방전동작은 서로 반대로 이루어진다.

따라서 서로 반대의 위상을 갖는 두개의 삼각파를 비교한 출력신호(fcom)는 50%의 듀티비를 갖는 구형파 입력신호(fin)보다 소정의 주기만큼 지연된 상태가 된다.

즉, 상기 제1 및 제2삼각파 발생회로(30,20)는 동일한 구성으로 이루어져 두 캐패시터(C2,C1)의 용량도 동일하게 설정하고, 캐패시터(C2,C1)의 초기전압을 제로(Zero)로 할 때, 비교기(40)의 출력은 입력신호보다 1/4주기만큼 지연된 출력이 발생된다.

따라서 상기 비교기(40)의 출력(fcom)과 구형파 입력신호(fin)가 지연된 지연입력을 익스클루시브 OR시키면 듀티 50%이고 출력 주파수가 입력주파수의 2배인 구형파 출력(Vout)이 얻어진다.

그러므로 제3도(a)와 같은 50%의 듀티비를 갖는 구형파 입력신호(fin)가 제1상보형 반전회로(31)인 PMOSTR(M6)과 NMOSTR(M7)의 게이트단자에 입력되면, 저레벨인 소정의 시간(t₁)동안 NMOSTR(M7)는 오프상태로, PMOSTR(M6)는 온상태이므로 출력단자(V-)에는 고레벨의 값이 출력된다.

따라서 캐패시터(C2)에는 구형파 입력신호(fin)가 저레벨일 때 항상 온상태에 있는 PMOSTR(M5)와 PMOSTR(M6)를 통하여 충전전류(I₃)가 캐패시터(C2)로 흘러, 제1삼각파 발생회로(30)의 출력단자(V-)의 출력전압은 제3도(d)와 같이 시간에 따라 크기가 증가한다.

그러나 입력신호(fin)의 상태가 고레벨인 소정시간(t₂)동안 NMOSTR(M7)은 온상태로 가변되고 PMOSTR(M6)는 오프상태로 가변되어, 캐패시터(C2)에서 방전전류(I₄)가 흐르므로, 제1삼각파 발생회로(30)의 출력단자(V-)의 값은 소정의 기울기로 감소한다.

그러므로 상기와 같이 캐패시터(C2)에 충전되어 있는 전하는 시간에 따라 NMOSTR(M7)과 항상 온 상태에 있는 NMOSTR(M8)를 통하여 방전되므로 제3도의 (d)와 같이 캐패시터(C2) 양단의 전압은 시간에 따라 소정의 기울기로 하강한다.

이때 상기 충ㆍ방전 기간동안 부하 트랜지스터로 작용하는 PMOSTR(M5)와 NMOSTR(M8)의 게이트단자로 인가되는 전류(I_Ref,I₂)는 정전류원(10)에서 인가되는 1쌍의 동일한 정전류가 공급되므로, 충전기간 동안 캐패시터(C2)에 공급되는 충전전류(I₃)와 방전기간 동안 캐패시터(C2)로부터 접지로 흐르는 방전전류(I₄)의 크기는 동일하다.

제2지연부(5)의 정전류원(10)에서 출력되는 전류(I_Ref,I₂)가 동일하므로, 상기 제1 및 제2삼각파 발생회로(30,20)의 충ㆍ방전 전류(I₃,I₅,I₄,I₆)는 모두 같은 값이 된다.

그러므로 캐패시터(C2) 양단의 출력전압은의 상승 기울기와, -의 하강 기울기를 갖는 삼각파를 갖는 신호가 출력된다. 한편, 제2삼각파 발생회로(20)는 구성은 제1삼각파 발생회로(30)와 완전히 동일한 구조를 갖고 있으나, 제2상보형 반전회로(21)의 입력단자로 인가되는 신호가 제3도의 (나)와 같이 제1인버터(INV1)의 작용에 의해 구형파 입력신호(fin)의 반전신호가 공급된다.

따라서 제2삼각파 발생회로(20)의 동작은 제1삼각파 발생회로(30)의 동작과 동일하나, 제1삼각파 발생회로(30)의 PMOSTR(M6)와 NMOSTR(M7)의 온/오프동작과 제2삼각파 발생회로(20)의 PMOSTR(M10)와 NMOSTR(M11)의 온/오프동작은 서로 반대로 이루어진다.

그러므로 제1삼각파 발생회로(30)의 캐패시터(C2)와 제2삼각파 발생회로(20)의 캐패시터(C1)의 충·방전동작은 서로 반대로 이루어지므로 제2삼각파 발생회로(20)의 출력신호(V+)는 제3도의 (다)와 같이 제1삼각파 발생회로(30)의 출력신호(V-)와 반대인 삼각파가 출력된다.

그리고 상기와 같은 제1 및 제2삼각파 발생회로 (30,20)의 동작으로 출력되는 위상이 서로 반대인 각 삼각파는 비교기(40)의 반전단자와 비반전단자로 각각 입력된다.

그러므로 반전단자로 인가되는 제1삼각파 발생회로의 출력신호(V-)가 기준전압으로 작용하여, 비교기(40)의 비반전단자로 인가되는 제2삼각파 발생회로(20)의 출력신호 (V+)가 기준전압보다 높으면 고레벨값을 출력하고 기준전압보다 낮을 경우 저레벨값을 출력한다.

따라서 구형파 입력신호(fin)을 입력했을때 동일한 구성으로 이루어져 있는 제1 및 제2삼각파 발생회로의 출력신호(V-,V+)가 제3도의 (d),(c)와 같을 경우, 두 캐패시터(C1,C2)의 용량과 충, 방전전류(I₃=I₄=I₅=I₆=I_Ref)가 모두 같기 때문에 비교기 (40)로 입력되는 신호의 파형은 제3도의 (e)와 같다.

그러므로 비교기(40)의 출력(fcom)은 제3도의 (f)처럼 구형파 입력신호(fin)에 비해 1/4주기만큼 지연된 출력이 발생된다.

한편 직렬 접속된 제1지연부(50)의 인버터(INV2,INV3)의 동작으로 상기 제2지연부(5)를 거치는 동안 발생하는 신호의 지연오차를 보상하여, 신호지연으로 인한 오동작을 방지한다.

그러므로 제1 및 제2 지연부(50,5)의 각 출력이 익스클루시브-OR게이트(60)의 각 입력단자에 공급되면, 익스클루시브-OR게이트(60)는 제3도(g)와 같이 비교기(40)의 출력(fcom)과 제1지연부(50)의 출력(fd)을 입력으로 받아 입력값이 같으면 저레벨인 "L"값을 출력하고 입력값이 다르면 고레벨인 "H"값을 출력한다.

따라서 듀티비가 50%이고 주파수가 입력신호(fin)의 2배인 신호를 얻을 수 있다.

이상에서 설명한 것과 같이 종래의 주파수 체배기가 비선형적으로 충·방전하는 지연특성을 이용한 반면에 본 발명은 시간에 따른 선형적인 전압변화를 이용함으로써 기준 주파수변화에 관계없는 듀티비가 50%가 되는 주파수 체배기를 제공할 수 있다.

더우기 본 발명의 회로구성이 상보형으로 구성되었기 때문에 전압 변동 및 외부 환경 변화에 둔감한 듀티 50%의 체배가 가능하며, 집적 회로화가 용이한 효과가 있다.

Claims

50%의 듀티비를 갖는 구형파 입력신호(fin)를 공급받아 소정시간 지연된 구형파를 출력하는 제1지연수단과 ; 상기 구형파 입력신호(fin)를 공급받아, 상승/하강의 기울기가 동일하고 신호의 위상이 반대인 삼각파를 비교하여 상기 제1지연수단의 출력보다 1/4주기만큼 지연된 구형파를 출력하는 제2지연수단과 ; 상기 제1 및 제2지연수단의 출력을 익스클루시브 OR하여 출력신호가 상기 구형파 입력신호(fin)와 같은 50%의 듀티비를 갖도록 하는 익스클루시브-OR게이트로 이루어져 있는 것을 특징으로 하는 듀티 50% 주파수 체배기.
제1항에 있어서, 상기 제1지연수단은 2개의 직렬접속된 인버터(INV2,INV3)로 구성되는 것을 특징으로 하는 듀티 50%주파수 체배기.
제1항에 있어서, 상기 제2지연수단은, 상기 입력 구형파 입력신호(fin)를 공급받아 삼각파를 출력하는 제1삼각파 발생회로와 ; 상기 구형파 입력신호(fin)의 반전된 입력신호를 공급받아 상기 제1삼각파 발생회로의 출력신호에 대해 반대의 위상을 갖는 삼각파를 출력하는 제2삼각파 발생회로와 ; 비반전단자로 상기 제1삼각파 발생회로의 출력을 공급받고 반전단자로 제2삼각파 발생회로의 출력을 공급받아, 인가되는 두 신호를 비교하는 비교수단으로 이루어져 있는 것을 특징으로 하는 듀티 50% 주파수 체배기.
제3항에 있어서, 상기 제1 및 제2삼각파 발생회로는 동일한 구성과 동일한 기능을 갖는 것을 특징으로 하는 듀티 50% 주파수 체배기.
제1항에 있어서, 상기 제1 및 제2삼각파 발생회로는, 1쌍의 일정한 전류를 공급하기 위한 정전류원(10)과 ; 상기 정전류원(10)의 제1 및 제2전류(I_Ref,I₂)가 각각 게이트단자에 공급되는 다수개의 부하 트랜지스터(M5,M8,M9,M12)와 ; 상기 부하 트랜지스터(M5,M8,M9,M12)사이에 접속되어 상기 구형파 입력신호(fin)를 반전시키기 위한 상보형 반전회로(31,21)와 ; 상기 상보형 반전회로(31,21)의 출력과 접지 사이에 접속된 캐패시터(C2,C1)로 이루어져 있는 것을 특징으로 하는 듀티 50% 주파수 체배기.
제4항에 있어서, 상기 제1 및 제2삼각파 발생회로에 있는 각 캐패시터의 충전 및 방전 특성이 서로 동일한 것을 특징으로 하는 듀티 50% 주파수 체배기.
제1항 또는 제6항에 있어서, 상기 구형파 입력신호(fin)가 고레벨일 때 상기 제1삼각파 발생회로(30)의 캐패시터(C2)는 전하가 방전되고, 상기 제2삼각파 발생회로(20)의 캐패시터(C1)에는 전하가 충전되는 것을 특징으로 하는 듀티 50% 주파수 체배기.
제5항에 있어서, 상기 정전류원 1쌍의 P채널 MOS 트랜지스터로 이루어진 제1미러회로와 1쌍의 N채널 MOS트랜지스터로 이루어진 제2미러회로로 구성되는 것을 특징으로 하는 듀티 50% 주파수 체배기.