CN117134746A - 时钟产生电路 - Google Patents

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Abstract

本发明的时钟产生电路通过重复如下动作而输出固定周期的时钟信号，即，在使能信号为H电平时，时钟信号立即上升，经由第1电容器使感应端为L电平后，经由电阻而使感应端的电压慢慢上升，在感应端达到特定电位时，通过第2变流器的输出为L电平，时钟信号为L电平，且反转时钟信号为H电平而使感应端为H电平，此后，通过经由电阻来流动电流而使感应端的电压慢慢下降，在感应端达到特定电位时，第2变流器的输出为H电平，时钟信号为H电平，经由第1电容器而使感应端为L电平，其后经由电阻而使感应端的电压慢慢上升，在感应端达到特定电位时，第2变流器的输出为L电平，时钟信号为L电平。

Description

时钟产生电路
技术领域
本发明涉及一种使用电容器及电阻的时钟产生电路。
背景技术
先前，为人所周知的是如下时钟产生电路，其通过对电容器进行充放电而产生固定频率的时钟信号。
所述时钟产生电路存在以下问题，即，直至产生稳定周期的时钟信号为止需要相对较长的时间。
因此，人们期望一种可较早地产生稳定时钟的电路。
发明内容
本发明的时钟产生电路包含：
与门，使能信号输入至一端并输出时钟信号；
第1变流器，一端连接于所述与门的输出端，且将时钟信号反转输出；
第1电容器，来自所述第1变流器的反转时钟信号供给至一端，且另一端连接于第2电容器的一端；
电阻，来自所述与门的时钟信号供给至一端，且另一端连接于所述第1电容器与所述第2电容器的连接点即感应端；及
第2变流器，一端连接于所述感应端，且另一端连接于所述与门的另一端；且
通过重复如下动作而输出固定周期的时钟信号，即，在使能信号为H电平时，时钟信号立即上升，经由第1电容器而使感应端为L电平后，经由电阻而使感应端的电压慢慢上升，在感应端达到特定电位时，通过第2变流器的输出为L电平，时钟信号为L电平，且反转时钟信号为H电平而使感应端为H电平，
此后，通过经由电阻来流动电流而使感应端的电压慢慢下降，在感应端达到特定电位时，第2变流器的输出为H电平，时钟信号为H电平，经由第1电容器而使感应端为L电平，其后经由电阻而使感应端的电压慢慢上升，在感应端达到特定电位时，第2变流器的输出为L电平，时钟信号为L电平。
根据本发明的时钟产生电路，可较早地产生稳定的时钟信号。
附图说明
图1是表示实施方式的时钟产生电路的构成的框图。
图2是说明实施方式的时钟产生电路的动作的时序图。
图3是表示变化例1的时钟产生电路的构成的框图。
图4是说明变化例1的动作的时序图。
图5是表示变化例2的时钟产生电路的构成的框图。
图6是说明变化例2的动作的时序图。
具体实施方式
以下，参照图式对本发明的实施方式进行以下说明。另外，以下实施方式并不限定本发明，此外，将多个例示选择性地组合而成的构成也包含在本发明中。
「电路构成」
图1是表示实施方式的时钟产生电路的构成的框图。将使能信号EN输入至与门AND1的一端。至于输入至另一端的信号将在下文叙述。
在与门AND1的输出中获得时钟信号CLKout，与门AND1输出该时钟信号CLKout。与门AND1的输出端连接于变流器INV1，时钟信号CLKout经变流器INV1反转而成为反转时钟信号CIN。变流器INV1的输出端连接于电容器C2的一端，电容器C2的另一端连接于接地GND。该电容器C1与电容器C2的连接点是感应端S，此处的电压为信号SENSE。另外，将变流器INV1称为第1变流器，将变流器INV2称为第2变流器，将电容器C1称为第1电容器，将电容器C2称为第2电容器。
与门AND1的输出端经由电阻R1而连接于电容器C1与电容器C2的连接点即感应端S。
因此，对感应端S经由电容器C1而供给反转时钟信号CIN，且经由电阻R1而供给时钟信号CLKout。
感应端S经由变流器INV2而连接有与门AND1的另一端。因此，将信号SENSE的反转信号供给至与门AND1的另一输入端。
图2是说明图1的实施方式的时钟产生电路的动作的时序图。另外，以下说明中，设为H电平＝Vmax＝Vdd，L电平＝Vmin＝GND＝0V，但并不限定于此。
首先，在使能信号EN为L电平的状态下，时钟信号CLKout为L电平。因此，经由电阻R1而与CLKout的输出端连接的感应端S也同样为L电平。此外，反转时钟信号CIN为H电平，电容器C1的一端为H电平，另一端为L电平而处于充电状态。此处，各信号的H电平为Vdd，L电平为接地GND＝0V，电容器C1仅充电Vdd。
此外，对与门AND1的另一端输入信号SENSE的反转信号，因此输入H电平。
该状态下，当使能信号EN为H电平时，与门AND1的输出即时钟信号CLKout为H电平。由此，反转时钟信号CIN为L电平，电容器C1的一端的电压仅下降Vdd。
此处，在使能信号EN为L电平的状态下，时钟信号CLKout为L电平，感应端S也为L电平。此外，感应端S通过电容器C2连接于接地GND，通过电容器C1的一端仅下降Vdd而使电容器C1、C2均处于充电有Vdd/2的状态，感应端S的电压下降Vdd/2，V0＝－Vdd/2。另外，在电容器C1、C2的电容为C1＝C2时，感应端S的电压成为Vdd/2，在不为C1＝C2时，感应端S的电压成为Vdd·C1/(C1+C2)。
此时，与门AND1的另一端的输入维持于H电平而不变化。另一方面，通过时钟信号CLKout的H电平而经由电阻R1来向感应端S流动电流，感应端S的电压慢慢上升。
而且，当感应端S的电压超过Vdd/2时，变流器INV2的输出反转，与门AND1的另一端输入为L电平，时钟信号CLKout为L电平。由此，反转时钟信号CIN为H电平，仅升高Vdd，感应端S的电压上升Vdd/2而成为Vdd。
另外，时钟信号CLKout的初次H电平的期间t1是－Vdd/2～+Vdd/2的期间。
该状态下，CLKout为L电平，感应端S为Vdd，经由电阻R1而向CLKout输出端流动电流，感应端S的电压慢慢下降。然后，当感应端S的电压低于Vdd/2时，变流器INV2的输出反转，与门AND1的另一端输入为H电平，时钟信号CLKout为H电平。感应端S的信号SENSE为GND。另外，时钟信号CLKout的初次L电平的期间t2是Vdd/2～+Vdd/2的期间。
通过时钟信号CLKout的H电平而经由电阻R1向感应端S流动电流，感应端S的电压慢慢上升。然后，当感应端S的电压超过Vdd/2时，变流器INV2的输出反转，与门AND1的另一端输入为L电平，时钟信号CLKout为L电平。时钟信号CLKout的两次H电平的期间t1是Vdd～+Vdd/2的期间t3，且t2＝t3。
其后，通过重复与t2、t3的期间相同的动作，而输出工作比50％的时钟信号CLKout。而且，通过使能信号EN为L电平而使时钟信号CLKout为L电平，感应端S放电至0V。
如此，通过经由电阻R1自感应端S向CLKout输出端流动的电流，而时钟信号CLKout重复H电平、L电平。对于在电阻R1中流动的电流量来说，在方向相反时也为相同的电流量，若去除初次H电平，则时钟信号CLKout的工作比为50％。此外，时钟信号CLKout的周期是通过电容器C2的电容与电阻R1的电阻值来设定。
此外，本实施方式中，当使能信号EN为H电平时，立即开始输出时钟信号CLKout。
此处，对时钟信号CLKout的初次H电平的时间t1进行说明。
另外，设为C＝C1＝C2、Vmax＝Vdd、Vmin＝0、V0＝－Vdd/2，且将经由电阻R1对感应端S充放电时的时间常数设为T＝2R1＊C。
首先，初次到达Vdd/2的是经由R1向感应端S流动的电流，自－Vdd/2上升至Vdd/2(V1＝3Vdd/2)。
因此，
Vdd/2＝V1＊[1－exp(－t1/T)]－V0
t1＝－T＊ln[1－Vdd/((3/2)＊Vdd)]
t1＝－T＊ln(1/3)
＝2R1＊C＊ln3
接下来，对时钟信号CLKout的L电平的时间t2进行说明。此时，感应端S的电压自Vdd下降至Vdd/2
因此，
Vdd/2＝Vdd＊exp(－t2/T)
1/2＝exp(－t2/T)
t2＝T＊ln2
t2＝2R1C＊ln2。
「变化例1的构成」
图3是表示变化例1的时钟产生电路的构成的框图。该例中，电容器C2的另一端(下侧端)不连接于GND，使能信号EN经由变流器INV3、变流器INV4而供给至此。另外，通过设置2个变流器INV3、变流器INV4，而可对电容器C2的另一端供给充分的电力。
图4是说明图3的变化例1的动作的时序图。如此，通过对电容器C2的另一端供给使能信号EN，而在使能信号EN为H电平时，感应端S的电压不为－Vdd/2而接近于0V。图中写成比0V低某程度，但通过使变流器INV3、INV4有充分能力，而可使初始电压大致为0V，由此，一开始就可获得工作比50％的时钟信号CLKout。
「变化例2的构成」
图5是表示变化例2的时钟产生电路的构成的框图。
所述实施方式及变化例1的时钟产生电路中，在使能信号EN自H电平变为L电平时，输出工作比不同的信号。变化例2中防止该信号的输出。
时钟产生部10是图1中记载的时钟产生电路。另外，也可使用图3的电路，但变化例2中，即便使用图1中记载的电路，最初的H电平的时间也与其它H电平的时间相同，因此无需使用图3的电路。
对时钟产生部10输入作为使能信号EN的信号ENI。此外，该时钟产生部10输出作为信号CKI的所述时钟信号CLKout。
信号CKI输入至由2个触发器FF1、FF2构成的分频电路。即，该信号CKI反转输入至触发器FF1的时钟端，并且直接输入至FF2的时钟端。触发器FF1的Q输出(信号q1)输入至触发器FF2的D输入端。触发器FF2的反转Q输出即Qn供给至触发器FF1的D输入端。自触发器FF2的Q输出端输出作为时钟信号的信号Fout。
信号q1、信号Fout、时钟产生使能信号CLKgen＿en输入至或门OR1，并自或门OR1输出信号ENI。
该电路中，供给时钟产生使能信号CLKgen＿en来作为表示时钟产生的开始、结束的信号。
图6是说明图5的电路的动作的时序图。
首先，在时钟产生使能信号CLKgen＿en为L电平时，作为时钟产生电路的输出信号的信号CKI为L电平。此外，对于触发器FF1、FF2，在信号ENI下降的时点，双方均设置为L电平，在时钟产生使能信号CLKgen＿en自L电平上升至H电平的时点，双方均设置为L电平。
当时钟产生使能信号CLKgen＿en自L电平上升至H电平时，作为或门OR1的输出的信号ENI为H电平，作为时钟产生部10的输出的信号CKI开始交替输出H电平与L电平。
通过信号CK1的上升而触发器FF2取入触发器FF1的Q输出(q1)，但信号q1仍为L电平。通过信号CKI的下降而触发器FF1取入触发器FF2的反转Q输出Qn的H电平，信号q1成为H电平。
通过信号CKI的下降而触发器FF2取入q1，作为其Q输出的信号Fout成为H电平。
通过信号CK1的上升而触发器FF2取入触发器FF1的Q输出(q1)，但信号q1为H电平。通过下一次的信号CKI的下降而触发器FF1取入触发器FF2的反转Q输出Qn的L电平，信号q1成为L电平。
如此，信号EKI第二次上升后，自触发器FF2的Q输出中输出信号CKI的2倍周期的信号Fout。
虽然时钟产生使能信号CLKgen＿en自H电平下降至L电平，但仍对或门OR1输入信号q1、Fout。因此，信号ENI在信号q1、Fout双方为L电平的时点下降，在该时点停止信号CKI的输出(不为H电平)。即便在信号CKI输出周期较短的信号，也不会在信号Fout输出不同周期的信号。
另外，也可通过信号ENI的下降、上升而将触发器FF1、FF2重置为L电平。
如此，变化例2中，不管时钟产生使能信号CLKgen＿en的H电平期间的开始结束的时序如何，信号Fout均始终以固定周期开始及结束输出。

Claims (3)

1.一种时钟产生电路，包含：
与门，使能信号输入至一端并输出时钟信号；
第1变流器，一端连接于所述与门的输出端，且将时钟信号反转输出；
第1电容器，来自所述第1变流器的反转时钟信号供给至一端，且另一端连接于第2电容器的一端；
电阻，来自所述与门的时钟信号供给至一端，且另一端连接于所述第1电容器与所述第2电容器的连接点即感应端；及
第2变流器，一端连接于所述感应端，且另一端连接于所述与门的另一端；且
通过重复如下动作而输出固定周期的时钟信号，即，在使能信号为H电平时，时钟信号立即上升，经由第1电容器而使感应端为L电平后，经由电阻而使感应端的电压慢慢上升，在感应端达到特定电位时，通过第2变流器的输出为L电平，时钟信号为L电平，且反转时钟信号为H电平而使感应端为H电平，
此后，通过经由电阻来流动电流而使感应端的电压慢慢下降，在感应端达到特定电位时，第2变流器的输出为H电平，时钟信号为H电平，经由第1电容器而使感应端为L电平，其后经由电阻而使感应端的电压慢慢上升，在感应端达到特定电位时，第2变流器的输出为L电平，时钟信号为L电平。
2.根据权利要求1所述的时钟产生电路，其中
通过对所述第2电容器的另一端供给使能信号，而抑制使能信号上升的时点的所述感应端的电压的下降。
3.根据权利要求1所述的时钟产生电路，其具有将所述时钟信号分频的分频电路，且
通过断开所述使能信号来结束所述分频电路的输出，由此将使能信号断开后的多余信号除去。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131304A (ja) * 1993-10-29 1995-05-19 Sanyo Electric Co Ltd クロック発生回路
CN105610430A (zh) * 2015-12-23 2016-05-25 北京时代民芯科技有限公司 一种基于锁相环的双模自切换抗辐射加固时钟生成电路
WO2018230338A1 (ja) * 2017-06-13 2018-12-20 ソニーセミコンダクタソリューションズ株式会社 クロックイネーブラ回路
CN113328732A (zh) * 2021-06-15 2021-08-31 西安微电子技术研究所 一种延时时间可控的死区时间产生方法及电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8837639B2 (en) * 2010-06-18 2014-09-16 Ati Technologies Ulc Parallel synchronizing cell with improved mean time between failures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131304A (ja) * 1993-10-29 1995-05-19 Sanyo Electric Co Ltd クロック発生回路
CN105610430A (zh) * 2015-12-23 2016-05-25 北京时代民芯科技有限公司 一种基于锁相环的双模自切换抗辐射加固时钟生成电路
WO2018230338A1 (ja) * 2017-06-13 2018-12-20 ソニーセミコンダクタソリューションズ株式会社 クロックイネーブラ回路
CN113328732A (zh) * 2021-06-15 2021-08-31 西安微电子技术研究所 一种延时时间可控的死区时间产生方法及电路

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