JPS5815982B2 - アナログ↓−デジタル変換回路 - Google Patents

Description

【発明の詳細な説明】 この発明は積分型アナログ−デジタル変換回路に係り、
特に積分回路を構成する演算増幅器の入力オフセット電
圧に起因する誤差を低減せしめるようなアナログ−デジ
タル変換回路に関する。

第１図は従来よく用いられている二重積分型アナログー
デジタル変換回路のブロック構成図で、第２図はその動
作を説明するための波形図である。

第１図において１はデジタル量に変換しようとするアナ
ログ入力電圧ＶＩＮと、基準電圧−■Ｒを制御回路２の
制御のもとで切り換えるスイッチ回路である。

このスイッチ回路１により切り換え選択される上記いず
れか一方の電圧は積分回路盈によって積分されるように
なっている。

この積分回路３は積分抵抗４、積分コンデンサ５および
演算増幅器６から構成されていて、この積分回路Ｊの積
分出力は比較器７でしきい電圧Ｖ。

と比較されるようになっている。

この比較器７は積分出力としきい電圧ｖｃとの大小関係
に応じて論理レベル！１ ＨＩＩまたは゛Ｌｎ信号を出
力し、この信号は前記制御回路２に供給されるようにな
っている。

制御回路２はスタートパルスＳＰ、比較器７の出力およ
びカウンタ回路８の出力を各々受けて、前記スイッチ回
路１の切り換え制御信号と、上記カウンタ回路８のカウ
ント制御信号と、アナログ−デジタル変換終了信号ＥＰ
各々を出力するようになつ。

ている。

カウンタ回路８は制御回路２から出力されるカウント制
御信号を受けて、供給されるタロツクパルスＣＰを順次
カウントし、このカウント内容を表わす信号を制御回路
２に出力するとともに、最終的にデジタル変換されたデ
ジタル量を出、力するようになっている。

上記従来のアナログ−デジタル変換回路において、予め
定められたＴ１の期間、スイッチ回路１でアナログ入力
電圧ｖＩＮを選択しその後積分回路ジで積分する。

次にＴ１の期間終了後スイッチ。回路１で今度は基準電
圧−°へを選択しその後積分回路）で再び積分する。

そして積分回路Ｊの積分出力が比較器７のしきい電圧Ｖ
。

に到達するタイミングまでの期間Ｔ２をクロックパルス
ＣＰをカウントすることによって計測する。

このときア。ナログ入力電圧■□、と基準電圧−■□と
の関係は前記予め定められた期間Ｔ１と上記計測された
期間Ｔ２とで、 ２ ■ −一・■Ｒ６，１１０８１８、（１）ＩＮ Ｔ。

という式で表わされることは周知である。

しかしながら、実際上は積分回路）の演算増幅器６には
オフセット電圧が存在しているので、上記（１）式で表
わされるデジタル量に変換されたアナログ入力電圧ＶＩ
Ｎには誤差が含まれていることも周知である。

たとえば演算増幅器６のオフセット電圧をＶＯ８とする
と上記（１）式の変換式は次の（２）式で書き直すこと
ができる。

Ｔ２ Ｔ２ ＶＩＮ””凰■Ｒ−凰ＶＯ８ＶＯ８”’“−（２）すな
わち、上記（２）式の第項目および第３項目が演算増幅
器６のオフセット電圧ＶＯ８に依存する誤差項となる。

そこで従来ではさらにこのオフセット電圧ＶＯ８を補償
する手段が講じられていた。

たとえばコンデンサを別に用意し、このコンデンサの両
端に予め上記オフセット電圧ＶＯ８を蓄積し、このコン
デンサの電圧をアナログ入力電圧ＶＩＮおよび基準電圧
−■Ｒに各々重畳して実効的にオフセット電圧による悪
影響を取り除くものである。

しかし上記オフセット補償用のコンデンサの容量は約０
．１（μＦ）程度必要となるため、このアナログ−デジ
タル変換回路を１チツプにＩＣ化する場合、上記コンデ
ンサは外付けしなければならない。

このためＩＣ化されたチップに上記コンデンサ外付は用
の専用の外部端子を設けなければならずシステムの価格
上昇はまぬがれない。

また第１図に示す従来のアナログ−デジタル変換回路に
は別の重大な欠点がある。

それは第１図に示す回路において接地電圧から正の基準
電圧■Ｒまでのアナログ入力電圧ＶＩＮを変換しようと
する場合には、負の基準電圧−■Ｒが必要であるという
ことである。

負の基準電圧−■Ｒを供給することは、アナログ−デジ
タル変換システム上困難であるばかりか、比例変換とい
うアナログ−デジタル変換システム上有用な変換ができ
ない。

特に一つの基準電圧■Ｒに対し、接地電圧からこの基準
電圧■Ｒまでのアナログ入力電圧ＶＩＮをアナログ−デ
ジタル変換でき、さらにこの基準電圧■Ｒはこのアナロ
グ−デジタル変換回路の電源電圧と同じ値で、しかも積
分回路のオフセット電圧に影響されることなく、ＩＣ化
するのに適したアナログ−デジタル変換回路は従来満足
いくものが実現されていないのが実状である。

この発明は上記のような事情を考慮してなされたもので
、その目的は積分回路のオフセット電圧を補償すること
により高精度にアナログ−デジタル変換できるアナログ
−デジタル変換回路を提供することにあり、この発明の
他の目的はコンデンサによらないで上記積分回路のオフ
セット電圧を補償することにより半導体集積回路化する
のに最適なアナログ−デジタル変換回路方式を提供する
ことにあり、この発明のさらに他の目的はアナログ入力
電圧の極性と基準電圧の極性が同一のアナログ−デジタ
ル変換回路を提供することにあり、この発明のもう一つ
他の目的はアナログ入力電圧の変換可能範囲が接地電圧
から基準電圧までのアナログ−デジタル変換回路を提供
することにあり、この発明のさらにもう一つ他の目的は
基準電圧を電源電圧と同じ電圧とすることができるアナ
ログ−デジタル変換回路を提供することにある。

以下図面を参照してこの発明の一実施例を説明する。

第３図はこの発明のアナログ−デジタル（以下Ａ−Ｄと
略称する）変換回路の一実施例による回路構成図である
。

スイッチ回路１１はデジタル量に変換しようとするアナ
ログ入力電圧ＶＩＮと、正の基準電圧■Ｒおよびアナロ
グ接地電圧ＶＧＡを制御回路１２の制御のもとで切り換
えるためのもので、このスイッチ回路１１により切り換
え選択される上記三つのうちのいずれか一つの電圧は、
積分回路すによって積分されるようになっている。

この積分回路すは積分抵抗１４、積分コンデンサ１５お
よび演算増幅器１６とから構成されて、上記抵抗１４の
一端は前記スイッチ回路１１の出力端に、他端は上記演
算増幅器１６の反転入力端に各々接続されている。

また上記コンデンサ１５は上記演算増幅器１６の反転入
力端と出力端との間に接続されている。

上記積分回路Ｕの積分出力は比較器１７でしきい電圧Ｖ
ｃと比較されるようになっている。

この比較器１７は積分出力としきい電圧ｖｃとの大小関
係に応じて論理レベ／ｌ／″ＨｔｌまたはＬｔｌの比較
信号ＣＯを出力し、この比較信号ＣＯは前記制御回路１
２に供給されるようになっている。

制御回路１２はイニシャルリセット信号ＩＲ，スタート
信号ＳＰ、比較信号ＣＯおよびカウンタ回路１８の出力
を各々受けて、前記スイッチ回路１１を切り換え制御す
るための切り換え制御信号φ１〜φ３と、上記カウンタ
回路１８を制御するための信号と、Ａ−Ｄ変換終了信号
ＥＰと、もう一つのスイッチ回路１９を切り切え制御す
るための切り換え制御信号φ１ｏ〜φ１７各各を出力す
るようになっている。

カウンタ回路１８は制御回路１２から出力される信号を
受けて、供給されるクロックパルスＣＰを順次カウント
し、このカウント内容を表わす信号を制御回路１２に出
力するとともに、最終的にデジタル変換されたデジタル
量を出力するようになっている。

また第３図においてυは前記基準電圧■Ｒとアナログ接
地電圧ＶＧＡとのほぼ中間の電圧で、値が各々■ ７４ ｆｌ ７７’、：＠駆°通１’）） （７）−１
″翳１轄・１１δ・・１ １ＶＲ＋■δ２．・・・・・・百ＶＲ＋■δ７．因■□
＋■δ８を発生するための中間電圧発生回路で、この中
間電圧発生回路υは基準電圧ｖＲ印加点とアナログ接地
電圧ＶＧＡ印加点との間に直列接続された比較的抵抗値
の大きな抵抗２１ａと、比較的抵抗値の小さな７個の抵
抗２１ｂ〜２１ｈと、比較的抵抗値の大きな抵抗２１ｉ
とから構成されている。

そして上記中間電圧発生回路υで発生する８通りの中間
電圧のうちの一つが前記スイッチ回路１９によって切り
換え選択されるようになっている。

そしてスイッチ回路１９で切り換え選択された任意の電
圧値の中間電圧は、前記積分回路Ｕの演算増幅器１６の
非反転入力端に供給さ°れるようになっている。

第４図は前記第３図に示すスイッチ回路１１の詳細図で
あり、スイッチ素子２５ａ〜２５ｃ各々の一端には基準
電圧■Ｒ１アナログ接地電圧■ＧＡ１アナログ入力電圧
ＶＩＮ各々が供給されている。

さらに上記スイッチ素子２５ａ〜２５ｃの他端どおしは
共通接続されていて、この共通接続点は前記積分回路り
の抵抗１４の一端に接続されている。

そしてまた上記スイッチ素子２５ａ〜２５ｃ夫々には、
前記制御回路１２から出力される切り換え制御信号φ１
〜φ３各々が供給されていて、この切り換え制御信号φ
１〜φ３各々が論理゛Ｈ１１レベルのときにその信号に
対応したスイッチ素子が閉じ、論理゛°Ｌ′ルベルのと
きにその信号に対応したスイッチ素子が開くようになっ
ている。

第５図は前記第３図に示すスイッチ回路１９の詳細図で
あり、スイッチ素子２６ａ〜２６ｈ各々の一端には前記
中間電圧発生回路υで発生する１ ８通りの中間電圧−ｖＲ＋■δ８．フ■Ｒ＋■δ７゜１
２１ ・・・・・・−■Ｒ＋Ｖδ２．Σ■Ｒ＋Ｖδ１各々が供
給されている。

さらに上記スイッチ素子２６ａ〜２６ｈの他端とおしは
共通接続されていて、この共通接読点は前記積分回路１
３の演算増幅器１６の非反転入力端に接続されている。

そしてまた上記スイッチ素子２６ａ〜２６ｈ夫々には、
前記制御回路１２から出力される切り換え制御信号φ１
ｏ〜φ１□各々が供給されていて、この切り換え制御信
号φ１ｏ〜φ１．各々が論理？＋Ｈ１ルベルのときにそ
の信号に対応したスイッチ素子が閉じ、論理＋＋ Ｌ
１ルベルのときにその信号に対応したスイッチ素子が開
くようになっている。

第６図は前記第３図に示す制御回路１２およびカウンタ
回路１８の詳細図である。

第６図において３１はいわゆるリップルキャリー形の１
０ビツトバイナリカウンタで、クロック入力端ＣＰには
クロックパルスＣＰが供給されていて、Ｑｏ−Ｑ９のカ
ウント出力を有している。

さらにリセット端Ｒには遅延素子３２によって所定時間
遅延された前記比較器１７からの比較信号ＣＯと、イニ
シャルリセット信号ＩＲが並列的に供給されるオアゲー
ト３３の出力が供給されている。

上記バイナリカウンタ３１では、リセット端Ｈの論理入
力レベルが゛Ｈ″レベルのときカウント内容が零、すな
わちカウント出力Ｑ。

−Ｑ９が全て゛Ｌ″レベルとなる。さらにカウント出力
Ｑ。

−Ｑ９が全て゛Ｌ′ルベルの状態からクロックパルスＣ
Ｐのカウントを開始したとすると、クロックパルスＣＰ
の１パルス分の周期の５１２倍の周期に相当する時間の
後にカウント出力Ｑ、が°゛Ｌ′Ｌ′Ｌ′Ｌ′ルベル゛
Ｈ″Ｈ″レベルイナリカウンタ３１のカウント出力Ｑ２
〜Ｑ９は並列的にラッチ回路３４に供給されるとともに
、オアゲート３５に供給される。

上記う。ツチ回路３４はクロック入力端ＣＰに供給され
る信号が゛Ｈ″レベルのときに、前記バイナリカウンタ
３１から出力されるカウント出力Ｑ２〜Ｑ９を読み込み
、゛Ｌｌルベルのときに読み込んだデータを保持すると
ともにデータＢ。

−Ｂ９として出力する。。一方上記オアゲート３５の出
力は比較信号ＣＯをクロック入力信号とするラッチ回路
３６に供給されている。

上記ラッチ回路３６の出力は遅延素子３７によって所定
時間遅延された後、このラッチ回路３６のリセット端Ｒ
に帰還されるとともに、アンドゲート３８に供給されて
いる。

さらにこのアントゲ゛−ト３８の出力は３ビツトのバイ
ナリカウンタ３９のクロック入力端ＣＰに供給されてい
る。

このバイナリカウンタ３９はそのリセット端Ｒに入力さ
れるイニシャルリセット信号ＩＲが゛Ｈ１＋レベルのと
きに、そのカウント出力Ｑ２ ｏ −Ｑ２□が全て論理
！１Ｌ”ルベルとなり、信号ＩＲが゛Ｌ″レベルの期間
に前記アンドゲート３８の出力パルスを順次カウントす
るようになっている。

上記バイナリカウンタ３９のカウント出力Ｑ２ｏは、直
接アントゲ−ｔ−４１，４３，４５各々に並列的に供給
されるとともに、インバータ４８を介してアンドゲート
４０，４２，４４各々に並列的に供給されている。

また上記バイナリカウンタ３９の上位ビットのカウント
出力Ｑ２１は、直接アンドゲート４２゜４３．４６，４
７各々に並列的に供給されるとともに、インバータ４９
を介してアンドゲート４０゜４１．４４，４５各々に並
列的に供給されている。

さらにバイナリカウンタ３９の最上位ビットのカウント
出力Ｑ２□は、直接アンドゲート４４，４５゜４６．４
７各々に並列的に供給されるとともに、インバータ５０
を介してアンドゲート４０，４１゜４２．４３各々に並
列的に供給されている。

そして上記バイナリカウンタ３９、アンドゲート４０〜
４７、インバータ４８〜５０全体としての回路機能は、
信号ＩＲが゛Ｌ″レベルのときアンドゲート４０〜４７
の出力信号φ１ｏ〜φ１７のうちいずれか一つが順次論
理？１ ＨＤレベルになり残りは全て論理ｕ Ｌ ９ル
ベルとなっている。

そして上記アンドゲート４０〜４７各々の出力信号は切
り換え制御信号として前記スイッチ回路１９に供給され
る。

さらに第６図においてアンドゲート５１には比較信号Ｃ
Ｏと後述の信号Ｑ３０が供給されていて、このアンドゲ
ート５１の出力は信号ＩＲとともにオアゲート５２に供
給される。

このオアゲート５２の出力は前記ラッチ回路３４のクロ
ック入力端ＣＰに供給されるとともに、フリップフロッ
プ５３のリセット端Ｈに供給される。

このフリップフロップ５３のセット端Ｓにはスタート信
号ＳＰが供給され、さらにその回出力はＡ−Ｄ変換終了
信号ＥＰとなり、この信号ＥＰは遅延素子５４によって
所定時間遅延された後前記アンドゲート５１に帰還され
る。

さらに上記信号ＥＰは直接アンドゲート５５．５６に並
列的に供給される。

一方前記フリップフロップ５３の回出力はアントゲ゛−
ト５７に供給されている。

また第６図において立上り検出回路５８．５９は各々入
力端に供給される論理信号が°゛Ｌ″Ｌ″Ｌ″Ｌ″レベ
ルＨ″レベルイミングを検出し、検出後一定期間ｕ Ｈ
ＩＩレベルの信号を出力端に出力する機能を有し、立上
り検出回路５８の入力端には後述の信号Ｑ３０が、立上
り検出回路５９の入力端には前記バイナリカウンタ３１
の最上位ビットのカウント出力Ｑ９が各々供給される。

また上記立上り検出回路５８の出力ＰＱ３０はインバー
タ６０を介して前記アンドゲート５５に、直接オアゲー
ト６１および前記アンドゲート５６に各各供給される。

立上り検出回路５９の出力ＰＱ９は直接前記アンドゲー
ト５５、オアゲート６２および前記アンドゲート５７に
各々供給される。

オアゲート６３には比較信号ＣＯとイニシャルリセット
信号ＩＲが並列的に供給され、さらにこのオアゲ゛−ト
ロ３の出力はフリップフロップ６４のセット端に供給さ
れる。

上記フリップフロップ６４のリセット端にはまた前記ア
ンドゲート５５の出力が供給される。

さらに前記アンドゲート５５の出力はフリップフロップ
６５のセット端に入力される。

前記オアゲート６１の他方入力端には信号ＩＲが供給さ
れ、さらにこのオアゲート６１の出力は上記フリップフ
ロップ６５のリセット端Ｈに供給される。

前記オアゲート６２の他方入力端には信号ＩＲが供給さ
れ、このオアゲート６２の出力はフリップフロップ６６
のリセット端Ｒに供給される。

またこのフリップフロップ６６のセット端Ｓには比較信
号ＣＯが供給される。

前記アンドゲート５６．５７の出力は並列的にオアゲー
ト６７に供給される。

さらにこのオアゲート６７のもう一つの入力端には信号
ＩＲが供給される。

そしてこのオアゲート６７の出力はフリップフロップ６
８のセット端Ｓに供給され、さらにこのフリップフロッ
プ６８のリセット端Ｈには信号ＣＯが供給される。

前記フリップフロップ６４の出力はアンドゲート６９に
供給される。

このアンドゲート６９の他方入力端には前記バイナリカ
ウンタ３１の最上位ビットのカウント出力Ｑ９が供給さ
れる。

さらに上記アンドゲート６９の出力は１ビツトのバイナ
リカウンタ７０のクロック入力端ＣＰに供給される。

このバイナリカウンタ７０のリセット端Ｈには前記オア
ゲート３３の出力が供給され、さらにこのバイナリカウ
ンタ７０の出力Ｑａｏは直接前記アンドゲート５１およ
び立上り検出回路５８に供給されるとともに、インバー
タ７１を介して前記アンドゲート３８の他方入力端に供
給される。

そして前記フリップフロップ６６゜６８．６５各々の出
力φ１〜φ３は、切り換え信号として前記スイッチ回路
１１に供給される。

この発明のアナログ−デジタル変換回路において、積分
回路ｌの積分実行期間は二つの大きな期間に分類される
。

その一つはアナログ−デジタル変換を行なうための期間
であり、もう一つはアナログ−デジタル変換を行なわな
いいわゆるスタンバイ状態の期間である。

この発明の重要な目的の一つである積分回路Ｌ３のオフ
セット電圧を補償する動作は上記スタンバイの期間で行
なわれる。

したがってアナログ−デジタル変換実行中は、オフセッ
ト電圧による変換誤差は所定の精度水準以下に較正され
た状態にあると考えてよいので、説明の便宜上先ずオフ
セット電圧の補償を行なう場合における動作を第７図に
示す波形図を併用して説明する。

第７図において基本的にはＴ１の期間は、積分回路ｌで
基準電圧■Ｒを、予め定められたクロックパルスＣＰの
パルス数に相当する期間積分する期間であり、Ｔ２ａ
ｌ Ｔ２ ｔ） ＋ Ｔ ２ＣＩ Ｔ２ ｄ各々の期間
は、アナログ接地電圧ＶＧＡを積分回路ｌで積分した場
合の積分出力がしきい電圧■ｃを切るまでの期間である
。

ただしこのとき積分回路１Ｊの演算増幅器１６の非反転
入力端には、スイッチ回路１９で切り換え選択される中
間電圧発生回路２０の中間電圧のうちのいずれか一つが
供給されているとする。

いまスイッチ回路１９において中間電圧発生回路υの抵
抗２１ｄと２１ｅとの間で発生する中間電圧２ ■Ｒ＋
Ｖ Ｂ 、が選択され、この中間電圧が演算増幅器１
６の非反転入力端に供給されているとする。

またこのとき演算増幅器１６にはオフセット電圧ＶＯ８
が存在しているとする。

この後−回のオフセット電圧補償動作を実行する。

すなわち最初積分回路ｌの積分出力電圧がしきい電圧■
ｃに位置している状態において、予め定められた期間Ｔ
１の量基準電圧■Ｒを積分する。

上記積分時積分出力電圧は基準電圧■Ｒが正の極性をも
つ場合には第７図に示すように下降する。

以下基準電圧■Ｒは正の極性をもつと仮定する。

そして上記期間Ｔ１の終了後からアナログ接地電圧ＶＧ
Ａを積分する。

上記積分時積分出力電圧は上昇する。

そしてこの積分出力電圧がしきい電圧■ｃを切るタイミ
ングまでの期間をＴ２とすると次式が成立する。

ここでＣは積分回路すのコンデンサー５の容量、Ｒは抵
抗１４の抵抗値である。

上記（３）式において■Ｒ２Ｒ２■δ５．■ｏｓ各々は
期間Ｔ１．Ｔ２内では変化しないので、上記（３）式を
簡単化すると次の（４）式が得られる。

ＴＶＲＶδ＝、＋ Ｖ□ Ｂ Ｔ ＝ Ｔ１ ・・・・・・（
４）２ 麦■□＋■δ５ ｖｏｓ 上記（４）式から明らかなようにＴ２の値は、■δ５
ｖｏｓが零と異なる値に応じてわずかにＴ。

からずれた値となる。

たとえばＴ１がクロックパルスＣＰの１パルスの周期の
５１２倍の周期に相当する時間とすると、Ｔ２は１パル
スの周期の５１６倍の周期に相当する時間になる如くで
ある。

ここでオフセット電圧ＶＯ８は個々の演算増幅器１６各
々によって異なり、外界の条件たとえば温度によっても
その値はドリフトするので前もって正確な値を見つける
ことができない。

一方中間電圧発生回路塑で得られる中間電圧の値も正確
に設定することは極めて困難である。

しかしながら中間電圧を一■Ｒ＋■δ１〜−！−ｖ１＋
ｖδ８のように尤■□２ ２
２の値に近い各々異なったいくつかの電圧を
用意しておくことは可能であり、特にＡ−Ｄ変換システ
ムを集積回路化しようとする際には上記の電圧を一つの
シリコンチップ上に製造することは比較的容易である。

上記中間電圧と基準電圧■Ｒのちようど半分の電圧Σｖ
Ｒとの差電圧δｉ （ｉ −＝ １〜８）を後述する本
発明による変換方式で自動的に選択することによってオ
フセット電圧ＶＯ８の効果ヲ次式で表わすようにキャン
セルすることが可能である。

Ｖδ１−ｖＯ８二〇 ・・・・・・・・・（５）（
いずれか特定のｉに対して） この条件が成立すると前記（４）式は Ｔ２ごＴ１ となる。

逆に言えばＴ２−＝Ｔ、となるように上記中間型圧Σ■
Ｒ＋δ１（ｉ−１〜８）のうちから特定のｉを選らべば
オフセット電圧ＶＯ８に影響されない、積分器の動作状
態が得られることになる。

このことかこの発明の重要な目的の一つであるオフセッ
ト電圧を補償する理論的背景になっている。

次にオフセット電圧を補償する動作をより具体的に説明
する。

先ず最初に積分回路１−３はアナログ接地電圧ＶＧＡを
積分しているものとする。

すなわち、このとき第４図に示すスイッチ素子２５ａ。

２５ｂ 、２５ｃは開、閉、開各状態であり、第６図に
示すフリップフロップ６６．６８．６５各々から出力さ
れる切り換え制御信号φ１．φ２．φ３は各々°゛Ｌ”
ｌ 、 ｆｌＨ＋＋ 、 ｌ“Ｌｌ＋レベルになってい
る。

さらにこのときスイッチ回路１９は中間電圧発生回路２
０の抵抗２１ｄと２１ｅとの間の中間電圧因ｖＲ＋■δ
５を切り換え選択しているものとする。

したがってこのとき積分回路１−３の演算増幅器１６の
非反転入力端には上記中間電圧図■。

＋■δ５が入力している。

この結集積分回路す■ は上記選択入力された中間電圧フＶＲ＋■δ５とアナロ
グ接地電圧ＶＧＡとの差電圧を積分することになる。

積分回路１Ｊの積分出力電圧は第７図に示すようにその
後しきい電圧Ｖｏを切るので、このしきい電圧ｖｃを切
った後比較器１７の比較信号ＣＯは゛Ｈ″レベルに立上
る。

比較信号ＣＯが゛Ｈ″レベルに立上ると、この後第６図
に示すフリップフロップ６６がセットされるとともにフ
リップフロップ６８がリセットされる。

フリップフロップ６６セツト後およびフリップフロップ
６８リセツト後、これら両フリップフロップ６６．６８
の出力である切り換え制御信号φ１．φ２は第７図に示
すように各々＋ｌＨ”レベル、Ｌ”レベルに変化スる。

この結果いままで閉状態であったスイッチ素子２５ｂが
開状態となり、さらにいままで開状態であったスイッチ
素子２５ａが閉状態となる。

したかってスイッチ回路１１の出力電圧はアナログ接地
電圧ＶＧＡから基準電圧■Ｒに切り換わり、積分目路１
象は前記中間電圧ｉＶＲ＋ｖδ、とこの基準電圧■Ｒと
の差電圧を積分することになる。

この後積分回路１Ｊの積分出力電圧は第７図に示すよう
に下降して順次しきい電圧■ｃから離れていく。

したがって比較器１７の比較信号ＣＯは第７図に示すよ
うにパルス状の信号となり、この比較信号ＣＯはラッチ
回路３６のクロック入力端ＣＰに入力する。

パルス状の比較信号ＣＯがラッチ回路３６に入力すると
き、バイナリカウンタ３１のカウント出力Ｑ２〜Ｑ９の
オア論理をとるオアゲート３５の出力が゛Ｈａレベルで
あると仮定すると、信号ＣＯ入力後このラッチ回路３６
の出力は゛Ｈ″レベルとなる。

ラッチ回路３６の出力は遅延素子３７によって所定期間
遅延される。

またこの遅延素子３７の出力は上記ラッチ回路３６のリ
セット入力信号となっているので、上記遅延素子３７の
出力も゛Ｈ９１レベルを持つパルス状信号となる。

遅延素子３７のパルス状の出力はアンドゲート３８を介
してバイナリカウンタ３９のクロック入力となる。

すなわち上記バイナリカウンタ３９は上記パルスを順次
カウントすることにより、そのカウント出力Ｑ２ｏ−Ｑ
２２の状態を一つ進めることになる。

つまりスイッチ回路１９で中間電圧↓■Ｒ＋Ｖδ、が選
択されているとき、バイナリカウンタ３９が遅延素子３
１の出力パルスをカウントするとそのカウント出力Ｑ２
ｏ ｔ Ｏ２１、Ｏ２２は各々ｕ Ｌ ９Ｍｎ Ｉ、
１１ 、 Ｉ＋ ）（１１，ｉｌりレベルとなり、今度
はアンドゲート４４の出力すなわち切り換え制御信号φ
１４が゛′Ｈ″レベルになる。

したがってこの後いままで演算増幅器１６の非反転入力
端に入力していた中間電圧１ ■ｖＲ＋ｖδ、の替わりに、今度は中間電圧万ｖＲ。

＋Ｖδ４が入力することになる。

この中間電圧の切り換え動作は積分出力電圧の上昇状態
と下降状態の屈曲点で行なわれる。

一方バイナリカウンタ３１のカウント内容に対し、前記
パルス状の比較信号ＣＯは遅延素子３２、オアゲート３
３を直列に介した後リセット動作を施こす。

したがってその後このバイナリカウンタ３１のカウント
出力Ｑ。

−Ｑ、は全で゛Ｌ″レベルとなる。

上記動作が行なわれるタイミングは第７図■点で示めさ
れる。

０点のタイミング後積分回路１３の積分出力電圧は 一、ｖＲ＋ｖδ４ ｖｏｓ −Ｃ なる傾きで下降することになる。

さらに０点のタイミング後バイナリカウンタ３１は再び
供給されるクロックパルスＣＰのカウントを行なう。

そしてバイナリカウンタ３１がクロックパルスＣＰを５
１２パルスカウントして、予め定められた期間Ｔ１に相
当する時間を計測すると、最上位ビットのカウント出力
Ｑ９が°゛Ｌ”レベルからＨ”レベルに変化する。

このカウント出力Ｑ９のレベル変化を受けて、次に立上
り検出回路５９の出力ＰＱ９は第７図に示すように゛Ｈ
″レベルのパルス状信号となる。

このときスタート信号ＳＰはまだ入力されていないので
、フリップフロップ５３はリセットされたままであり、
その出力Ｑは゛Ｈ″レベルとなっている。

したがって上記立上り検出回路５９の出力ＰＱ９が゛Ｈ
′ルベルになった後にアンドゲート５７の論理が成立し
、さらにこの後オアゲート６７の出力が゛Ｈ″レベルと
なってフリップフロップ６８がセットされる。

さらに立上り検出回路５９の出力ＰＱ９が゛Ｈ″レベル
になると、この後オアゲ゛−トロ２の出力も゛Ｈ″レベ
ルとなってフリップフロップ６６がリセットされる。

したがって・切り換え制御信号φ２は゛Ｌ″レベルから
４１ Ｈｊｌレベルになり、切り換え制御信号φ、は゛
Ｈ″レベルから゛Ｌ″レベルになる。

これにより積分回路Ｌ３が基準電圧■Ｒを積分する期間
Ｔ０が終了し、次に積分回路づはアナログ接地電圧ＶＧ
Ａの積分を開始する。

上記動作が行なわれるタイミングは第７図■点で示めさ
れ、０点のタイミング後積分出力電圧は 歓・式δ・−石アおい、□オ、。

より。Ｃ なる。

積分出力電圧が上昇する期間Ｔ２ａにおける上記傾きの
絶対値と、下降する期間Ｔ１における前記傾きの絶対値
とは、（■δ４ ”Ｏ８）の値が零と異なる程度に応
じて異なる。

すなわち、このことは期間Ｔ１後積分出力電圧が上昇し
再びしきい電圧■ｃを切るまでの期間をＴ２ａとすると
、Ｔ１とＴ２ａが異なることを意味する。

いいかえれば期間Ｔ２ａが予め定められた期間Ｔ１に比
較してわずかに長くなっているかあるいは短かくなって
いるかということができる。

さらにいいかえればこのＴ２ａの期間に相当する時間を
制御回路１２で計測し、この時間がＴ１に相当する時間
に比較して所定の精度以内で等しいか否かを判定し、等
しくなければオフセット電圧ＶＯ８が補償されていない
と判定し、中間電圧７■Ｒ＋■δ４をさらに異なつま た中間電圧７■Ｒ＋■δ３に切り換えるようにする。

以下上記動作を具体的に説明すると、第７図■点では積
分出力電圧は再びしきい電圧Ｖｏを切るので、比較器１
７の比較信号ＣＯはその後ＴＩ Ｈｎレベルとなる。

さらに比較信号ＣＯが゛Ｈ″レベルと１なるタイミング
で、オアゲ゛−ト３５の出力がラッチ回路３６でラッチ
される。

上記オアゲート３５にはバイナリカウンタ３１のカウン
ト出力Ｑ２〜Ｑ９が入力されており、もしＴ２ａがＴ１
と所定の精度以内で等しければ、このカウント出力Ｑ２
〜Ｑ９は全て゛Ｌ″レベルとなる。

しかしＴ２ａがＴ１と等しくなければ、バイナリカウン
タ３１のカウント出力Ｑ２〜Ｑ９のうちいずれか一つが
”Ｈ１ｊレベルとなるので、この後遅延素子３７は＋
Ｈｔ″レベルパルスを出力する。

この結果バイナリカウンタ３９のカウント出力Ｑ２ｏ−
Ｑ２２の状態が一つ進むことになる。

すなわちカウント出力Ｑ２ｏ−Ｑ２２が°ｌ Ｌ Ｉ＋
。ｌ Ｌ ９１ 、 ｕ Ｈｎ各しベルからＨ１１、ｕ
Ｌ ５１ 、 ｕ Ｈ”′各しベルとなり、アンドゲ
ート４５の出力すなわち切り換え制御信号φ１５が゛Ｈ
″レベルとなる。

したかつてこの後スイッチ回路１９では中間電圧ｉＶＲ
＋■δ４の替わりに別な中間電圧７■□＋■δ３が切り
換え選択される。

したがって次の期間Ｔ１＋Ｔ２ｂにおける積分出力電圧
の傾きは、前の期間Ｔ１゜Ｔ２ａにおける傾きと比較し
て■δ４と■δ３の電圧きざみの違い分だけ異なる。

具体的には期間Ｔ１における傾きは 薯σＲ−１−ｖδｓ ’Ｏ８ ８、であり、期間Ｔ２ｂにおけ 一７■Ｒ＋■δ３−■Ｏ８ る傾きは−ＲＣ−一一一一 である。

そして上記期間Ｔ２ｂの終了タイミングすなわち第７図
■点において、前記と同様にＴ２ｂとＴ１が所定の精度
以内で等しいか否かが判定され、等しくない場合には遅
延素子３７から゛°Ｈ″レベルのパルス信号が出力する
ので、引き続く次の期間Ｔ１．Ｔ２ｏでは異なった中間
電圧Σ■Ｒ＋■δ２がスイッチ回路１９において切り換
え選択されることになる。

一方Ｔ２ｂとＴ１が等しい場合には遅延素子３７の出力
は゛°Ｌ″レベルのままなので、引き続く次の期間Ｔ１
．Ｔ２ｏでは前の期間Ｔ１． Ｔ２１）と同じ中間型■ 圧Σ■□＋■δ３がスイッチ回路１９において選択され
ることになる。

本実施例ではＴ２ｂとＴ１とはまだ等しくなく、中間電
圧ｌＶＲ＋■δ２を選択したのち次の上記補正のサイク
ルでＴ１とＴ２ｏが等しくなる場合について書かれてい
る。

このタイミングは第７図■点のタイミングである。

上記Ｔ１とＴ２Ｃが等しい場合とはいいかえれば所定の
精度内で■δ２＝ＶＯ８が成立することであり、このと
き積分出力電圧が上昇する際の傾きと下降する査■ 際の傾き各々の絶対値が等しくなり１賃丁となる。

このようにして積分回路１−３のオフセット電圧ＶＯ８
はキャンセルされると同時に、このときスイッチ回路１
９で切り換え選択され、演算増幅器１６の非反転入力端
に入力する中間電圧はあたかも基準電圧■Ｒの半分の値
となる。

このことはこの発明の目的の一つである同極性変換を可
能にするための条件が達成されることになる。

また前記中間電圧を半導体集積回路内で拡散抵抗によっ
て分割形成する場合、わずかに異なる種々の中間電圧を
生成することは、極めて精度の良く基準電圧ｖＲの半分
の値の電圧を形成するよりもたやすいので、半導体集積
回路化する場合の容易性は極めて高い。

このようにアナログ−デジタル変換を行なわないいわゆ
るスタンバイ状態の期間に、先ず予め定められたＴ１の
期間基準電圧■Ｒを積分し、次にアナログ接地電圧ＶＧ
Ａを積分してこの積分期間Ｔ２を計測し、このＴ２を前
記Ｔ１と比較し所定の精度以内で両者が等しいか否かを
判定し、一致していない場合にはスイッチ回路１９にお
いて中間電圧を切り換えて再び同様の積分を行なう。

そし・てＴ１とＴ２が一致したらその時の中間電圧を、
Ａ−り変換を行なうためのスタート信号ＳＰが入力され
るまで保持するようにしたことによって、常に演算増幅
器１６のオフセット電圧が補償された状態とすることが
できる。

さらに外界の温度変化等の環境条件が変化した場合にも
、上記した動作によりオフセット電圧が補償されるので
、ドリフトに対する補償も自動的になされる。

なお上記説明中、期間Ｔ１とＴ２との一致を判定する際
の所定の精度とはＡ−Ｄ変換回路に仕様的・に要求され
る変換精度が達成できる程度という意味であり、実施の
方法によって各々異なる。

しかし時間の測定はクロックパルスＣＰのパルス数をカ
ウントすることによってなされているから、多くのパル
スをカウントさえすれば原理的にいくらでも高い精度を
出すことができる。

第６図に示すバイナリカウンタ３１ではそのカウント出
力Ｑ。

。Ｑｌがオアゲ゛−ト３５に入力されていないので、こ
の場合にはクロックパルスＣＰの４パルス分以内の精度
で期間Ｔ、と期間Ｔ２が比較できることに；なる。

次にオフセット電圧の補償が行なわれた後にＡ−Ｄ変換
を行なう場合における動作を、第８図に示す波形図を併
用して説明する。

先ずイニシャルリセット信号ＩＲを解除する。

すなわち、信号ＩＲが”Ｈ９１レベルから゛Ｌ″レベル
に変化する。

このとき第６図に示すフリップフロップ６４，６５，６
６゜６８．５３各々はイニシャル状態を保持している。

すなわちフリップフロップ６４．６８は各々セット状態
となっていて、フリップフロップ６５，６６゜５３はリ
セット状態となっている。

またバイナリカウンタ３１のカウント出力Ｑ。

−Ｑ９は全てＬ”レベルとなっているものとする。

この状態からスタート信号ＳＰが入力されるまでの期間
では、前記したオフセット電圧を補償する動作が実行さ
れ、オフセット電圧が補償された状態が維持される。

次に第８図に示すように積分回路暮で基準電圧■Ｒが積
分される期間Ｔ３内でスタート信号ＳＰの”Ｈ９ルベル
祖号が入力されたものとする。

スタート信号ＳＰが入力することによりこの後フリップ
フロップ５３がセットされ、このフリップフロップ５３
のＱ出力であるＡ−Ｄ変換終了信号ＥＰが？ｌ Ｈｔｙ
レベルになることを検知すれば、現在Ａ−り変換中であ
ることが確認できる。

フリップフロップ５３がセットされることによりこの後
アンドゲート５５にＮ Ｈｔ＋レベル信号が入力し、一
方アンドゲート５７には゛Ｌ″レベル信号が入力する。

したがって次に立上り検出回路５９の出力ＰＱ９が″′
Ｈ″レベルとなっても、上記アンドゲート５７の論理は
成立しないので、フリップフロップ６８はセットされな
いことになる。

Ａ−Ｄ変換を実行するための最初の期間は基準電圧■Ｒ
を予め定められた期間Ｔ３の間積分する期間であるので
、このＴ３の期間が前記Ｔ１の期間と等しくなるように
制御回路１２およびカウンタ回路１８を構成することが
でき、この実施例ではそのような構成になっている。

したがってＴ３の期間は実質的にＴ１の期間と同一であ
り、前記オフセット電圧の補償を行なう動作のところで
説明したように、クロックパルスＣＰの１パルスの周期
の５１２倍の周期に相当する時間をバイナリカウンタ３
１で計測すると、この後このバイナリカウンタ３１のカ
ウント出力Ｑ９は゛Ｌｊｊレベルから゛Ｈ″レベルに変
化する。

この後立上り検出回路５９は上記カウント出力Ｑ９の立
上りを検出してＰＱ９なる゛Ｈ″レベルのパルス信号を
出力する。

ここで前記したようにフリップフロップ６８はセット状
態となることがアンドゲート５７で禁止されているので
、このフリップフロップ６８はセットされない。

また信号ＰＱ９の出力タイミングでは信号Ｑ３０は常に
゛Ｌ″レベルになっているので、この後フリップフロッ
プ６５がセットされる。

したがって切り換え制御信号φ３がＨ”レベル、その他
のφ１．φ２は共にＬ”レベルとなり、この後スイッチ
回路１１においてアナログ入力電圧■□、が切り換え選
択される。

そして積分回路１−３はこのアナログ入力電圧ｖＩＮを
積分することになる。

このときの積分出力電圧の２■１％ ’ＩＮ 傾きは □、 となり、アナログ入力電圧■□、
の大小にしたがって上記積分出力電圧は下降または上昇
する。

このアナログ入力電圧■□、を積分する期Ｔ４はＴ３の
期間すなわちＴ１の期間と同一である。

したがってＴ４の期間の開始時点からクロックパルスＣ
ＰＩパルスの周期の５１２倍の周期に相当する時間が経
過すると、バイナリカウンタ３１のカウント出力Ｑ９が
゛Ｈ″レベルからｕ Ｌ ｎレベルに変化する。

バイナリカウンタ３１のカウント出力Ｑ９がＬ ｎレベ
ルに変化するタイミングではフリップフロップ６４の出
力はＨ”レベルであるので、アントゲ−ドロ９の出力は
゛Ｈ″レベルから゛Ｌ″レベルに変化する。

したがってこの後バイナリカウンタ７０の出力Ｑ３０が
゛°Ｌ″レベルからＨ”ルベルに立上る。

この後立上り検出回路５８において上記信号Ｑ３０の立
上りが検出され、ＩＴ ＨＩ＋レベルのパルス信号ＰＱ
３ｏが出力される。

さらに上記立上り検出回路５８の出力ＰＱ３ｏのタイミ
ングでフリップフロップ６８がセットされ、フリップフ
ロップ６５がリセットされる。

この結果切り換え制御信号φ２が゛Ｈ″レベルとなり、
さらに切り換え制御信号φ３が゛Ｌｌｌレベルとなる。

したがってアナログ入力電圧ＶＩＮを積分する期間Ｔ４
が終了し、スイッチ回路１１においてアナログ接地電圧
ＶＧＡが切り換え選択され、期間Ｔ５が開始する。

さらにこの期間の切り替わりタイミングではバイナリカ
ウンタ３１のカウント出力Ｑ。

〜Ｑ９は全て１°Ｌ”レベルになっている。

上記期間表■ Ｔ５における積分出力電圧の傾きは ８．であるので積
分出力電圧は上昇する。

そしてこの積分出力電圧がしきい電圧Ｖｏを切り、比較
信号ＣＯが″′Ｈ″レベルとなるまでの時間をバイナリ
カウンタ３１で計測すれば、この値がアナログ入力電圧
■□Ｎのデジタル変換された出力となる。

上記動作を具体的に説明すると、比較信号ＣＯが°゛Ｈ
″Ｈ″Ｈ″Ｈ″レベルト５１の論理が成立する。

アントゲニド５１の論理が成立してその出力がＨ”′・
レベルになると、この゛°Ｈ″レベル信号はオアゲート
５２を介してラッチ回路３４のクロック入力となる。

したがってこの後ラッチ回路３４はオアゲート５２の゛
Ｈａレベル信号出力のタイミングで、バイナリカウンタ
３１のカウント出力Ｑ２〜Ｑ９を読み込む。

さらにオアゲ゛−ト５２の出力が”Ｈ”レベルになると
フリップフロップ５３がリセットされる。

フリップフロップ５３がリセットされることにより、い
ままでＨ”レベルであったＡ−Ｄ変換終了信号ＥＰが゛
Ｌ″レベルに立下り、これを検知することによりＡ−Ｄ
変換が終了したことが確認できる。

また比較信号ＣＯがＮ ＨＩＩレベルになると、フリッ
プフロップ６８がリセットされさらにフリップフロップ
６６がセットされるので、この後積分回路Ｌ３は基準電
圧■Ｒを積分することになる。

さらにこの後は前記オフセット電圧の補償を行なう動作
が実行される。

また比較信号ＣＯが”Ｌ′ルベルに立下ると、ラッチ回
路３４は前記読み込んだバイナリカウンタ３１のカウン
ト出力Ｑ２〜Ｑ９を出力することになる。

ここでアナログ入力電圧ＶＩＮと上記ラッチ回路３４か
ら出力される期間Ｔ５に相当する時間との関係は次式で
表わすことができる。

Ｔ５ Ｔ５ ｖ −−ｖ −ｖ□・・・・・・（６）ＩＮ
Ｔ３＋Ｔ４２ Ｔ３ このように基準電圧ｖＲの極性はアナログ入力電圧ＶＩ
Ｎの極性と同じで良く、さらにアナログ接地電圧ＶＧＡ
から基準電圧■Ｒまでの電圧範囲のアナログ入力電圧Ｖ
ＩＮをＡ−Ｄ変換することができる。

さらにアナログ接地電圧ＶＧＡをこのシステムの接地電
圧と、基準電圧ＶＲをこのシステムの電圧と各々同じ値
の電圧としてもＡ−Ｄ変換するこきができる。

これを前記第３図に示す回路を用いて説明すると、積分
回路づの演算増幅器１６が単一の電源電圧ＶＤＤで駆動
されているときＡ −り変換における積分が正常に行な
われるための条件としては次の二つがある。

■演算増幅器１６の非反転入力端に電源電圧ＶＤＤの半
分程度の値の電圧が入力してもこの演算増幅器１６の増
幅度が低下しないこと。

■ 演算増幅器１６の出力電圧の変動範囲が電源電圧Ｖ
ＤＤあるいは接地電圧まで飽和しないこと。

この発明のＡ−Ｄ変換回路によれば上記の■の条件につ
いては、基準電圧■Ｒとアナログ接地電圧ＶＧＡのほぼ
中間の電圧が演算増幅器１６の非反転入力端に入力して
も、演算増幅器１６は正常に作動する。

また上記■の条件については、たとえば比較器１７のし
きい電圧Ｖｏとして電源電圧ＶＤＤの８０飴程度の電圧
を入力し、適当な時定数を設定すれば演算増幅器１６の
出力電圧は電源電圧ＶＤＤあるいは接地電圧に各々飽和
することはない。

したがって上記したようにこの発明のＡ−Ｄ変換回路に
おいて単一の電源電圧で駆動した場合でも、基準電圧■
□を電源電圧ＶＤＤとし、さらにアナログ接地電圧Ｖ。

Ａをシステムの接地電圧としても、アナログ接地電圧Ｖ
ＧＡから基準電圧■Ｒまでの電圧範囲のアナログ入力電
圧をＡ−Ｄ変換することができる。

以上説明したようにこの発明によれば、積分回路のオフ
セット電圧を補償することにより高糖にアナログ−デジ
タル変換ができ、さらに上記オフセット電圧の補償をコ
ンデンサによらないで行なうようにしたことにより半導
体集積化するのに最適な構成となり、かつアナログ入力
電圧の極性と基準電圧の極性が同一でもアナログ−デジ
タル変換でき、さらにアナログ入力電圧の変換可能範囲
が接地電圧から基準電圧までもアナログ−デジタル変換
ができ、さらにまた基準電圧を電源電圧とν同じ電圧と
することができるアナログ−デジタル変換回路を提供す
ることができる。

【図面の簡単な説明】

第１図は従来のアナログ−デジタル変換回路の構成図、
第２図は上記従来回路の動作を説明する；ために用いる
波形図、第３図はこの発明の一実施例の構成図、第４図
は上記実施例回路の一部分の詳細図、第５図は上記実施
例回路の一部分の詳細図、第６図は上記実施例回路の一
部分の詳細図、第７図は上記実施例の動作を説明するた
めに用いンる波形図、第８図は上記実施例の動作を説明
するための波形図である。 １１・・・・・・スイッチ回路、１２・・・・・・制御
回路、１３・・・・・・積分回路、１４・・・・・・積
分抵抗、１５・・・・・・積分コンデンサ、１６・・・
・・・演算増幅器、１７・・・・・・比較器、１８・・
・・・・カウンク回路、１９・・・・・・スイッチ回路
、υ・・・・・・中間電圧発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 基準電圧とアナログ接地電圧とのほぼ中間値二の電
   圧で値が各々異なった複数の中間電圧を順次出力する中
   間電圧発生回路と、前記中間電圧と前記基準電圧、前記
   中間電圧とアナログ接地電圧および前記中間電圧とアナ
   ログ入力電圧各々の差電圧を積分する積分回路と、前記
   積分回路の積分比シカ電圧と所定のしきい電圧とを比較
   する比較回路と、供給されるクロックパルスを所定数計
   数して所定時間を計時するとともに前記比較回路の出力
   に応じた任意期間内の時間を計時しこの計時時間をデジ
   タル的に出力するカウンタ回路と、前記力、ウンタ回路
   における計時時間とおしを比較しこの比較結果に応じて
   前記中間電圧発生回路の中間電圧出力動作および前記カ
   ウンタ回路の前記計時動作を制御する制御回路とを具備
   し、スタンバイ期間とアナログ−デジタル変換期間の二
   つの期間が。 設定され、一方のスタンバイ期間では、前記積分回路に
   おいて前記中間電圧発生回路から出力される任意の中間
   電圧と前記基準電圧との差電圧を第１の傾きで所定時間
   積分するとともにこの後上記中間電圧と前記アナログ接
   地電圧との差電圧を上記第１の傾きとは極性が異なる第
   ２の傾きで積分し、前記比較回路で前記第２の傾きで積
   分される積分電圧としきい電圧との一致比較を行ない、
   前記カウンタ回路で前記積分回路が中間電圧とアナログ
   接地電圧との差電圧の積分を開始してから後前記比較回
   路が積分電圧としきい電圧との一致検出を行なうまでの
   時間を計時し、前記制御回路で前記積分回路が中間電圧
   と基準電圧との差電圧を積分する期間内の時間と前記カ
   ウンタ回路における計時時間とを比較し、置時間が所定
   の精度内で一致したときの中間電圧を中間電圧発生回路
   で保持せしめ、他方のアナログ−デジタル変換期間では
   、前記積分回路で、前記保持された中間電圧と前記基準
   電圧との差電圧を第３の傾きで所定時間積分し、この後
   さらに積分回路で、前記保持された中間電圧と前記アナ
   ログ入力電圧との差電圧をこのアナログ入力電圧の極性
   および電圧値に応じた第４の傾きで所定時間積分し、さ
   らに積分回路で、前記保持された中間電圧と前記アナロ
   グ接地電圧との差電圧を第５の傾きで積分し、前記比較
   回路で、前記第５の傾きで積分される積分電圧としきい
   電圧との一致比較を行ない、前記カウンタ回路で前記積
   分回路が前記保持された中間電圧とアナログ接地電圧と
   の差電圧の積分を開始してから後、前記比較回路が積分
   電圧としきい電圧との一致検出を行なうまでの時間を計
   時しその計時時間に応じたデジタル量を出力させるよう
   にしたことを特徴とするアナログ−デジタル変換回路。