JPS6135729B2 - - Google Patents
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- JPS6135729B2 JPS6135729B2 JP53046109A JP4610978A JPS6135729B2 JP S6135729 B2 JPS6135729 B2 JP S6135729B2 JP 53046109 A JP53046109 A JP 53046109A JP 4610978 A JP4610978 A JP 4610978A JP S6135729 B2 JPS6135729 B2 JP S6135729B2
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Description
この発明はいわゆる二重積分型のアナログ―デ
イジタル変換装置に係り、特に基準電圧の極性に
かかわらず正負両極性の未知アナログ入力電圧を
デイジタル量に変換するアナログ―デイジタル変
換装置に関する。 第１図は両極性の未知アナログ入力電圧を変換
する従来の二重積分型アナログ―デイジタル変換
装置（以下Ａ／Ｄ変換装置と略称する）を示すも
ので、ここでいう両極性の変換とは基準電圧の極
性にかかわらず、正負両極性の未知アナログ入力
電圧をＡ／Ｄ変換することをいう。これは例えば
＋２（Ｖ）の基準電圧に対して、−2.0（Ｖ）から
＋2.0（Ｖ）までの未知アナログ入力電圧を変換
する場合である。 第１図において１はデイジタル量に変換するた
めの未知アナログ入力電圧ＶIN、正極性の基準電
圧ＶREFおよび接地電圧ＶGのうちから１つを選択
出力するための入力選択回路で、２は上記未知ア
ナログ入力電圧ＶINおよび接地電圧ＶGのうちか
ら１方の電圧を選択出力するための入力選択回路
である。上記入力選択回路１，２夫夫で選択出力
される電圧は、抵抗３、演算増幅器４およびコン
デンサ５からなる積分回路６に並列的に供給され
ている。上記積分回路６は前記１方の入力選択回
路２の選択出力電圧と、他方の入力選択回路１の
選択出力電圧との差電圧を、上記抵抗３とコンデ
ンサ５夫々の値によつて決定される時定数に応じ
て積分するもので、その積分出力電圧は電圧比較
器７の１方の入力端に供給されている。さらにこ
の電圧比較器７の他方の入力端にはしきい電圧Ｖ
Cが供給されている。電圧比較器７は前記積分出
力電圧と上記しきい電圧ＶCとを比較し、その値
の大小に従つて高論理レベル“１”または低論理
レベル“０”夫夫に対応した電圧を出力するよう
になつている。上記電圧比較器７の出力は制御回
路８に供給されている。上記制御回路８にはまた
外部からクロツクパルスCPが供給されていて、
制御回路８は前記２つの入力選択回路１，２夫々
の電圧選択動作を制御すると共に、計数回路９に
前記電圧比較器７の出力に応じて出力制御される
クロツクパルスCPを供給するようになつてい
る。計数回路９は上記出力制御されるクロツクパ
ルスCPを順次計数し、その計数値を出力あるい
は表示するようになつている。 上記従来の装置においてＡ／Ｄ変換開始後の最
初の変換サイクルに対応する期間T1で、未知ア
ナログ入力電圧ＶINが負極性の場合、制御回路８
は入力選択回路１が未知アナログ入力電圧ＶIN
を、入力選択回路２が接地電圧ＶGを夫々選択す
るように入力選択回路１，２夫々を制御する。１
方上記期間T1で未知アナログ入力電圧ＶINが正
極性の場合、制御回路８は入力選択回路１が接地
電圧ＶGを、入力選択回路２が未知アナログ入力
電圧ＶINを夫々選択するように入力選択回路１，
２夫々を制御する。上記期間T1経過後、次の変
換サイクルにおいて制御回路８は未知アナログ入
力電圧ＶINの極性にかかわらず、入力選択回路１
が基準電圧ＶREFを、入力選択回路２が接地電圧
ＶGを夫々選択するように入力選択回路１，２を
夫々制御する。この結果積分回路６の積分出力電
圧は第２図の波形図に示すように変化する。なお
第２図において波形Ａは未知アナログ入力電圧Ｖ
INが負極性、波形Ｂは未知アナログ電圧ＶINが正
極性夫々の場合の、積分出力電圧の変化を示して
いる。期間T1経過後から積分出力電圧がしきい
電圧ＶCと交差するまでの期間をT2（−），T2
（＋）とすると、制御回路８はこの期間T2（−）
あるいはT2（＋）内に外部から供給されるクロ
ツクパルスCPを計数回路９に出力する。計数回
路９は制御回路８から出力されるクロツクパルス
CPを順次計数する。ここで未知アナログ入力電
圧ＶINの値は次の第１式で与えられる。 ｜ＶIN｜＝Ｔ２／Ｔ１×ＶREF …(1) したがつて予め基準電圧ＶREFの値と前記期間
T1を設定しておき、計数回路９により期間T2
（−）あるういはT2（＋）夫々の時間間隔に相当
するクロツクパルスCPの数を計数することによ
り、未知アナログ入力電圧ＶINはデジタル量に変
換されることになる。 ところで上記従来の装置において未知アナログ
入力電圧ＶINの極性は既知であると仮定してい
る。したがつてＡ／Ｄ変換を行なう前に予め未知
アナログ入力電圧ＶINの極性判定を行なう必要が
ある。これは例えばＡ／Ｄ変換を開始し、期間
T1が経過した時点で、予め仮定された極性と逆
極性の未知アナログ入力電圧を積分回路６で積分
した場合には、積分出力電圧がしきい電圧ＶCよ
り低い電圧になつているという性質を利用して、
誤つて仮定された極性を修正することはできる。
しかし、上記極性を修正した未知アナログ入力電
圧ＶINに対して、再び前記と同様の積分操作を行
なわなければならないといつた欠点がある。 さらに未知アナログ入力電圧ＶINが正極性の場
合、期間T1で演算増幅器４の非反転入力端には
未知アナログ入力電圧ＶINが供給されている。本
来ならば期間T1での未知アナログ入力電圧ＶIN
の変動電圧成分は、積分回路６で積分されること
により平均化されるべきところであるが、上記の
ように演算増幅器４の非反転入力端に未知アナロ
グ入力電圧ＶINが供給されると、その移動電圧成
分がそのまま積分出力電圧の変動となつて現われ
る。したがつて従来の装置では変換誤差が多くな
るといつた欠点もある。 また前記期間T1の開始時点と終了時点とで未
知アナログ入力電圧ＶINが正極性をもつ場合、積
分出力電圧の波形は前記第２図に示すように電圧
幅ＶINの不連続な正負両方向へのとびを生ずる。
原理的にはこのとびの変換に対する影響は打ち消
されるはずであるが、実際にはその影響は無視で
きず直接変換誤差の要因になるといつた欠点もあ
る。 さらにまた未知アナログ入力電圧ＶINの値が小
さく接地電圧近傍である場合、積分出力電圧はし
きい電圧ＶCの付近で変化するために、未知アナ
ログ入力電圧ＶINが接地電圧ＶGに近い場合の変
換精度が悪くなるといつた欠点がある。 この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは未知アナログ
入力電圧の極性を予め判定する必要がなく、未知
アナログ入力電圧の変動電圧成分による変換誤差
が少なく、かつ未知アナログ入力電圧の値が接地
電圧に近い値の場合でも高精度に変換できる両極
性変換可能なアナログ―デイジタル変換装置を提
供することにある。 以下図面を参照してこの発明の一実施例を説明
する。 第３図において１１は未知アナログ入力電圧Ｖ
IN、基準電圧ＶREFおよび接地電圧ＶGのうちから
１つの電圧を選択する入力選択回路である。また
１２は上記基準電圧ＶREFおよび接地電圧ＶGのい
ずれか１方を選択する入力選択回路である。上記
２つの入力選択回路１１，１２夫々で選択される
電圧は並列的に積分回路１３に供給されるように
なつている。上記積分回路１３は演算増幅器１
４、この演算増幅器１４の反転入力端に接続され
ている抵抗１５、演算増幅器１４の出力端と反転
入力端との間に接続されているコンデンサ１６と
から構成されている。そして前記入力選択回路１
１で選択される電圧は抵抗１５を介して演算増幅
器１４の反転入力端に供給されるようになつてい
ると共に、前記入力選択回路１２で選択される電
圧は演算増幅器１４の非反転入力端に供給される
ようになつている。すなわち上記積分回路１３は
入力選択回路１１で選択される電圧と、入力選択
回路１２で選択される電圧との差電圧を積分する
ようになつている。積分回路１３の積分出力電圧
は電圧比較器１７の１方の入力端に供給されるよ
うになつている。また電圧比較器１７の他方の入
力端にはしきい電圧ＶCが供給されるようになつ
ている。上記電圧比較器１７は積分回路１３の積
分出力電圧と上記しきい電圧ＶCとを比較し、
夫々の値の大小に従つて高論理値レベル“１”ま
たは低論理値レベル“０”夫々に対応した電圧を
出力するようになつている。電圧比較器１７の出
力は制御回路１８に供されるようになつている。
この制御回路１８には外部からクロツクパルス
CPが供給されている。また上記制御回路１８は
前記２つの入力選択回路１１，１２夫々の電圧選
択動作を制御すると共に、計数回路１９に前記電
圧比較器１７の出力のタイミングに応じて出力制
御されるクロツクパルスCPを出力するようにな
つている。計数回路１９は上記出力制御されるク
ロツクパルスCPを計数し、前記未知アナログ入
力電圧ＶINに対応したデイジタル量を出力するよ
うになつている。 次に上記のように接続された装置の動作を第４
図に示す波形図を併用して説明する。先ずＡ／Ｄ
変換開始直後の変換サイクル０では、制御回路１
８は入力選択回路１１が基準電圧ＶREFを、入力
選択回路１２が接地電圧ＶGを夫々選択するよう
に、入力選択回路１１，１２夫々を制御する（な
お以下の説明では単に入力選択回路１１，１２
夫々がいずれかの電圧を選択する如く説明す
る）。ここで上記基準電圧ＶREFが正極性とする
と、積分回路１３はこの後接地電圧ＶGと基準電
圧ＶREFとの差電圧すなわち０―ＶREF＝−ＶREF
を、抵抗１５の抵抗値Ｒとコンデンサ１６の容量
Ｃに応じた時定数CRで積分する。したがつてサ
イクル０では、積分回路１３の積分出力電圧は第
４図に示すように、ある電圧から負の傾き−ＶRE
Ｆ／CRで徐々に低下していく。そして積分出力電
圧がしきい電圧ＶCに達すると、変換サイクル０
が終了し今度は変換サイクル１が開始する。積分
出力電圧がしきい電圧ＶCに達すると、電圧比較
器１７の出力が反転する。電圧比較器１７の出力
反転後の制御回路１８の出力を応受すると、入力
選択回路１１は接地電圧ＶGを、入力選択回路１
２は基準電圧ＶREFを夫々選択する。またサイク
ル１開始後、制御回路１８は供給されるクロツク
パルスCPの計数を開始する。この後積分回路１
３は基準電圧ＶREFと接地電圧ＶGとの差電圧すな
わちＶREFを積分する。したがつてサイクル１に
おいて積分出力電圧は第４図に示すように、最初
ＶCからＶREFに立上り、その後は正の傾きＶRE
Ｆ／CPで徐々に上昇していく。制御回路１８が
所定期間T1の時間間隔に相当する数のクロツク
パルスCPを計数し終えると、変換サイクル１が
終了し変換サイクル２が開始する。サイクル２開
始後入力選択回路１１は未知アナログ入力電圧Ｖ
INを選択すると共に、入力選択回路１２は接地電
圧ＶGを選択する。またサイクル２開始後制御回
路１８は再びクロツクパルスCPの計数を開始す
る。この後積分回路１３は接地電圧ＶGと未知ア
ナログ入力電圧ＶINとの差電圧すなわち−ＶINを
積分する。したがつてサイクル２において積分出
力電圧は第４図に示すように、最初サイクル１終
了後の電圧からＶREFだけ立下り、その後は−ＶI
Ｎ／CRの傾きで変化する。いま未知アナログ入力
電圧ＶINの極性が負極性であれば、積分出力電圧
は第４図のＣのようにその傾きは正となり、未知
アナログ入力電圧ＶINが接地電圧に近い値であれ
ば第４図のＤのようにその傾きが０となり、さら
に未知アナログ入力電圧ＶINの極性が正極性であ
れば第４図のＥのようにその傾きは負となる。制
御回路１８が前記期間T2（T2＝T1）の時間間隔に
相当する数のクロツクパルスCPを計数し終える
と、変換サイクル２が終了し変換サイクル３が開
始する。サイクル３開始後制御回路１８はクロツ
クパルスCPを計数回路１９に出力する。計数回
路１９は上記制御回路１８から出力されるクロツ
クパルスCPを順次計数する。またサイクル３開
始後入力選択回路１１は基準電圧ＶREFを選択す
ると共に、入力選択回路１２は接地電圧ＶGを選
択する。この後積分回路１３は接地電圧ＶGと基
準電圧ＶREFとの差電圧すなわち−ＶREFを積分す
る。したがつてサイクル３において積分出力電圧
は第４図のＣ、Ｄ、Ｅのように−ＶREF／CRの傾
きで徐々に低下していく。そしてこの積分出力電
圧がしきい電圧ＶCに達すると電圧比較器１７の
出力は再び反転する。この出力反転を応受すると
制御回路１８は計数回路１９へのクロツクパルス
の出力を停止する。したがつてサイクル３におい
て積分出力電圧がしきい電圧ＶCに達した後、計
数回路１９は未知アナログ入力電圧ＶINの極性お
よび値に応じた数のクロツクパルスCPを計数す
ることになり、サイクル３が開始した時点から積
分出力電圧がしきい電圧ＶCに達する時点までの
期間をT3（Ｔ3C，Ｔ3D，Ｔ3E）とすると未知アナ
ログ入力電圧ＶINは次の第２式で与えられる。 ＶIN＝Ｔ１−Ｔ３／Ｔ１×ＶREF …(2) すなわち未知アナログ入力電圧ＶINが接地電圧
ＶGの場合、計数回路１９においてクロツクパル
スCPを計数する期間に相当する期間Ｔ3Eは期間
T1と等しくなり、またＶINが−ＶREFの場合の期
間T3は2T1に等しくなる。 上記説明のように未知アナログ入力電圧ＶINの
極性は前もつて予め知る必要がなく変換できるの
で、極性を判定する特別の変換サイクルを設ける
必要はない。さらに演算増幅器１４の非反転入力
端にはどの変換サイクルにおいても、従来のよう
に未知アナログ入力電圧ＶINが入力されることが
なく、未知アナログ入力電圧ＶINは必らず演算増
幅器１４の反転入力端に入力さされ、未知アナロ
グ入力電圧ＶINの変動電圧成分は積分されること
により平均化されるので、変換誤差はきわめて少
なくなる。さらに変換サイクル１の開始点と終了
点における積分出力電圧の正負両方向への不連続
なとびは基準電圧ＶREFに相当する電圧幅であ
り、基準電圧としての性質からこの値は変換中で
は変化しない。したがつて正負両方向への不連続
なとびの影響は互いに打ち消された変換精度は極
めて高精度なものとなる。またさらに未知アナロ
グ入力電圧ＶINが接地電圧ＶGに近い値の場合で
も、積分出力電圧は十分にしきい電圧ＶCと離れ
て変化するので、この場合でも変換精度を高くす
ることが可能となる。さらに未知アナログ入力電
圧ＶINを連続して変換する場合、従来では未知ア
ナログ入力電圧ＶINの極性が変化する領域では
（つまり未知アナログ入力電圧ＶINが接地電圧に
極めて近ずく場合）、いわゆる変換の不連続性が
あり正確なＡ／Ｄ変換を行なうことは困難であつ
たが、上記本願装置では未知アナログ入力電圧Ｖ
INの極性が変化する領域での積分出力電圧は連続
的に変化するので、従来のような変換の不連続性
は本質的になく、未知アナログ入力電圧ＶINの全
領域にわたつて正確にＡ／Ｄ変換を行なうことが
できる。 第５図〜第８図は夫々前記第３図に示す実施例
回路の詳細図である。第５図において入力選択回
路１１はゲート信号G1〜G3夫々をゲート入力と
するゲート回路２０〜２２、および入力選択回路
１２はゲート信号G3，G4夫々をゲート入力とす
るゲート回路２３，２４とから構成されていて、
これら各ゲート回路２０〜２４はゲート信号G1
〜G4が高論理値のときに夫々閉成し未知アナロ
グ入力電圧ＶIN等を選択するようになつている。
さらに積分回路１３を構成する演算増幅器１４の
出力端と反転入力端との間にはゲート信号G5を
ゲート入力とするとゲート回路２５が接続されて
いて、このゲート回路２５の開閉制御によつて積
分回路１３の積分動作が制御されるようになつて
いる。また第５図においてフリツプフロツプ２６
〜２９およびインバータ３０は制御回路１８の一
部をなすもので、上記フリツプフロツプ２６のセ
ツト信号入力端には信号P1が、リセツト信号入力
端には信号P2が夫々供給されていて、このフリツ
プフロツプ２６のＱ出力信号が前記ゲート信号
G1となる。フリツプフロツプ２７のセツト信号
入力端には、Ａ／Ｄ変換を開始する際に成立する
スタート信号SPおよび信号P2が並列的に結合す
るオアゲート３１の出力信号が、リセツト信号入
力端には信号C1，C2が並列的に供給されている
オアゲート３２の出力信号が夫々供給されてい
て、このフリツプフロツプ２７のＱ出力信号が前
記ゲート信号G2となる。フリツプフロツプ２８
のセツト信号入力端には信号C1が、リセツト信
号入力端には前記期間T1では非成立となる信号
ST1が夫々供給されていて、このフリツプフロツ
プ２８のＱ出力信号が前記ゲート信号G3とな
る。またこのゲート信号G3のインバータ３０に
よる反転信号が前記ゲート信号G4となる。フリ
ツプフロツプ２９のセツト信号入力端には信号
C2が、リセツト信号入力端にはスタート信号SP
が夫々供給されていて、このフリツプフロツプ２
９のＱ出力信号が前記ゲート信号G5となる。さ
らに電圧比較器１７の出力信号はカウンタ３３の
クロツク入力端に供給されていて、このカウンタ
３３のリセツト信号入力端にはスタート信号SP
が供給されている。そしてこのカウンタ３３はそ
の計数状態に応じた２つの信号C1，C2は夫々出
力するようになつている。 第６図は制御回路１８の一部を示すもので、フ
リツプフロツプ３４のセツト信号入力端およびリ
セツト信号入力端には夫々前記カウンタ３３の出
力信号C1、Ａ／Ｄ変換終了後に成立するエンド
信号EPが供給されていて、このフリツプフロツ
プ３４のＱ出力信号はクロツクパルスCPが供給
されているアンドゲート３５の他方入力端に供給
されている。このアンドゲート３５の出力信号は
さらに前記期間T1の時間間隔に相当する数のク
ロツクパルスを計数するカウンタ３６のクロツク
入力端に供給されている。また上記カウンタ３６
のカウント出力信号T1はカウンタ３７のクロツ
ク入力端に供給されている。このカウンタ３７は
前記信号P1，P2および信号P3、エンド信号EPを
夫々出力するようになつていて、このカウンタ３
７および上記カウンタ３６のリセツト信号入力端
にはスタート信号SPが供給されている。 第７図は制御回路１８に含まれていて、未知ア
ナログ入力電圧ＶINの極性判定を行なうための極
性判定回路であり、この極性判定回路は必要に応
じて設けるようにする。極性判定回路は図示する
ように、前記カウンタ３３，３７夫々の出力信号
C2，P3が並列的に供給されているアンドゲート
３８、このアンドゲート３８の出力信号をリセツ
ト入力信号としさらにスタート信号SPをセツト
入力信号とするフリツプフロツプ３９とから構成
されていて、スタート信号SPが成立した後に上
記フリツプフロツプ３９のＱ出力信号である極性
判定出力信号が、Ａ／Ｄ変換終了時まで成立して
いれば、その時の未知アナログ入力電圧ＶINの極
性は正極性となり、１方非成立状態に反転する
と、未知アナログ入力電圧ＶINの極性は正極性と
なる。 第８図は制御回路１８の一部と計数回路１９を
示すもので、アンドゲート４０には前記信号P2お
よびC2が供給されていて、さらにこのアンドゲ
ート４０の出力信号はフリツプフロツプ４１のセ
ツト信号入力端に供給されている。またこのフリ
ツプフロツプ４１のリセツト信号入力端にはスタ
ート信号SPが供給されている。上記フリツプフ
ロツプ４１のＱ出力信号は直接アンドゲート４２
に、およびインバータ４３を介してアンドゲート
４４に夫々供給されている。また上記アンドゲー
ト４２，４４夫々には、前記信号P3の立ち上りに
同期して所定パルス幅をもつたパルス信号を発生
するパルス発生回路４５の出力パルスが供給され
ている。上記アンドゲート４４の出力信号は前記
アンドゲート４０の出力信号と共にオアゲート４
６に供給されている。またアンドゲート４７には
前記信号P3およびC3が並列的に供給されてい
る。上記アンドゲート４７の出力信号はオアゲー
ト４８に供給されている。さらに上記オアゲート
４８には前記アンドゲート４２の出力信号および
スタート信号SPが供給されている。前記オアゲ
ート４６の出力信号はフリツプフロツプ４９のセ
ツト信号入力端に供給されていると共に、このフ
リツプフロツプ４９のリセツト信号入力端には前
記オアゲート４８の出力信号が供給されている。
上記フリツプフロツプ４９の出力信号はアンドゲ
ート５０に供給されている。またこのアンドゲー
ト５０にはクロツクパルスCPが供給されてい
て、このアンドゲート５０の出力信号はカウンタ
５１のクロツク入力端に供給されている。またこ
のカウンタ５１のリセツト信号入力端にはスター
ト信号SPが供給されていて、このカウンタ５１
のカウンタ出力が前記未知アナログ入力電圧ＶIN
に対応したデイジタル出力となる。 第９図は上記第５図〜第８図に夫々に示す詳細
回路の動作を説明するための波形図である。以下
第９図を用いて動作を詳しく説明する。先ず回路
全体の電源を投入した後、全てのカウンタおよび
フリツプフロツプはリセツトされるものとする。
次にＡ／Ｄ変換を開始する。変換開始後先ずスタ
ート信号SPが所定期間成立する。スタート信号
SPが成立すると第５図に示すオアゲート３１の
出力信号が成立し、この後フリツプフロツプ２７
はセツトされる。セツト後ゲート信号G2が成立
する。このときフリツプフロツプ２６，２８は
夫々リセツト状態にあるので、ゲート信号G1，
G3は夫々非成立、１方ゲート信号G3の反転信号
であるゲート信号G4は成立となつている。この
結果入力選択回路１１，１２夫々において、成立
しているゲート信号G2，G4をゲート入力とする
ゲート回路２１，２４が開き、基準電圧ＶREFが
抵抗１５を介して演算増幅器１４の反転入力端
に、接地電圧ＶGが非反転入力端に夫々入力す
る。このとき演算増幅器１４の出力端と反転入力
端との間に接続されているゲート回路２５に供給
されるゲート信号G5を出力するフリツプフロツ
プ２９は、スタート信号SP成立時に再びリセツ
トされるので、ゲート信号G5は非成立となる。
すなわちゲート回路２５は閉じた状態となり、こ
のとき積分回路１３は積分動作が可能となり、こ
の後−ＶREFなる差電圧の積分を開始する。積分
回路１３の積分出力電圧が第９図に示すように
徐々に低下し、さらにしきい電圧ＶCと交差する
と、電圧比較器１７の出力が成立する。電圧比較
器１７の出力信号が成立すると、次にカウンタ３
３の出力信号C1が先ず所定期間成立する。信号
C1が成立するとオアゲート３２の出力信号が成
立し、この後フリツプフロツプ２７はリセツトさ
れる。さらに信号C1が成立するとフリツプフロ
ツプ２８がセツトされる。フリツプフロツプ２７
がリセツトされるといままで成立していたゲート
信号G2が非成立となり、１方フリツプフロツプ
２８がセツトされるといままで非成立であつたゲ
ート信号G1が成立し、さらにいままで成立して
いたゲート信号G4が非成立となる。この結果成
立したゲート信号G3をゲート入力とするゲート
回路２２，２３が開き、接地電圧ＶGが抵抗１５
を介して演算増幅器１４の反転入力端に、基準電
圧ＶREFが非反転入力端に夫々入力する。この後
積分回路１３はＶREFなる差電圧の積分を開始す
る。さらに信号C1成立時第６図に示すフリツプ
フロツプ３４がセツトされるので、この後これに
続くアンドゲート３５は供給されるクロツクパル
スCPをカウンタ３６に順次出力することにな
る。さらにこれに続くカウンタ３６，３７はスタ
ート信号SP成立時に夫々リセツトされるので、
夫々アンドゲート３５の出力およびカウンタ３６
の出力を計数することになる。カウンタ３６が前
記期間T1の時間間隔に相当する数のクロツクパ
ルスCPを計数すると、カウンタ３７の出力信号
P1が成立する。信号P1が成立するとフリツプフロ
ツプ２６がセツトされこの後ゲート信号G1が成
立する。さらに信号P1が成立するとフリツプフロ
ツプ２８がリセツトされ、この後ゲート信号G3
が非成立、ゲート信号G4が成立する。この結果
ゲート信号G1，G4を夫々ゲート入力とするゲー
ト回路２０，２４が開き、積分回路１３には未知
アナログ入力電圧ＶINおよび接地電圧ＶGが入力
する。この後積分回路１３は−ＶINとなる差電圧
の積分を開始する。またこのフリツプフロツプ３
４はまたセツト状態にあるので、カウンタ３６は
入力するクロツクパルスCPの計数を続行する。
そしてカウンタ３６が再び前記期間T1の時間間
隔に相当する数のクロツクパルスCPを再び計数
すると、いままで成立してカウンタ回路３７の出
力信号P1が再び非成立にもどると共に出力信号P2
が成立する。信号P2が成立すると、フリツプフロ
ツプ２６がリセツトされ、さらにフリツプフロツ
プ２７がセツトされる。フリツプフロツプ２６が
リセツトされることにより、いままで成立してい
たゲート信号G1が非成立になる。さらにフリツ
プフロツプ２７がセツトされることにより、いま
まで非成立であつたゲート信号G2が成立する。
またこのときフリツプフロツプ２８はまだリセツ
ト状態のままになつているので、ゲート信号G4
は成立したままである。ゲート信号G2が成立す
るとゲート回路２１が開き、基準電圧ＶREFが積
分回路１３に入力する。この後積分回路１３は−
ＶREFなる差電圧の積分を開始する。さらに信号
P2が成立してもフリツプフロツプ３４はまだセツ
ト状態にあるので、カウンタ３６はクロツクパル
スCPの計数を続行する。そしてこのカウンタ３
６が再び前記期間T1の時間間隔に相当する数の
クロツクパルスCPを計数すると、カウンタ３７
においていままで成立していた信号P2が非成立と
なり、今度は信号P3が成立する。信号P3成立後も
カウンタ３６はクロツクパルスCPの計数を続行
し、さらに再び前記期間T1の時間間隔に相当す
る数のクロツクパルスCPを計数すると、いまま
で成立していた信号P3が非成立となりＡ／Ｄ変換
終了を示エンド信号EPが所定期間成立する。 ところで未知アナログ入力電圧ＶINが正極性を
持ち、積分出力電圧が第９図のＥに示すように信
号P2の成立期間内にしきい電圧ＶCと交差するよ
うな場合、カウンタ３３の出力信号C2成立後第
８図に示すアンドゲート４０の出力信号が成立す
る。アンドゲート４０の出力信号が成立すると、
その後フリツプフロツプ４１がセツトされ、さら
にオアゲート４６の出力信号も成立するのでフリ
ツプフロツプ４９もセツトされる。セツト後フリ
ツプフロツプ４９の出力信号が成立すると、これ
に続くアンドゲート５０が開きクロツクパルス
CPがカウンタ５１のクロツク入力端に順次入力
する。この後このカウンタ５１は入力するクロツ
クパルスCPを計数する。次に信号P3が成立する
とパルス発生回路４５の出力信号PP3は第９図に
示すように所定期間成立する。このときフリツプ
フロツプ４１の出力信号は成立状態にあるので、
アンドゲート４２の出力信号は上記信号PP3の成
立期間にのみ成立する。さらにこれに続くオアゲ
ート４８の出力信号により、いままでセツトされ
ていたフリツプフロツプ４９はリセツトされる。
したがつてカウンタ５１のクロツク入力端には、
積分出力電圧がしきい電圧ＶCと交差した後か
ら、信号P3が成立するまでの期間T3（＋）、クロ
ツクパルスCPが入力することになる。カウンタ
５１が上記期間T3（＋）の時間間隔に相当する
数のクロツクパルスCPを計数することにより、
前記未知アナログ入力電圧ＶINはデイジタル量に
変換されることになる。また未知アナログ入力電
圧ＶINが負極性を持ち、積分出力電圧が、第９図
のＣに示すように、信号P3の成立期間内にしきい
電圧ＶCと交差するような場合、信号P2成立期間
内に信号C2は成立しないので、フリツプフロツ
プ４１はスタート信号SP成立時にリセツトされ
ている。したがつてインバータ４３の出力信号は
成立状態となつている。そして信号P3が成立する
とこの後信号PP3が所定期間成立するので、アン
ドゲート４４の出力信号は信号P3成立後所定期間
成立する。さらにこれに続くオアゲート４６の出
力信号も成立するので、フリツプフロツプ４９は
この後セツトされる。セツト後フリツプフロツプ
４９の出力信号が成立すると、これに続くアンド
ゲート５０が開きクロツクパルスCPがカウンタ
５１のクロツク入力端に順次入力する。この後こ
のカウンタ５１は入力するクロツクパルスCPを
計数する。そして次に積分出力電圧がしきい電圧
ＶCと交差してカウンタ３３の出力信号C2が成立
すると、このときすでに信号P3は成立状態にある
ので、アンドゲート４７の出力信号がここの後成
立する。さらにこれに続くオアゲート４８の出力
信号によりフリツプフロツプ４９はリセツトされ
る。リセツト後カウンタ５１のクロツク入力端に
はクロツクパルスCPは入力しない。したがつて
カウンタ５１のクロツク入力端には、信号P3が成
立した後から、積分出力電圧がしきい電圧ＶCと
交差するまでの期間T3（−）、クロツクパルスCP
が入力することになる。さらにカウンタ５１が上
記期間T3（−）の時間間隔に相当する数のクロ
ツクパルスCPを計数することにより、前記未知
アナログ入力電圧ＶINはデイジタル量に変換され
ることになる。１方積分出力電圧がしきい電圧Ｖ
Cと交差した後信号C2が成立すると、フリツプフ
ロツプ２７がリセツトされる。リセツト後いまま
で成立していたゲート信号G2が非成立となり、
この後ゲート回路２１が閉じ、いままで入力して
いた基準電圧ＶREFが積分回路１３に入力しなく
なる。さらに信号C2が成立するとフリツプフロ
ツプ２９がセツトされるので、この後ゲート信号
G5は成立する。ゲート信号G5が成立するとゲー
ト回路２５が閉じて、演算増幅器１４の出力端と
反転入力端が短絡されるので、積分回路１３の積
分出力電圧は第９図に示すように所定値になる。 上記詳細な回路の動作説明においてカウンタ５
１のクロツクパルスCP計数期間が、信号P2成立
時に積分出力電圧がしきい電圧ＶCと交差する場
合信号C2成立時〜信号P3成立時、信号P3成立時
に積分出力電圧がしきい電圧ＶCと交差する場合
信号P3成立時〜信号C2成立時夫々の期間となつ
ているのは、未知アナログ入力電圧ＶINが０のと
きのカウンタ５１の計数値すなわちデイジタル出
力を０とするためである。 第１０図はこの発明の他の実施例を説明するた
めの波形図である。上記実施例は積分回路１３の
積分出力電圧がしきい電圧ＶCよりも高電位側で
変化する場合のものであるが、第１０図に示す波
形図のように積分出力電圧をしきい電圧ＶCより
も低電位側で変化させるようにしても良い。この
ような波形を実現するために前記制御回路１８
が、変換サイクル０および変換サイクル３夫々に
おいて、入力選択回路１１が接地電圧ＶGを、入
力選択回路１２が基準電圧ＶREFを夫々選択する
ように、入力選択回路１１，１２を制御し、変換
サイクル１において入力選択回路１１が基準電圧
ＶREFを、入力選択回路１２が接地電圧ＶGを、ま
た変換サイクル２において入力選択回路１１が未
知アナログ入力電圧ＶINを、入力選択回路１２が
接地電圧ＶGを夫々選択するように入力選択回路
イジタル変換装置に係り、特に基準電圧の極性に
かかわらず正負両極性の未知アナログ入力電圧を
デイジタル量に変換するアナログ―デイジタル変
換装置に関する。 第１図は両極性の未知アナログ入力電圧を変換
する従来の二重積分型アナログ―デイジタル変換
装置（以下Ａ／Ｄ変換装置と略称する）を示すも
ので、ここでいう両極性の変換とは基準電圧の極
性にかかわらず、正負両極性の未知アナログ入力
電圧をＡ／Ｄ変換することをいう。これは例えば
＋２（Ｖ）の基準電圧に対して、−2.0（Ｖ）から
＋2.0（Ｖ）までの未知アナログ入力電圧を変換
する場合である。 第１図において１はデイジタル量に変換するた
めの未知アナログ入力電圧ＶIN、正極性の基準電
圧ＶREFおよび接地電圧ＶGのうちから１つを選択
出力するための入力選択回路で、２は上記未知ア
ナログ入力電圧ＶINおよび接地電圧ＶGのうちか
ら１方の電圧を選択出力するための入力選択回路
である。上記入力選択回路１，２夫夫で選択出力
される電圧は、抵抗３、演算増幅器４およびコン
デンサ５からなる積分回路６に並列的に供給され
ている。上記積分回路６は前記１方の入力選択回
路２の選択出力電圧と、他方の入力選択回路１の
選択出力電圧との差電圧を、上記抵抗３とコンデ
ンサ５夫々の値によつて決定される時定数に応じ
て積分するもので、その積分出力電圧は電圧比較
器７の１方の入力端に供給されている。さらにこ
の電圧比較器７の他方の入力端にはしきい電圧Ｖ
Cが供給されている。電圧比較器７は前記積分出
力電圧と上記しきい電圧ＶCとを比較し、その値
の大小に従つて高論理レベル“１”または低論理
レベル“０”夫夫に対応した電圧を出力するよう
になつている。上記電圧比較器７の出力は制御回
路８に供給されている。上記制御回路８にはまた
外部からクロツクパルスCPが供給されていて、
制御回路８は前記２つの入力選択回路１，２夫々
の電圧選択動作を制御すると共に、計数回路９に
前記電圧比較器７の出力に応じて出力制御される
クロツクパルスCPを供給するようになつてい
る。計数回路９は上記出力制御されるクロツクパ
ルスCPを順次計数し、その計数値を出力あるい
は表示するようになつている。 上記従来の装置においてＡ／Ｄ変換開始後の最
初の変換サイクルに対応する期間T1で、未知ア
ナログ入力電圧ＶINが負極性の場合、制御回路８
は入力選択回路１が未知アナログ入力電圧ＶIN
を、入力選択回路２が接地電圧ＶGを夫々選択す
るように入力選択回路１，２夫々を制御する。１
方上記期間T1で未知アナログ入力電圧ＶINが正
極性の場合、制御回路８は入力選択回路１が接地
電圧ＶGを、入力選択回路２が未知アナログ入力
電圧ＶINを夫々選択するように入力選択回路１，
２夫々を制御する。上記期間T1経過後、次の変
換サイクルにおいて制御回路８は未知アナログ入
力電圧ＶINの極性にかかわらず、入力選択回路１
が基準電圧ＶREFを、入力選択回路２が接地電圧
ＶGを夫々選択するように入力選択回路１，２を
夫々制御する。この結果積分回路６の積分出力電
圧は第２図の波形図に示すように変化する。なお
第２図において波形Ａは未知アナログ入力電圧Ｖ
INが負極性、波形Ｂは未知アナログ電圧ＶINが正
極性夫々の場合の、積分出力電圧の変化を示して
いる。期間T1経過後から積分出力電圧がしきい
電圧ＶCと交差するまでの期間をT2（−），T2
（＋）とすると、制御回路８はこの期間T2（−）
あるいはT2（＋）内に外部から供給されるクロ
ツクパルスCPを計数回路９に出力する。計数回
路９は制御回路８から出力されるクロツクパルス
CPを順次計数する。ここで未知アナログ入力電
圧ＶINの値は次の第１式で与えられる。 ｜ＶIN｜＝Ｔ２／Ｔ１×ＶREF …(1) したがつて予め基準電圧ＶREFの値と前記期間
T1を設定しておき、計数回路９により期間T2
（−）あるういはT2（＋）夫々の時間間隔に相当
するクロツクパルスCPの数を計数することによ
り、未知アナログ入力電圧ＶINはデジタル量に変
換されることになる。 ところで上記従来の装置において未知アナログ
入力電圧ＶINの極性は既知であると仮定してい
る。したがつてＡ／Ｄ変換を行なう前に予め未知
アナログ入力電圧ＶINの極性判定を行なう必要が
ある。これは例えばＡ／Ｄ変換を開始し、期間
T1が経過した時点で、予め仮定された極性と逆
極性の未知アナログ入力電圧を積分回路６で積分
した場合には、積分出力電圧がしきい電圧ＶCよ
り低い電圧になつているという性質を利用して、
誤つて仮定された極性を修正することはできる。
しかし、上記極性を修正した未知アナログ入力電
圧ＶINに対して、再び前記と同様の積分操作を行
なわなければならないといつた欠点がある。 さらに未知アナログ入力電圧ＶINが正極性の場
合、期間T1で演算増幅器４の非反転入力端には
未知アナログ入力電圧ＶINが供給されている。本
来ならば期間T1での未知アナログ入力電圧ＶIN
の変動電圧成分は、積分回路６で積分されること
により平均化されるべきところであるが、上記の
ように演算増幅器４の非反転入力端に未知アナロ
グ入力電圧ＶINが供給されると、その移動電圧成
分がそのまま積分出力電圧の変動となつて現われ
る。したがつて従来の装置では変換誤差が多くな
るといつた欠点もある。 また前記期間T1の開始時点と終了時点とで未
知アナログ入力電圧ＶINが正極性をもつ場合、積
分出力電圧の波形は前記第２図に示すように電圧
幅ＶINの不連続な正負両方向へのとびを生ずる。
原理的にはこのとびの変換に対する影響は打ち消
されるはずであるが、実際にはその影響は無視で
きず直接変換誤差の要因になるといつた欠点もあ
る。 さらにまた未知アナログ入力電圧ＶINの値が小
さく接地電圧近傍である場合、積分出力電圧はし
きい電圧ＶCの付近で変化するために、未知アナ
ログ入力電圧ＶINが接地電圧ＶGに近い場合の変
換精度が悪くなるといつた欠点がある。 この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは未知アナログ
入力電圧の極性を予め判定する必要がなく、未知
アナログ入力電圧の変動電圧成分による変換誤差
が少なく、かつ未知アナログ入力電圧の値が接地
電圧に近い値の場合でも高精度に変換できる両極
性変換可能なアナログ―デイジタル変換装置を提
供することにある。 以下図面を参照してこの発明の一実施例を説明
する。 第３図において１１は未知アナログ入力電圧Ｖ
IN、基準電圧ＶREFおよび接地電圧ＶGのうちから
１つの電圧を選択する入力選択回路である。また
１２は上記基準電圧ＶREFおよび接地電圧ＶGのい
ずれか１方を選択する入力選択回路である。上記
２つの入力選択回路１１，１２夫々で選択される
電圧は並列的に積分回路１３に供給されるように
なつている。上記積分回路１３は演算増幅器１
４、この演算増幅器１４の反転入力端に接続され
ている抵抗１５、演算増幅器１４の出力端と反転
入力端との間に接続されているコンデンサ１６と
から構成されている。そして前記入力選択回路１
１で選択される電圧は抵抗１５を介して演算増幅
器１４の反転入力端に供給されるようになつてい
ると共に、前記入力選択回路１２で選択される電
圧は演算増幅器１４の非反転入力端に供給される
ようになつている。すなわち上記積分回路１３は
入力選択回路１１で選択される電圧と、入力選択
回路１２で選択される電圧との差電圧を積分する
ようになつている。積分回路１３の積分出力電圧
は電圧比較器１７の１方の入力端に供給されるよ
うになつている。また電圧比較器１７の他方の入
力端にはしきい電圧ＶCが供給されるようになつ
ている。上記電圧比較器１７は積分回路１３の積
分出力電圧と上記しきい電圧ＶCとを比較し、
夫々の値の大小に従つて高論理値レベル“１”ま
たは低論理値レベル“０”夫々に対応した電圧を
出力するようになつている。電圧比較器１７の出
力は制御回路１８に供されるようになつている。
この制御回路１８には外部からクロツクパルス
CPが供給されている。また上記制御回路１８は
前記２つの入力選択回路１１，１２夫々の電圧選
択動作を制御すると共に、計数回路１９に前記電
圧比較器１７の出力のタイミングに応じて出力制
御されるクロツクパルスCPを出力するようにな
つている。計数回路１９は上記出力制御されるク
ロツクパルスCPを計数し、前記未知アナログ入
力電圧ＶINに対応したデイジタル量を出力するよ
うになつている。 次に上記のように接続された装置の動作を第４
図に示す波形図を併用して説明する。先ずＡ／Ｄ
変換開始直後の変換サイクル０では、制御回路１
８は入力選択回路１１が基準電圧ＶREFを、入力
選択回路１２が接地電圧ＶGを夫々選択するよう
に、入力選択回路１１，１２夫々を制御する（な
お以下の説明では単に入力選択回路１１，１２
夫々がいずれかの電圧を選択する如く説明す
る）。ここで上記基準電圧ＶREFが正極性とする
と、積分回路１３はこの後接地電圧ＶGと基準電
圧ＶREFとの差電圧すなわち０―ＶREF＝−ＶREF
を、抵抗１５の抵抗値Ｒとコンデンサ１６の容量
Ｃに応じた時定数CRで積分する。したがつてサ
イクル０では、積分回路１３の積分出力電圧は第
４図に示すように、ある電圧から負の傾き−ＶRE
Ｆ／CRで徐々に低下していく。そして積分出力電
圧がしきい電圧ＶCに達すると、変換サイクル０
が終了し今度は変換サイクル１が開始する。積分
出力電圧がしきい電圧ＶCに達すると、電圧比較
器１７の出力が反転する。電圧比較器１７の出力
反転後の制御回路１８の出力を応受すると、入力
選択回路１１は接地電圧ＶGを、入力選択回路１
２は基準電圧ＶREFを夫々選択する。またサイク
ル１開始後、制御回路１８は供給されるクロツク
パルスCPの計数を開始する。この後積分回路１
３は基準電圧ＶREFと接地電圧ＶGとの差電圧すな
わちＶREFを積分する。したがつてサイクル１に
おいて積分出力電圧は第４図に示すように、最初
ＶCからＶREFに立上り、その後は正の傾きＶRE
Ｆ／CPで徐々に上昇していく。制御回路１８が
所定期間T1の時間間隔に相当する数のクロツク
パルスCPを計数し終えると、変換サイクル１が
終了し変換サイクル２が開始する。サイクル２開
始後入力選択回路１１は未知アナログ入力電圧Ｖ
INを選択すると共に、入力選択回路１２は接地電
圧ＶGを選択する。またサイクル２開始後制御回
路１８は再びクロツクパルスCPの計数を開始す
る。この後積分回路１３は接地電圧ＶGと未知ア
ナログ入力電圧ＶINとの差電圧すなわち−ＶINを
積分する。したがつてサイクル２において積分出
力電圧は第４図に示すように、最初サイクル１終
了後の電圧からＶREFだけ立下り、その後は−ＶI
Ｎ／CRの傾きで変化する。いま未知アナログ入力
電圧ＶINの極性が負極性であれば、積分出力電圧
は第４図のＣのようにその傾きは正となり、未知
アナログ入力電圧ＶINが接地電圧に近い値であれ
ば第４図のＤのようにその傾きが０となり、さら
に未知アナログ入力電圧ＶINの極性が正極性であ
れば第４図のＥのようにその傾きは負となる。制
御回路１８が前記期間T2（T2＝T1）の時間間隔に
相当する数のクロツクパルスCPを計数し終える
と、変換サイクル２が終了し変換サイクル３が開
始する。サイクル３開始後制御回路１８はクロツ
クパルスCPを計数回路１９に出力する。計数回
路１９は上記制御回路１８から出力されるクロツ
クパルスCPを順次計数する。またサイクル３開
始後入力選択回路１１は基準電圧ＶREFを選択す
ると共に、入力選択回路１２は接地電圧ＶGを選
択する。この後積分回路１３は接地電圧ＶGと基
準電圧ＶREFとの差電圧すなわち−ＶREFを積分す
る。したがつてサイクル３において積分出力電圧
は第４図のＣ、Ｄ、Ｅのように−ＶREF／CRの傾
きで徐々に低下していく。そしてこの積分出力電
圧がしきい電圧ＶCに達すると電圧比較器１７の
出力は再び反転する。この出力反転を応受すると
制御回路１８は計数回路１９へのクロツクパルス
の出力を停止する。したがつてサイクル３におい
て積分出力電圧がしきい電圧ＶCに達した後、計
数回路１９は未知アナログ入力電圧ＶINの極性お
よび値に応じた数のクロツクパルスCPを計数す
ることになり、サイクル３が開始した時点から積
分出力電圧がしきい電圧ＶCに達する時点までの
期間をT3（Ｔ3C，Ｔ3D，Ｔ3E）とすると未知アナ
ログ入力電圧ＶINは次の第２式で与えられる。 ＶIN＝Ｔ１−Ｔ３／Ｔ１×ＶREF …(2) すなわち未知アナログ入力電圧ＶINが接地電圧
ＶGの場合、計数回路１９においてクロツクパル
スCPを計数する期間に相当する期間Ｔ3Eは期間
T1と等しくなり、またＶINが−ＶREFの場合の期
間T3は2T1に等しくなる。 上記説明のように未知アナログ入力電圧ＶINの
極性は前もつて予め知る必要がなく変換できるの
で、極性を判定する特別の変換サイクルを設ける
必要はない。さらに演算増幅器１４の非反転入力
端にはどの変換サイクルにおいても、従来のよう
に未知アナログ入力電圧ＶINが入力されることが
なく、未知アナログ入力電圧ＶINは必らず演算増
幅器１４の反転入力端に入力さされ、未知アナロ
グ入力電圧ＶINの変動電圧成分は積分されること
により平均化されるので、変換誤差はきわめて少
なくなる。さらに変換サイクル１の開始点と終了
点における積分出力電圧の正負両方向への不連続
なとびは基準電圧ＶREFに相当する電圧幅であ
り、基準電圧としての性質からこの値は変換中で
は変化しない。したがつて正負両方向への不連続
なとびの影響は互いに打ち消された変換精度は極
めて高精度なものとなる。またさらに未知アナロ
グ入力電圧ＶINが接地電圧ＶGに近い値の場合で
も、積分出力電圧は十分にしきい電圧ＶCと離れ
て変化するので、この場合でも変換精度を高くす
ることが可能となる。さらに未知アナログ入力電
圧ＶINを連続して変換する場合、従来では未知ア
ナログ入力電圧ＶINの極性が変化する領域では
（つまり未知アナログ入力電圧ＶINが接地電圧に
極めて近ずく場合）、いわゆる変換の不連続性が
あり正確なＡ／Ｄ変換を行なうことは困難であつ
たが、上記本願装置では未知アナログ入力電圧Ｖ
INの極性が変化する領域での積分出力電圧は連続
的に変化するので、従来のような変換の不連続性
は本質的になく、未知アナログ入力電圧ＶINの全
領域にわたつて正確にＡ／Ｄ変換を行なうことが
できる。 第５図〜第８図は夫々前記第３図に示す実施例
回路の詳細図である。第５図において入力選択回
路１１はゲート信号G1〜G3夫々をゲート入力と
するゲート回路２０〜２２、および入力選択回路
１２はゲート信号G3，G4夫々をゲート入力とす
るゲート回路２３，２４とから構成されていて、
これら各ゲート回路２０〜２４はゲート信号G1
〜G4が高論理値のときに夫々閉成し未知アナロ
グ入力電圧ＶIN等を選択するようになつている。
さらに積分回路１３を構成する演算増幅器１４の
出力端と反転入力端との間にはゲート信号G5を
ゲート入力とするとゲート回路２５が接続されて
いて、このゲート回路２５の開閉制御によつて積
分回路１３の積分動作が制御されるようになつて
いる。また第５図においてフリツプフロツプ２６
〜２９およびインバータ３０は制御回路１８の一
部をなすもので、上記フリツプフロツプ２６のセ
ツト信号入力端には信号P1が、リセツト信号入力
端には信号P2が夫々供給されていて、このフリツ
プフロツプ２６のＱ出力信号が前記ゲート信号
G1となる。フリツプフロツプ２７のセツト信号
入力端には、Ａ／Ｄ変換を開始する際に成立する
スタート信号SPおよび信号P2が並列的に結合す
るオアゲート３１の出力信号が、リセツト信号入
力端には信号C1，C2が並列的に供給されている
オアゲート３２の出力信号が夫々供給されてい
て、このフリツプフロツプ２７のＱ出力信号が前
記ゲート信号G2となる。フリツプフロツプ２８
のセツト信号入力端には信号C1が、リセツト信
号入力端には前記期間T1では非成立となる信号
ST1が夫々供給されていて、このフリツプフロツ
プ２８のＱ出力信号が前記ゲート信号G3とな
る。またこのゲート信号G3のインバータ３０に
よる反転信号が前記ゲート信号G4となる。フリ
ツプフロツプ２９のセツト信号入力端には信号
C2が、リセツト信号入力端にはスタート信号SP
が夫々供給されていて、このフリツプフロツプ２
９のＱ出力信号が前記ゲート信号G5となる。さ
らに電圧比較器１７の出力信号はカウンタ３３の
クロツク入力端に供給されていて、このカウンタ
３３のリセツト信号入力端にはスタート信号SP
が供給されている。そしてこのカウンタ３３はそ
の計数状態に応じた２つの信号C1，C2は夫々出
力するようになつている。 第６図は制御回路１８の一部を示すもので、フ
リツプフロツプ３４のセツト信号入力端およびリ
セツト信号入力端には夫々前記カウンタ３３の出
力信号C1、Ａ／Ｄ変換終了後に成立するエンド
信号EPが供給されていて、このフリツプフロツ
プ３４のＱ出力信号はクロツクパルスCPが供給
されているアンドゲート３５の他方入力端に供給
されている。このアンドゲート３５の出力信号は
さらに前記期間T1の時間間隔に相当する数のク
ロツクパルスを計数するカウンタ３６のクロツク
入力端に供給されている。また上記カウンタ３６
のカウント出力信号T1はカウンタ３７のクロツ
ク入力端に供給されている。このカウンタ３７は
前記信号P1，P2および信号P3、エンド信号EPを
夫々出力するようになつていて、このカウンタ３
７および上記カウンタ３６のリセツト信号入力端
にはスタート信号SPが供給されている。 第７図は制御回路１８に含まれていて、未知ア
ナログ入力電圧ＶINの極性判定を行なうための極
性判定回路であり、この極性判定回路は必要に応
じて設けるようにする。極性判定回路は図示する
ように、前記カウンタ３３，３７夫々の出力信号
C2，P3が並列的に供給されているアンドゲート
３８、このアンドゲート３８の出力信号をリセツ
ト入力信号としさらにスタート信号SPをセツト
入力信号とするフリツプフロツプ３９とから構成
されていて、スタート信号SPが成立した後に上
記フリツプフロツプ３９のＱ出力信号である極性
判定出力信号が、Ａ／Ｄ変換終了時まで成立して
いれば、その時の未知アナログ入力電圧ＶINの極
性は正極性となり、１方非成立状態に反転する
と、未知アナログ入力電圧ＶINの極性は正極性と
なる。 第８図は制御回路１８の一部と計数回路１９を
示すもので、アンドゲート４０には前記信号P2お
よびC2が供給されていて、さらにこのアンドゲ
ート４０の出力信号はフリツプフロツプ４１のセ
ツト信号入力端に供給されている。またこのフリ
ツプフロツプ４１のリセツト信号入力端にはスタ
ート信号SPが供給されている。上記フリツプフ
ロツプ４１のＱ出力信号は直接アンドゲート４２
に、およびインバータ４３を介してアンドゲート
４４に夫々供給されている。また上記アンドゲー
ト４２，４４夫々には、前記信号P3の立ち上りに
同期して所定パルス幅をもつたパルス信号を発生
するパルス発生回路４５の出力パルスが供給され
ている。上記アンドゲート４４の出力信号は前記
アンドゲート４０の出力信号と共にオアゲート４
６に供給されている。またアンドゲート４７には
前記信号P3およびC3が並列的に供給されてい
る。上記アンドゲート４７の出力信号はオアゲー
ト４８に供給されている。さらに上記オアゲート
４８には前記アンドゲート４２の出力信号および
スタート信号SPが供給されている。前記オアゲ
ート４６の出力信号はフリツプフロツプ４９のセ
ツト信号入力端に供給されていると共に、このフ
リツプフロツプ４９のリセツト信号入力端には前
記オアゲート４８の出力信号が供給されている。
上記フリツプフロツプ４９の出力信号はアンドゲ
ート５０に供給されている。またこのアンドゲー
ト５０にはクロツクパルスCPが供給されてい
て、このアンドゲート５０の出力信号はカウンタ
５１のクロツク入力端に供給されている。またこ
のカウンタ５１のリセツト信号入力端にはスター
ト信号SPが供給されていて、このカウンタ５１
のカウンタ出力が前記未知アナログ入力電圧ＶIN
に対応したデイジタル出力となる。 第９図は上記第５図〜第８図に夫々に示す詳細
回路の動作を説明するための波形図である。以下
第９図を用いて動作を詳しく説明する。先ず回路
全体の電源を投入した後、全てのカウンタおよび
フリツプフロツプはリセツトされるものとする。
次にＡ／Ｄ変換を開始する。変換開始後先ずスタ
ート信号SPが所定期間成立する。スタート信号
SPが成立すると第５図に示すオアゲート３１の
出力信号が成立し、この後フリツプフロツプ２７
はセツトされる。セツト後ゲート信号G2が成立
する。このときフリツプフロツプ２６，２８は
夫々リセツト状態にあるので、ゲート信号G1，
G3は夫々非成立、１方ゲート信号G3の反転信号
であるゲート信号G4は成立となつている。この
結果入力選択回路１１，１２夫々において、成立
しているゲート信号G2，G4をゲート入力とする
ゲート回路２１，２４が開き、基準電圧ＶREFが
抵抗１５を介して演算増幅器１４の反転入力端
に、接地電圧ＶGが非反転入力端に夫々入力す
る。このとき演算増幅器１４の出力端と反転入力
端との間に接続されているゲート回路２５に供給
されるゲート信号G5を出力するフリツプフロツ
プ２９は、スタート信号SP成立時に再びリセツ
トされるので、ゲート信号G5は非成立となる。
すなわちゲート回路２５は閉じた状態となり、こ
のとき積分回路１３は積分動作が可能となり、こ
の後−ＶREFなる差電圧の積分を開始する。積分
回路１３の積分出力電圧が第９図に示すように
徐々に低下し、さらにしきい電圧ＶCと交差する
と、電圧比較器１７の出力が成立する。電圧比較
器１７の出力信号が成立すると、次にカウンタ３
３の出力信号C1が先ず所定期間成立する。信号
C1が成立するとオアゲート３２の出力信号が成
立し、この後フリツプフロツプ２７はリセツトさ
れる。さらに信号C1が成立するとフリツプフロ
ツプ２８がセツトされる。フリツプフロツプ２７
がリセツトされるといままで成立していたゲート
信号G2が非成立となり、１方フリツプフロツプ
２８がセツトされるといままで非成立であつたゲ
ート信号G1が成立し、さらにいままで成立して
いたゲート信号G4が非成立となる。この結果成
立したゲート信号G3をゲート入力とするゲート
回路２２，２３が開き、接地電圧ＶGが抵抗１５
を介して演算増幅器１４の反転入力端に、基準電
圧ＶREFが非反転入力端に夫々入力する。この後
積分回路１３はＶREFなる差電圧の積分を開始す
る。さらに信号C1成立時第６図に示すフリツプ
フロツプ３４がセツトされるので、この後これに
続くアンドゲート３５は供給されるクロツクパル
スCPをカウンタ３６に順次出力することにな
る。さらにこれに続くカウンタ３６，３７はスタ
ート信号SP成立時に夫々リセツトされるので、
夫々アンドゲート３５の出力およびカウンタ３６
の出力を計数することになる。カウンタ３６が前
記期間T1の時間間隔に相当する数のクロツクパ
ルスCPを計数すると、カウンタ３７の出力信号
P1が成立する。信号P1が成立するとフリツプフロ
ツプ２６がセツトされこの後ゲート信号G1が成
立する。さらに信号P1が成立するとフリツプフロ
ツプ２８がリセツトされ、この後ゲート信号G3
が非成立、ゲート信号G4が成立する。この結果
ゲート信号G1，G4を夫々ゲート入力とするゲー
ト回路２０，２４が開き、積分回路１３には未知
アナログ入力電圧ＶINおよび接地電圧ＶGが入力
する。この後積分回路１３は−ＶINとなる差電圧
の積分を開始する。またこのフリツプフロツプ３
４はまたセツト状態にあるので、カウンタ３６は
入力するクロツクパルスCPの計数を続行する。
そしてカウンタ３６が再び前記期間T1の時間間
隔に相当する数のクロツクパルスCPを再び計数
すると、いままで成立してカウンタ回路３７の出
力信号P1が再び非成立にもどると共に出力信号P2
が成立する。信号P2が成立すると、フリツプフロ
ツプ２６がリセツトされ、さらにフリツプフロツ
プ２７がセツトされる。フリツプフロツプ２６が
リセツトされることにより、いままで成立してい
たゲート信号G1が非成立になる。さらにフリツ
プフロツプ２７がセツトされることにより、いま
まで非成立であつたゲート信号G2が成立する。
またこのときフリツプフロツプ２８はまだリセツ
ト状態のままになつているので、ゲート信号G4
は成立したままである。ゲート信号G2が成立す
るとゲート回路２１が開き、基準電圧ＶREFが積
分回路１３に入力する。この後積分回路１３は−
ＶREFなる差電圧の積分を開始する。さらに信号
P2が成立してもフリツプフロツプ３４はまだセツ
ト状態にあるので、カウンタ３６はクロツクパル
スCPの計数を続行する。そしてこのカウンタ３
６が再び前記期間T1の時間間隔に相当する数の
クロツクパルスCPを計数すると、カウンタ３７
においていままで成立していた信号P2が非成立と
なり、今度は信号P3が成立する。信号P3成立後も
カウンタ３６はクロツクパルスCPの計数を続行
し、さらに再び前記期間T1の時間間隔に相当す
る数のクロツクパルスCPを計数すると、いまま
で成立していた信号P3が非成立となりＡ／Ｄ変換
終了を示エンド信号EPが所定期間成立する。 ところで未知アナログ入力電圧ＶINが正極性を
持ち、積分出力電圧が第９図のＥに示すように信
号P2の成立期間内にしきい電圧ＶCと交差するよ
うな場合、カウンタ３３の出力信号C2成立後第
８図に示すアンドゲート４０の出力信号が成立す
る。アンドゲート４０の出力信号が成立すると、
その後フリツプフロツプ４１がセツトされ、さら
にオアゲート４６の出力信号も成立するのでフリ
ツプフロツプ４９もセツトされる。セツト後フリ
ツプフロツプ４９の出力信号が成立すると、これ
に続くアンドゲート５０が開きクロツクパルス
CPがカウンタ５１のクロツク入力端に順次入力
する。この後このカウンタ５１は入力するクロツ
クパルスCPを計数する。次に信号P3が成立する
とパルス発生回路４５の出力信号PP3は第９図に
示すように所定期間成立する。このときフリツプ
フロツプ４１の出力信号は成立状態にあるので、
アンドゲート４２の出力信号は上記信号PP3の成
立期間にのみ成立する。さらにこれに続くオアゲ
ート４８の出力信号により、いままでセツトされ
ていたフリツプフロツプ４９はリセツトされる。
したがつてカウンタ５１のクロツク入力端には、
積分出力電圧がしきい電圧ＶCと交差した後か
ら、信号P3が成立するまでの期間T3（＋）、クロ
ツクパルスCPが入力することになる。カウンタ
５１が上記期間T3（＋）の時間間隔に相当する
数のクロツクパルスCPを計数することにより、
前記未知アナログ入力電圧ＶINはデイジタル量に
変換されることになる。また未知アナログ入力電
圧ＶINが負極性を持ち、積分出力電圧が、第９図
のＣに示すように、信号P3の成立期間内にしきい
電圧ＶCと交差するような場合、信号P2成立期間
内に信号C2は成立しないので、フリツプフロツ
プ４１はスタート信号SP成立時にリセツトされ
ている。したがつてインバータ４３の出力信号は
成立状態となつている。そして信号P3が成立する
とこの後信号PP3が所定期間成立するので、アン
ドゲート４４の出力信号は信号P3成立後所定期間
成立する。さらにこれに続くオアゲート４６の出
力信号も成立するので、フリツプフロツプ４９は
この後セツトされる。セツト後フリツプフロツプ
４９の出力信号が成立すると、これに続くアンド
ゲート５０が開きクロツクパルスCPがカウンタ
５１のクロツク入力端に順次入力する。この後こ
のカウンタ５１は入力するクロツクパルスCPを
計数する。そして次に積分出力電圧がしきい電圧
ＶCと交差してカウンタ３３の出力信号C2が成立
すると、このときすでに信号P3は成立状態にある
ので、アンドゲート４７の出力信号がここの後成
立する。さらにこれに続くオアゲート４８の出力
信号によりフリツプフロツプ４９はリセツトされ
る。リセツト後カウンタ５１のクロツク入力端に
はクロツクパルスCPは入力しない。したがつて
カウンタ５１のクロツク入力端には、信号P3が成
立した後から、積分出力電圧がしきい電圧ＶCと
交差するまでの期間T3（−）、クロツクパルスCP
が入力することになる。さらにカウンタ５１が上
記期間T3（−）の時間間隔に相当する数のクロ
ツクパルスCPを計数することにより、前記未知
アナログ入力電圧ＶINはデイジタル量に変換され
ることになる。１方積分出力電圧がしきい電圧Ｖ
Cと交差した後信号C2が成立すると、フリツプフ
ロツプ２７がリセツトされる。リセツト後いまま
で成立していたゲート信号G2が非成立となり、
この後ゲート回路２１が閉じ、いままで入力して
いた基準電圧ＶREFが積分回路１３に入力しなく
なる。さらに信号C2が成立するとフリツプフロ
ツプ２９がセツトされるので、この後ゲート信号
G5は成立する。ゲート信号G5が成立するとゲー
ト回路２５が閉じて、演算増幅器１４の出力端と
反転入力端が短絡されるので、積分回路１３の積
分出力電圧は第９図に示すように所定値になる。 上記詳細な回路の動作説明においてカウンタ５
１のクロツクパルスCP計数期間が、信号P2成立
時に積分出力電圧がしきい電圧ＶCと交差する場
合信号C2成立時〜信号P3成立時、信号P3成立時
に積分出力電圧がしきい電圧ＶCと交差する場合
信号P3成立時〜信号C2成立時夫々の期間となつ
ているのは、未知アナログ入力電圧ＶINが０のと
きのカウンタ５１の計数値すなわちデイジタル出
力を０とするためである。 第１０図はこの発明の他の実施例を説明するた
めの波形図である。上記実施例は積分回路１３の
積分出力電圧がしきい電圧ＶCよりも高電位側で
変化する場合のものであるが、第１０図に示す波
形図のように積分出力電圧をしきい電圧ＶCより
も低電位側で変化させるようにしても良い。この
ような波形を実現するために前記制御回路１８
が、変換サイクル０および変換サイクル３夫々に
おいて、入力選択回路１１が接地電圧ＶGを、入
力選択回路１２が基準電圧ＶREFを夫々選択する
ように、入力選択回路１１，１２を制御し、変換
サイクル１において入力選択回路１１が基準電圧
ＶREFを、入力選択回路１２が接地電圧ＶGを、ま
た変換サイクル２において入力選択回路１１が未
知アナログ入力電圧ＶINを、入力選択回路１２が
接地電圧ＶGを夫々選択するように入力選択回路
【表】
また第１０図においてＦ、Ｇ、Ｈは夫々ＶIN＜
ＶG，ＶIN＝ＶG，ＶIN＞ＶG夫々の場合でも、変
換サイクル２の期間T2を変換サイクル１の期間
T1と等しくした場合の変換特性式は次の第(3)式
で与えられる。 ＶIN＝Ｔ３−Ｔ１／Ｔ１・ＶREF …(3) 第１１図はこの発明のさらに他の実施例を説明
するための波形図である。これまで説明した実施
例では基準電圧ＶREFが正極性をもつと仮定して
いたが、これは負極性をもつ場合でもこの発明に
適用する。第１１図に示すような波形を実現する
ために前記制御回路１８が、変換サイクル０およ
び変換サイクル３夫々において入力選択回路１１
が基準電圧ＶREFを、入力選択回路１２が接地電
圧ＶGを夫々選択するように入力選択回路１１，
１２を制御し、変換サイクル１において入力選択
回路１１が接地電圧ＶGを、入力選択回路１２が
基準電圧ＶREFを、また変換サイクル２において
入力選択回路１１が未知アナログ入力電圧ＶIN
を、入力選択回路１２が接地電圧ＶGを夫々選択
するように入力選択回路１１，１２を制御するよ
うにしたものであり、制御回路１８のこの入力選
択回路制御方法をまとめると下表のようになる。
ＶG，ＶIN＝ＶG，ＶIN＞ＶG夫々の場合でも、変
換サイクル２の期間T2を変換サイクル１の期間
T1と等しくした場合の変換特性式は次の第(3)式
で与えられる。 ＶIN＝Ｔ３−Ｔ１／Ｔ１・ＶREF …(3) 第１１図はこの発明のさらに他の実施例を説明
するための波形図である。これまで説明した実施
例では基準電圧ＶREFが正極性をもつと仮定して
いたが、これは負極性をもつ場合でもこの発明に
適用する。第１１図に示すような波形を実現する
ために前記制御回路１８が、変換サイクル０およ
び変換サイクル３夫々において入力選択回路１１
が基準電圧ＶREFを、入力選択回路１２が接地電
圧ＶGを夫々選択するように入力選択回路１１，
１２を制御し、変換サイクル１において入力選択
回路１１が接地電圧ＶGを、入力選択回路１２が
基準電圧ＶREFを、また変換サイクル２において
入力選択回路１１が未知アナログ入力電圧ＶIN
を、入力選択回路１２が接地電圧ＶGを夫々選択
するように入力選択回路１１，１２を制御するよ
うにしたものであり、制御回路１８のこの入力選
択回路制御方法をまとめると下表のようになる。
【表】
【表】
第１２図はこの発明のさらにもう１つ他の実施
例を説明するための波形図で、基準電圧ＶREFお
よびしきい電圧ＶCが共に負極性の場合のもので
ある。第１２図に示すような波形を実現するため
に前記制御回路１８が、変換サイクル０および変
換サイクル３夫々において入力選択回路１１が接
地電圧ＶGを、入力選択回路１２が基準電圧ＶREF
を夫々選択するように入力選択回路１１，１２を
制御し、変換サイクル１において入力選択回路１
１が基準電圧ＶREFを、入力選択回路１２が接地
電圧ＶGを、また変換サイクル２において入力選
択回路１１が未知アナログ入力電圧ＶINを、入力
選択回路１２が接地電圧ＶGを夫々選択するよう
に入力選択回路１１，１２を制御するようにした
ものであり、制御回路１８のこの入力選択回路制
御方法をまとめると下表のようになる。
例を説明するための波形図で、基準電圧ＶREFお
よびしきい電圧ＶCが共に負極性の場合のもので
ある。第１２図に示すような波形を実現するため
に前記制御回路１８が、変換サイクル０および変
換サイクル３夫々において入力選択回路１１が接
地電圧ＶGを、入力選択回路１２が基準電圧ＶREF
を夫々選択するように入力選択回路１１，１２を
制御し、変換サイクル１において入力選択回路１
１が基準電圧ＶREFを、入力選択回路１２が接地
電圧ＶGを、また変換サイクル２において入力選
択回路１１が未知アナログ入力電圧ＶINを、入力
選択回路１２が接地電圧ＶGを夫々選択するよう
に入力選択回路１１，１２を制御するようにした
ものであり、制御回路１８のこの入力選択回路制
御方法をまとめると下表のようになる。
【表】
なおこの発明は上記した実施例に限定されるも
のではなく、例えば上記実施例では変換サイクル
の期間T1と変換サイクル２の期間T2とは等しい
場合について説明したが、これは変換サイクル１
の期間T1を、変換サイクル２の期間とこの期間
T2よりも短かい期間ＴAとの和の期間（T2＋Ｔ
A）としても良い。この場合変換サイクル３の期
間T3に対し、上記期間ＴAの時間間隔に相当する
数の計数クロツクパルスを計数回路１９の計数値
から差し引いたものが未知アナログ入力電圧ＶIN
に応じたデイジタル出力となる。この場合の変換
の特性式は第(4)式で与えられる。 ＶIN＝Ｔ２−（Ｔ３−ＴＡ）／Ｔ２・ＶREF …(4) このようにこの発明によれば未知アナログ入力
電圧のＡ／Ｄ変換を行なう前に予め極性の判定を
行なう必要がなく、積分回路を構成する演算増幅
器の非反転入力端には基準電圧以外は印加されな
いので、この非反転入力端に印加される基準電圧
を切り換える時にずる積分出力電圧の不連続なと
びは、正負両方向に夫々１回ずつ生ずるのでその
影響は互いに打ち消し合い、確度の高い変換が行
なえると共に、さらに未知アナログ入力電圧の変
換領域に対して積分出力電圧は連続して変化し、
電圧比較器のしきい電圧に対して常に片側からの
み交差するので、従来のように未知アナログ入力
電圧が接地電圧に近い場合の変換の非直線がなく
高精度に変換が可能なアナログ―デイジタル変換
装置が提供できる。
のではなく、例えば上記実施例では変換サイクル
の期間T1と変換サイクル２の期間T2とは等しい
場合について説明したが、これは変換サイクル１
の期間T1を、変換サイクル２の期間とこの期間
T2よりも短かい期間ＴAとの和の期間（T2＋Ｔ
A）としても良い。この場合変換サイクル３の期
間T3に対し、上記期間ＴAの時間間隔に相当する
数の計数クロツクパルスを計数回路１９の計数値
から差し引いたものが未知アナログ入力電圧ＶIN
に応じたデイジタル出力となる。この場合の変換
の特性式は第(4)式で与えられる。 ＶIN＝Ｔ２−（Ｔ３−ＴＡ）／Ｔ２・ＶREF …(4) このようにこの発明によれば未知アナログ入力
電圧のＡ／Ｄ変換を行なう前に予め極性の判定を
行なう必要がなく、積分回路を構成する演算増幅
器の非反転入力端には基準電圧以外は印加されな
いので、この非反転入力端に印加される基準電圧
を切り換える時にずる積分出力電圧の不連続なと
びは、正負両方向に夫々１回ずつ生ずるのでその
影響は互いに打ち消し合い、確度の高い変換が行
なえると共に、さらに未知アナログ入力電圧の変
換領域に対して積分出力電圧は連続して変化し、
電圧比較器のしきい電圧に対して常に片側からの
み交差するので、従来のように未知アナログ入力
電圧が接地電圧に近い場合の変換の非直線がなく
高精度に変換が可能なアナログ―デイジタル変換
装置が提供できる。
第１図は従来のアナログ―デイジタル変換装置
のブロツク構成図、第２図は上記従来装置を説明
するための波形図、第３図はこの発明の１実施例
のブロツク構成図、第４図は上記実施例を説明す
るための波形図、第５図〜第８図は夫々上記実施
例装置を詳細に示す回路構成図、第９図は上記第
５図〜第８図に示す詳細回路構成図の動作を説明
するための波形図、第１０図〜第１２図は夫々こ
の発明の他の実施例を説明するための波形図であ
る。 １１，１２…入力選択回路、１３…積分回路、
１４…演算増幅器、１５…抵抗、１６…コンデン
サ、１７…電圧比較器、１８…制御回路、１９…
計数回路、２０〜２５…ゲート回路、２６〜２
９，３４，３９，４１，４９…フリツプフロツ
プ、３０，４３…インバータ、３１，３２，４
６，４８…オアゲート、３３，３６，３７，５１
…カウンタ、３５，３８，４０，４２，４４，４
７，５０…アンドゲート、４５…パルス発生回
路。
のブロツク構成図、第２図は上記従来装置を説明
するための波形図、第３図はこの発明の１実施例
のブロツク構成図、第４図は上記実施例を説明す
るための波形図、第５図〜第８図は夫々上記実施
例装置を詳細に示す回路構成図、第９図は上記第
５図〜第８図に示す詳細回路構成図の動作を説明
するための波形図、第１０図〜第１２図は夫々こ
の発明の他の実施例を説明するための波形図であ
る。 １１，１２…入力選択回路、１３…積分回路、
１４…演算増幅器、１５…抵抗、１６…コンデン
サ、１７…電圧比較器、１８…制御回路、１９…
計数回路、２０〜２５…ゲート回路、２６〜２
９，３４，３９，４１，４９…フリツプフロツ
プ、３０，４３…インバータ、３１，３２，４
６，４８…オアゲート、３３，３６，３７，５１
…カウンタ、３５，３８，４０，４２，４４，４
７，５０…アンドゲート、４５…パルス発生回
路。
Claims (1)
- １ 未知アナログ入力電圧、基準電圧及び接地電
圧を選択出力する第１の選択回路と、基準電圧及
び接地電圧を選択出力する第２の選択回路と、上
記第１の選択回路の選択出力電圧と上記第２の選
択回路の選択出力電圧との差の電圧を積分する積
分回路と、上記積分回路の出力電圧と所定のしき
い電圧との比較検出を行なう電圧比較回路と、上
記第１の選択回路で上記基準電圧を、上記第２の
選択回路で上記接地電圧をそれぞれ選択出力さ
せ、この基準電圧と接地電圧との差に応じた第１
の電圧を上記積分回路において第１の傾きで積分
させる第１の制御手段と、上記積分回路で上記第
１の電圧を積分している際にその積分電圧が上記
電圧比較回路で上記しきい電圧に達したことが検
出された後に、上記第１の選択回路で上記接地電
圧を、上記第２の選択回路で上記基準電圧をそれ
ぞれ選択出力させ、この基準電圧と接地電圧との
差に応じた第２の電圧を上記積分回路において上
記第１の傾きとは絶対値が同じで極性の異なる第
２の傾きで一定の期間積分させる第２の制御手段
と、上記積分回路における第２の電圧の積分の後
に、上記第１の選択回路で上記未知アナログ入力
電圧を、上記第２の選択回路で上記接地電圧をそ
れぞれ選択出力させ、この未知アナログ入力電圧
と接地電圧との差に応じた第３の電圧を上記積分
回路において一定の期間積分させる第３の制御手
段と、上記積分回路における第３の電圧の積分の
後に、上記第１の選択回路で上記基準電圧を、上
記第２の選択回路で上記接地電圧をそれぞれ選択
出力させ、この基準電圧と接地電圧との差に応じ
た第４の電圧を上記積分回路で積分させる第４の
制御手段と、上記積分回路における第４の電圧の
積分の開始後から上記積分回路の積分電圧が上記
電圧比較回路で上記しきい電圧に達したことが検
出されるまでの時間を測定する手段とを具備した
ことを特徴とするアナログ―デジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4610978A JPS54138362A (en) | 1978-04-19 | 1978-04-19 | Analog-digital conversion unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4610978A JPS54138362A (en) | 1978-04-19 | 1978-04-19 | Analog-digital conversion unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54138362A JPS54138362A (en) | 1979-10-26 |
| JPS6135729B2 true JPS6135729B2 (ja) | 1986-08-14 |
Family
ID=12737817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4610978A Granted JPS54138362A (en) | 1978-04-19 | 1978-04-19 | Analog-digital conversion unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54138362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020157359A1 (es) * | 2019-01-31 | 2020-08-06 | Smurfit Kappa Navarra, S.A. | Protector para frutas |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851839A (en) * | 1986-08-12 | 1989-07-25 | Honeywell Inc. | Dual-slope analog-to-digital converter with voltage to current converter |
| KR100909251B1 (ko) * | 2007-01-31 | 2009-07-23 | 주식회사 하이닉스반도체 | 아날로그-디지털 변환기 및 이를 포함하는 온도정보출력장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519674A (en) * | 1974-07-08 | 1976-01-26 | Essex International Inc | Anarogu deijitaruhenkanki |
-
1978
- 1978-04-19 JP JP4610978A patent/JPS54138362A/ja active Granted
Patent Citations (1)
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|---|---|---|---|---|
| JPS519674A (en) * | 1974-07-08 | 1976-01-26 | Essex International Inc | Anarogu deijitaruhenkanki |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020157359A1 (es) * | 2019-01-31 | 2020-08-06 | Smurfit Kappa Navarra, S.A. | Protector para frutas |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54138362A (en) | 1979-10-26 |
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