JPS5921206B2 - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPS5921206B2 JPS5921206B2 JP50045044A JP4504475A JPS5921206B2 JP S5921206 B2 JPS5921206 B2 JP S5921206B2 JP 50045044 A JP50045044 A JP 50045044A JP 4504475 A JP4504475 A JP 4504475A JP S5921206 B2 JPS5921206 B2 JP S5921206B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- voltage
- input
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Controlling Sheets Or Webs (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明はたとえば紙葉類の厚さ検出装置に係るＡＧＣ回
路方式の改良に関する。
路方式の改良に関する。
従来、ＡＧＣ回路方式は入力が周期的である場合には充
分その効果をあげている。
分その効果をあげている。
たとえば、テレビジョン受像機においては映像信号が周
期的であるため第１図示のＡＧＣ回路方式が広く採用さ
れている。しかし、たとえば紙葉類の厚さ検出装置にお
いては紙葉類の通過を検知する入力が周期的でなく、と
きには非常に長く入力が途切れる場合がある。したがつ
て、サンプル・ホールド回路の出力電圧はコンデンサに
蓄えられた電圧が放電して変化するため出力に大きな誤
差を生ずる。すなわち、一定の入力を加えた場合でも入
力の周期が大きく変化することにより出力も変化する欠
点がある。また、入力が異常に大きい場合、または小さ
い場合にはその値をサンプルしてＡＧＣ電圧を変化させ
るため適正な利得が乱されるという致命的欠点がある。
期的であるため第１図示のＡＧＣ回路方式が広く採用さ
れている。しかし、たとえば紙葉類の厚さ検出装置にお
いては紙葉類の通過を検知する入力が周期的でなく、と
きには非常に長く入力が途切れる場合がある。したがつ
て、サンプル・ホールド回路の出力電圧はコンデンサに
蓄えられた電圧が放電して変化するため出力に大きな誤
差を生ずる。すなわち、一定の入力を加えた場合でも入
力の周期が大きく変化することにより出力も変化する欠
点がある。また、入力が異常に大きい場合、または小さ
い場合にはその値をサンプルしてＡＧＣ電圧を変化させ
るため適正な利得が乱されるという致命的欠点がある。
本発明は上記事情に鑑みなされたもので、その目的とす
るところは入力の周期が利得に影響を受けることなく、
かつ異常な入力が加わつた場合にも利得得貴Ｊ電圧が乱
されるのを防止するようにしたＡＧＣ回路方式を提供し
ようとするものである。
るところは入力の周期が利得に影響を受けることなく、
かつ異常な入力が加わつた場合にも利得得貴Ｊ電圧が乱
されるのを防止するようにしたＡＧＣ回路方式を提供し
ようとするものである。
以下本発明の一実施例を第２図乃至第５図にもとづいて
説明する。図中、１は乗・除算素子、ＦＥＴ、ホトカッ
プラ−などの素子からなる利得制御素子で、この利得制
御素子１は制御端子１ａに加えられる直流電圧によつて
利得を変化できるようになつている。また、２は増幅器
、３はサンプル・ホールド回路で、このサンプル・ホー
ルド回路３は出力波形のうちでＡＧＣ電圧として使うの
に適当な部分、すなわちパルスｔｌの期間をサンプルし
、つぎの入力が加えられるまで保持するようになつてい
る。さらに、６は上記サンプル・ホールド回路３の出力
と比較電圧４との大小を判定する比較回路で、この比較
回路６の出力はアップ・ダウンカウンタ７がカウントア
ップするか、またはカウントダウンするかの制御をおこ
なう。また、８は上記カウンタ７のテジタル出力をアナ
ログ値に変換するＤ／Ａ変換器で、このＤ／Ａ変換器８
の出力は前記利得制御素子１の制御端子１ａに加えられ
、利得を制御している。一方、前記増幅器２の出力は合
否判定回路９に入力せしめられ、出力電圧の値が正常の
範囲内にあるか否かを判定するようになつている。
説明する。図中、１は乗・除算素子、ＦＥＴ、ホトカッ
プラ−などの素子からなる利得制御素子で、この利得制
御素子１は制御端子１ａに加えられる直流電圧によつて
利得を変化できるようになつている。また、２は増幅器
、３はサンプル・ホールド回路で、このサンプル・ホー
ルド回路３は出力波形のうちでＡＧＣ電圧として使うの
に適当な部分、すなわちパルスｔｌの期間をサンプルし
、つぎの入力が加えられるまで保持するようになつてい
る。さらに、６は上記サンプル・ホールド回路３の出力
と比較電圧４との大小を判定する比較回路で、この比較
回路６の出力はアップ・ダウンカウンタ７がカウントア
ップするか、またはカウントダウンするかの制御をおこ
なう。また、８は上記カウンタ７のテジタル出力をアナ
ログ値に変換するＤ／Ａ変換器で、このＤ／Ａ変換器８
の出力は前記利得制御素子１の制御端子１ａに加えられ
、利得を制御している。一方、前記増幅器２の出力は合
否判定回路９に入力せしめられ、出力電圧の値が正常の
範囲内にあるか否かを判定するようになつている。
また、１０は上記合否判定回路９で判定された出力電圧
が異常であるとき、すなわち増幅器２の出力電圧が所定
の高レベルの基準値より高すぎたり、所定の低レベルよ
り低すぎたりする場合は、その出力電圧を基にＡＧＣを
かけることができず、クロツクパルスが前記アツプダウ
ンカウンタ７に入力しないように制御するゲート回路で
ある。さらに、上記ゲート回路１０には合否判定終了後
に一定期間パルスＴ２が加えられている。そして、その
！の期間だけ上記カウンタ７でクロツクパルスがカウン
トされるとＤ／Ａ変換器８に入力し、このＤ／Ａ変換器
８の出力を前記ゲイン制御部１に入力せｌめるように構
成されている。つぎに、上記構成にもとづく本発明のＡ
ＧＣ回路の紙葉類の厚さ検出装置などに用いた場合の作
用について説明する。
が異常であるとき、すなわち増幅器２の出力電圧が所定
の高レベルの基準値より高すぎたり、所定の低レベルよ
り低すぎたりする場合は、その出力電圧を基にＡＧＣを
かけることができず、クロツクパルスが前記アツプダウ
ンカウンタ７に入力しないように制御するゲート回路で
ある。さらに、上記ゲート回路１０には合否判定終了後
に一定期間パルスＴ２が加えられている。そして、その
！の期間だけ上記カウンタ７でクロツクパルスがカウン
トされるとＤ／Ａ変換器８に入力し、このＤ／Ａ変換器
８の出力を前記ゲイン制御部１に入力せｌめるように構
成されている。つぎに、上記構成にもとづく本発明のＡ
ＧＣ回路の紙葉類の厚さ検出装置などに用いた場合の作
用について説明する。
いま、図示しない紙葉類を走査すると、その出力はゲイ
ン制御部１に入力し、増幅器２により増幅されてサンプ
ルホールド回路３に入力する。すなわち、上記サンプル
ホールド回路３は出力波形のうちＡＧＣ電圧として使わ
れる適当な部分をパルスｔ１の期間サンプルし、つぎの
人力が送られてくるまで保持する。一方、あらかじめ任
意の値に電圧が設定されている比較電圧部４から比較回
路６に出力すると上記サンプルホールド回路３の出力と
電圧値の大小が判定された後、アツプダウンカウンタ７
に入力せしめられる。
ン制御部１に入力し、増幅器２により増幅されてサンプ
ルホールド回路３に入力する。すなわち、上記サンプル
ホールド回路３は出力波形のうちＡＧＣ電圧として使わ
れる適当な部分をパルスｔ１の期間サンプルし、つぎの
人力が送られてくるまで保持する。一方、あらかじめ任
意の値に電圧が設定されている比較電圧部４から比較回
路６に出力すると上記サンプルホールド回路３の出力と
電圧値の大小が判定された後、アツプダウンカウンタ７
に入力せしめられる。
さらに、前記増１Ｍ器２の出力は合否判定回路９に加え
られ出力電圧の値があらかじめ設定された正常の範囲内
にあるか否かを判定する。
られ出力電圧の値があらかじめ設定された正常の範囲内
にあるか否かを判定する。
そして、この判定結果出力電圧が異常であるとき、ゲー
ト回路１０を閉じてクロツタパルスが上記アツプダウン
カウンタ７に入力されず、かつ上記ゲート回路１０には
前記合否判定回路９の合否判定後にクロツクパルスが一
定期間Ｔ２加えられている。したがつて、Ｔ２の期間だ
けクロツクパルスがカウントされてＤ／Ａ変換器８に入
力し、Ｄ／Ａ変換出力によりゲイン制御部１、すなわち
ゲイン制御電圧の修正が行なわれる。たとえば、出力電
圧が比較電圧より大きいときカウントアツプしてＤ／Ａ
変換出力、すなわちゲイン制御電圧を高めてゲインを下
げるように制御する。（第３図参照）ただし、前記ゲイ
ン制御部１のゲイン制御電圧が下つたとき、ゲインが下
がる素子のもので構成されている場合には、アツプダウ
ンカウンタ７をカウントダウンするように構成しておけ
ばよい。第４図は本発明の一実施例を紙葉類の厚さ検出
装置に用いた場合、合否判定回路９における判定例を示
すものである。すなわち、Ａは合格の例を示しており紙
葉類の厚さが正常のもの、Ｂ，Ｃ，Ｄは不合格の例を示
したもので、Ｂは厚さが薄すぎるもの、Ｃは紙葉類が２
枚重合している場合、Ｄは紙葉類に粘着テープ等が貼付
されている場合である。したがつて、これらＢ，Ｃ，Ｄ
の場合にはアツプダウンカウンタ７にカウントパルスが
入力されないようにゲート回路１０を閉じることにより
ゲイン制御電圧が乱されるのを防止することができる。
なお、ＡＧＣループの応答性は入力信号１回当りのカウ
ンタ７のカウントパルス数によつて調節することができ
る。
ト回路１０を閉じてクロツタパルスが上記アツプダウン
カウンタ７に入力されず、かつ上記ゲート回路１０には
前記合否判定回路９の合否判定後にクロツクパルスが一
定期間Ｔ２加えられている。したがつて、Ｔ２の期間だ
けクロツクパルスがカウントされてＤ／Ａ変換器８に入
力し、Ｄ／Ａ変換出力によりゲイン制御部１、すなわち
ゲイン制御電圧の修正が行なわれる。たとえば、出力電
圧が比較電圧より大きいときカウントアツプしてＤ／Ａ
変換出力、すなわちゲイン制御電圧を高めてゲインを下
げるように制御する。（第３図参照）ただし、前記ゲイ
ン制御部１のゲイン制御電圧が下つたとき、ゲインが下
がる素子のもので構成されている場合には、アツプダウ
ンカウンタ７をカウントダウンするように構成しておけ
ばよい。第４図は本発明の一実施例を紙葉類の厚さ検出
装置に用いた場合、合否判定回路９における判定例を示
すものである。すなわち、Ａは合格の例を示しており紙
葉類の厚さが正常のもの、Ｂ，Ｃ，Ｄは不合格の例を示
したもので、Ｂは厚さが薄すぎるもの、Ｃは紙葉類が２
枚重合している場合、Ｄは紙葉類に粘着テープ等が貼付
されている場合である。したがつて、これらＢ，Ｃ，Ｄ
の場合にはアツプダウンカウンタ７にカウントパルスが
入力されないようにゲート回路１０を閉じることにより
ゲイン制御電圧が乱されるのを防止することができる。
なお、ＡＧＣループの応答性は入力信号１回当りのカウ
ンタ７のカウントパルス数によつて調節することができ
る。
たとえば、クロツク周波数または！を変えるか、或いは
Ｄ／Ａ変換器のゲインを変えればよい。また、本発明の
一実施例はゲイン制御部ｌこアナログ徐算器を用いたが
、（第５図参照）必ずしもこれに限定されるものではな
く、この部分は乗算器を用いてもよい。
Ｄ／Ａ変換器のゲインを変えればよい。また、本発明の
一実施例はゲイン制御部ｌこアナログ徐算器を用いたが
、（第５図参照）必ずしもこれに限定されるものではな
く、この部分は乗算器を用いてもよい。
たマし、このときはコンパレータ１１の出力によるカウ
ンタ７の制御を逆にする。すなわちカウントアツプはカ
ウントダウンに、カウントダウンはカウントアツプにす
ればよい。なお、１２はアナログスイツチである。また
、ゲイン制御部は第６図に示されるようにＦＥＴｌ３の
ゲート電圧によつてアンプ１４のゲインを制御するよう
にしてもよい。
ンタ７の制御を逆にする。すなわちカウントアツプはカ
ウントダウンに、カウントダウンはカウントアツプにす
ればよい。なお、１２はアナログスイツチである。また
、ゲイン制御部は第６図に示されるようにＦＥＴｌ３の
ゲート電圧によつてアンプ１４のゲインを制御するよう
にしてもよい。
要は直流電圧でゲインを制御できる素子を用いてカウン
タ７の上げ、下げが制御できるようにすればよい。さら
に、第７図は本発明の変形例を示すＡＧＣ回路である。
図中、８′は基準電圧を外部から制御できるＤ／Ａ変換
器、すなわちマルチブライングＤ／Ａ変換器で、このマ
ルチプライングＤ／Ａ変換器８′を用いて基準電圧端子
８／ａに入力を加え、アツプダウンカウンタ７の出力を
Ｄ／Ａ変換器８′のデジタル入力に加える。すなわち、
このデジタル入力が上記Ｄ／Ａ変換器８′のゲインを決
めるようになつている。つまり、この変形例は一実施例
の第２図におけるＤ／Ａ変換器８とゲイン制御部１とを
マルチプライングＤ／Ａ変換器８′で兼用させるもので
ある。以上説明したように本発明はサンプルホールドし
た出力と任意に設定された比較電圧との大小を判別する
比較回路によりＵｐ／ＤＯｗｎを制御するアツプダウン
カウンタ、およびこのカウンタの出力をアナログ信号に
変換するＤ／Ａ変換器、さらに上記出力電圧が或る範囲
内にある場合だけ上記カウンタを動作させるための合否
判定回路およびゲート回路を備えたことを特徴とする。
タ７の上げ、下げが制御できるようにすればよい。さら
に、第７図は本発明の変形例を示すＡＧＣ回路である。
図中、８′は基準電圧を外部から制御できるＤ／Ａ変換
器、すなわちマルチブライングＤ／Ａ変換器で、このマ
ルチプライングＤ／Ａ変換器８′を用いて基準電圧端子
８／ａに入力を加え、アツプダウンカウンタ７の出力を
Ｄ／Ａ変換器８′のデジタル入力に加える。すなわち、
このデジタル入力が上記Ｄ／Ａ変換器８′のゲインを決
めるようになつている。つまり、この変形例は一実施例
の第２図におけるＤ／Ａ変換器８とゲイン制御部１とを
マルチプライングＤ／Ａ変換器８′で兼用させるもので
ある。以上説明したように本発明はサンプルホールドし
た出力と任意に設定された比較電圧との大小を判別する
比較回路によりＵｐ／ＤＯｗｎを制御するアツプダウン
カウンタ、およびこのカウンタの出力をアナログ信号に
変換するＤ／Ａ変換器、さらに上記出力電圧が或る範囲
内にある場合だけ上記カウンタを動作させるための合否
判定回路およびゲート回路を備えたことを特徴とする。
したがつて、入力が周期的でなく、長い期間途切れるこ
とがある場合において、入力の周期は利得に全く影響を
うけることがなく、また、異常人力が加かつた場合には
合否判定回路によつてカウンタのカウントを禁止して利
得制御電圧の乱れを防止し得るなどの実用的効果を奏す
るものである。
とがある場合において、入力の周期は利得に全く影響を
うけることがなく、また、異常人力が加かつた場合には
合否判定回路によつてカウンタのカウントを禁止して利
得制御電圧の乱れを防止し得るなどの実用的効果を奏す
るものである。
第１図は従来のＡＧＣ回路を示すプロツク図、第２図は
本発明の一実施例を示すＡＧＣ回路のプロツク図、第３
図は第２図における各部の出力波形図、第４図は本案を
紙葉類の厚さ検出装置に用いた場合の合否判定回路にお
ける出力波形図、第５図は本発明の他の実施例を示すＡ
ＧＣ回路図、第６図および第７図は本発明の変形例を示
すＡＧＣ回路図である。 ３・・・・・・サンプルホールド回路、４・・・・・・
比較電圧部、６・・・・・・比較回路、７・・・・・・
アツプ・ダウンカウンタ、８，８ζ・・・・・Ｄ／Ａ変
換器、９・・・・・・合否判定回路、１０・・・・・・
ゲート回路。
本発明の一実施例を示すＡＧＣ回路のプロツク図、第３
図は第２図における各部の出力波形図、第４図は本案を
紙葉類の厚さ検出装置に用いた場合の合否判定回路にお
ける出力波形図、第５図は本発明の他の実施例を示すＡ
ＧＣ回路図、第６図および第７図は本発明の変形例を示
すＡＧＣ回路図である。 ３・・・・・・サンプルホールド回路、４・・・・・・
比較電圧部、６・・・・・・比較回路、７・・・・・・
アツプ・ダウンカウンタ、８，８ζ・・・・・Ｄ／Ａ変
換器、９・・・・・・合否判定回路、１０・・・・・・
ゲート回路。
Claims (1)
- １ 電気信号によつて利得が制御できる素子を有して出
力の一部をサンプルホールドする回路と、出力電圧を任
意に設定する比較電圧部と、上記サンプルホールド回路
の出力と比較電圧との大小を判別する比較回路とを有す
る回路において、前記比較回路によりアップ・ダウンを
制御するアップ・ダウンカウンタと、このカウンタの出
力をアナログ信号に変換するためのＤ／Ａ変換器と、こ
の変換器の出力電圧により利得が制御される利得制御素
子に接続される増幅器の出力電圧が或る範囲内にある場
合にのみ上記カウンタを動作させる合否判定回路とを具
備したことを特徴とするＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50045044A JPS5921206B2 (ja) | 1975-04-14 | 1975-04-14 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50045044A JPS5921206B2 (ja) | 1975-04-14 | 1975-04-14 | Ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51120156A JPS51120156A (en) | 1976-10-21 |
| JPS5921206B2 true JPS5921206B2 (ja) | 1984-05-18 |
Family
ID=12708353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50045044A Expired JPS5921206B2 (ja) | 1975-04-14 | 1975-04-14 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921206B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583311A (en) * | 1978-12-19 | 1980-06-23 | Nec Corp | Agc circuit |
| JPS5698917A (en) * | 1980-01-11 | 1981-08-08 | Matsushita Electric Ind Co Ltd | Automatic level set circuit |
| JPS56149107A (en) * | 1980-04-21 | 1981-11-18 | Nec Corp | Automatic gain control circuit |
| JPS56154810A (en) * | 1980-04-30 | 1981-11-30 | Nec Corp | Momentary agc device for light communication |
| JP2897796B2 (ja) * | 1992-03-06 | 1999-05-31 | 日本電気株式会社 | オートゲインコントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152646A (ja) * | 1973-11-12 | 1975-12-08 |
-
1975
- 1975-04-14 JP JP50045044A patent/JPS5921206B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152646A (ja) * | 1973-11-12 | 1975-12-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51120156A (en) | 1976-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5921206B2 (ja) | Ａｇｃ回路 | |
| US4160922A (en) | Method of generating a direct current control signal from a noisy alternating current signal | |
| JPS6030445B2 (ja) | 自動利得制御回路 | |
| JP2555711B2 (ja) | 信号変換器 | |
| JPS61173507A (ja) | 自動レベル制御回路 | |
| JPH0652870B2 (ja) | Ａ／ｄコンバ−タ | |
| US4079326A (en) | Alternating voltage level detecting apparatus | |
| JPS5951780B2 (ja) | 対数特性ａｄ変換器 | |
| JPS6153800B2 (ja) | ||
| JP2897796B2 (ja) | オートゲインコントローラ | |
| JPS5943012B2 (ja) | 位相比較器 | |
| EP0067109A3 (en) | Apparatus for signalling the end points of the ramp-down interval in a dual ramp analog to digital converter | |
| JPS6122564Y2 (ja) | ||
| SU1007037A1 (ru) | Преобразователь амплитудных значений напр жени | |
| JPH07239385A (ja) | 放射線量測定装置 | |
| JPS6258167B2 (ja) | ||
| JP3100457B2 (ja) | 多入力対応アナログ／デジタル変換回路 | |
| JP2598383Y2 (ja) | インバ−タ制御装置 | |
| SU605309A1 (ru) | Устройство шумовой автоматической регулировки усилени | |
| JPH08313566A (ja) | 周波数検出器 | |
| JPH0652871B2 (ja) | Ａ／ｄコンバ−タ | |
| JPS62136925A (ja) | アナログ／デジタル変換回路 | |
| JP2824080B2 (ja) | 周期計測回路 | |
| JPS60157337A (ja) | Ａ／ｄ変換装置 | |
| JPH0654853B2 (ja) | 自動零点調整回路 |