JPH0652870B2

JPH0652870B2 - Ａ／ｄコンバ−タ

Info

Publication number: JPH0652870B2
Application number: JP386385A
Authority: JP
Inventors: 正人田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-01-12
Filing date: 1985-01-12
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: JPS61163722A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はアナログ信号をディジタル信号に変換するＡ
／Ｄコンバータ、特に多重積分型のＡ／Ｄコンバータに
関する。

〔従来の技術〕

斯の多重続積分型のＡ／Ｄコンバータとして従来第４図
に示すようなものが提案されている。同図において、
(1)は入力アナログ信号が供給される入力端子であっ
て、この入力端子(1)は抵抗器(2)及びスイッチ(3)を介
して積分器を構成する差動アンプ(4)の反転入力端子に
接続され、このアンプ(4の非反転入力端子は接地され
る。アンプ(4)の反転入力端子と出力端子間には積分コ
ンデンサ(5)が接続され、また、アンプ(4)の出力端子と
抵抗器(2)及びスイッチ(3)の接続点との間に抵抗器(6)
が接続される。

アンプ(4)の反転入力端子と負の電源端子−Ｖとの間に
スイッチ(7)と基準電流源(8)の直列回路と、スイッチ
(9)と基準電流源（10）の直流回路とが並列接続され
る。基準電流源(8)の電流Ｉ_０と基準電流源（10）の電
流ｉ_０とは、こゝでは例えば（Ｉ_０＋ｉ_０／ｉ_０＝128
の関係にあるものとする。また、スイッチ(7)は上位積
分用スイッチ、スイッチ(9)は下位積分用スイッチであ
る。

アンプ(4)の出力端子は比較器としての差動アンプ（1
1），（12）の反転入力端子に接続され、アンプ（11）
の非反転入力端子は負の電源端子−Ｖとアース間に接続
された可変抵抗器（13）の摺動端子に接続され、アンプ
（12）の非反転入力端子は接地される。アンプ（11）は
上記カウンタストップ用比較器、アンプ（12）は下位カ
ウンタストップ用比較器である。

アンプ（11），（12）の出力は制御回路（14）に供給さ
れる。制御回路（14）はスイッチ(7)，(9)の開閉を制御
すると共にこれに関連してオア回路（15）を通り例えば
９ビットの上位カウンタ（16）に供給されるクロック及
び例えば７ビットの下位カウンタ（17）に供給されるク
ロックを制御する。また、制御回路（14）には端子（1
8）よりマスタクロックが供給されると共に端子（19）
より変換指令信号が供給されるようになされている。ま
た、上位カウンタ（16）にはオア回路（15）を介して下
位カウンタ（17）の桁上げ信号（キャリ）が供給され
る。そして、上位カウンタ（16）と下位カウンタ（17）
の出力側に出力レジスタ（20）が設けられ、この出力レ
ジスタ（20）には端子（21）よりサンプルクロックが供
給されるようになされている。

次に第４図の回路動作を第５図を参照して説明する。い
ま、時間ｔ_０〜ｔ_１ではスイッチ(3)のみ閉じ、スイッ
チ(7)，(9)は開いておく。この期間に入力端子(1)から
の入力電圧Ｖ_INを抵抗(2)及び(6)で分圧した電圧が積分
コンデンサ(5)に与えられ、瞬時値の入力電圧Ｖ_INをサ
ンプルホールドする。この結果サンプルホールド兼積分
器のアンプ(4)の出力Ｖ_OUTは−Ｖ_INとなる。次に時間ｔ
_１でスイッチ(3)を開き、これより所定時間後の時間ｔ
_２でスイッチ(7)，(9)を閉じる。同時に上位カウンタ
（16）が計数を開始する。アンプ(4)の出力は基準電流
源(8)，（10）の電流Ｉ_０及びｉ_０によって一定の傾き
で０Ｖに近づくが、アンプ（11）の基準値−Ｖ_REFに達
すると、アンプ（11）の出力が反転して、制御回路（1
4）により時間ｔ_３においてスイッチ(7)を開く。同時に
上位カウンタ（16）の動作を停止し、今度は下位カウン
タ（17）の計数を開始する。積分器としてのアンプ(4)
は基準電流源（10）のｉ_０のみで動作し続ける。アンプ
(4)の出力が０Ｖを横切るとアンプ（12）の出力が反転
して、制御回路（14）により時間ｔ_４において下位カウ
ンタ（17）の動作を停止させる。

基準電流源(8)と（10）の間には、（Ｉ_０＋ｉ_０）／ｉ
_０＝128の関係を持たせてあるので、上位カウンタ（1
6）の１カウントは、下位カウンタ（17）の１カウント
の２^７倍の重み付けがしてあることになる。従って上位
カウンタ（16）と下位カウンタ（17）を直列に接続すれ
ば16ビットのＡ／Ｄ変換データが得られる。つまり、出
力レジスタ（20）からは常に16ビットのＡ／Ｄ変換デー
タが得られる。

〔発明が解決しようとする問題点〕

ところで、第４図の如き構成を成す従来回路の場合、上
位カウンタ（16）から下位カウンタ（17）への切換えの
ための比較器としての差動アンプ（11）の基準値（スレ
シホールド電圧）を可変抵抗器（13）を用いて調整する
ようにしているため、部品点数が多くなり、また調整工
数がかゝりコスト的にも高価になる等の欠点があった。
また、経時変化やドリフト等により狂わないようにする
ため、必要なクロックレートを上げて余裕を持たせてい
るので、消費電力の増大、信頼性、歩留りの減少を生じ
ていた。

この発明は斯る点に鑑みてなされたもので、上位カウン
タと下位カウンタの動作を下位カウンタに入力されるパ
ルス数に基づいて自動的に制御することにより基準値の
設定の無調整化を図ることができるＡ／Ｄコンバータを
提供するものである。

〔問題点を解決するための手段〕

この発明は入力信号Ｖ_INに対応した電荷を蓄える積分手
段(4)と、この積分手段(4)に蓄えられた電荷を一定の割
合で放電させるための第１及び第２の電流源(8)及び(1
0)と、この第１及び第２の電流源(8)及び(10)によって
電荷が放電される積分手段(4)の出力信号を所定の基準
値と比較し第１及び第２の電流源(8)及び(10)による電
荷の放電から第２の電流源(10)による電荷の放電から第
２の電流源(10)による電荷の放電へ切り換えるための第
１の比較手段(11)と、第２の電流源(10)によって電荷が
放電される上記積分手段(4)の出力信号を所定の基準値
と比較するための第２の比較手段(12)と、第２の比較手
段(11)及び(12)の出力信号によってそのカウント動作が
停止される上位カウンタ(16)及び下位カウンタ(17)と、
第２の電流源(10)への切換に対応して計数される下位カ
ウンタ(17)によるカウント量を求めるためのカウント手
段(30)と、カウント手段(30)の出力信号に基づいて第１
の比較手段(11)の出力信号に対し遅延制御を行うための
信号遅延手段(32)を備え、第１の比較手段(11)の出力信
号に基づいて第１及び第２の電流源(8)及び(10)による
電荷の放電から第２の電流源(10)による電荷の放電に切
り換えて、上位カウンタ(16)と下位カウンタ(17)による
カウント動作を行い、第２の比較手段(12)の出力信号に
よってカウント動作を停止させて入力信号の変換出力を
得るとともに、カウント手段(30)の出力信号に基づいて
下位カウンタ(17)によるカウント量が所定の範囲となる
ように信号遅延手段(32)を制御することを特徴とするＡ
／Ｄコンバータと成したものである。

〔作用〕

多重積分型のＡ／Ｄコンバータにおいて、下位カウンタ
の桁上げ情報を計数する下位延長カウンタ（30）と帰還
回路（31）を設けると共に比較器（11）の出力側に可変
遅延手段（32）を設け、下位カウンタ（17）がどれだけ
回ったかを下位延長カウンタ（30）で検出し、この下位
延長カウンタ（3）からの情報を、もしくはこの情報と
下位カウンタ（17）からの出力の一部を合わせたものを
帰還回路（31）に供給して所定範囲より大きいか小さい
かを判別し、その判別結果を可変遅延手段（32）へ供給
して遅延量を制御し、下位カウンタ（17）のカウント範
囲を適正化する。

〔実施例〕

以下、この発明の一実施例を第１図〜第３図に基づいて
詳しく説明する。

第１図は本実施例の回路構成を示すもので、同図におい
て第４図と対応する部分には同一符号を付し、その重複
説明は省略する。

本実施例では下位カウンタ（17）からの桁上げ情報が供
給されて下位カウンタ（17）を実質的に数ビット上位へ
延長する下位延長カウンタ（30）と、このカウンタ（3
0）の出力と下位カウンタ（17）の出力の一部を合わし
たものが供給される帰還回路（31）を設けると共に差動
アンプ（11）の出力側に可変遅延カウンタ（32）を設
け、帰還回路（31）の出力を可変遅延カウンタ（32）に
供給してその遅延量を制御するようにする。なお、可変
遅延カウンタ（32）には端子（18）よりマスタクロック
が供給されるようになされている。またアンプ（11）の
非反転入力端子には直流電源（33）を接続し、適当な値
に固定された基準値（Ｖ_REF）を与えるようにする。そ
の他の構成は第４図同様である。

帰還回路（31）は或るスレシホールド値ＴＨを有し、こ
れは第３図に示すように、所定範囲の上限、下限の２つ
を検出できることが好ましい。そして、帰還回路（31）
は入力された値が所定範囲より大きいか小さいかを判別
し、その結果をディジタル的に累積して可変遅延カウン
タ（32）へ帰還する。すなわち延長部を含めた下位カウ
ンタ（17）がＡ／Ｄ変換終了時において、所定範囲より
多くカウントしていると、帰還回路（31）により可変遅
延カウンタ（32）の遅延量を多くして、上位カウンタ
（16）のカウント時間を延ばし、下位カウンタ（17）の
カウント量を減らす。逆に所定範囲より少ないカウント
の場合、帰還回路（31）により可変遅延カウンタ（32）
の遅延量を少なくして上位カウンタ（16）のカウント時
間を縮め、下位カウンタ（17）のカウント量を増やす。
このようにして負帰還ループが構成され、下位カウンタ
（17）のカウント量は所定範囲内に保持される。なお、
可変遅延カウンタ（32）の遅延量が多くなることは制御
回路（14）より上位カウンタ（16）へ供給されているク
ロックを停止するタイミングが遅れて上位カウンタ（1
6）から下位カウンタ（17）へ切換わるタイミングが遅
れ、逆に可変遅延カウンタ（32）の遅延量が少なくなる
ことは制御回路（14）より上位カウンタ（16）へ供給さ
れているクロックを停止するタイミングが早くなり、上
位タウンタ（16）から下位カウンタ（17）へ切換わるタ
イミングが早くなることを夫々意味している。

第２図は帰還回路（31）の一例を示すもので、先ず、第
２図Ａは比較器（31a ）、加算器（31b ）及びレジスタ
（31c ）で構成した場合である。加算器（31b ）とレジ
スタ（31c ）はアキュムレータを形成し、一種のディジ
タル積分器として働く。

比較器（31a ）はＡ／Ｄ変換終了時において入力すなわ
ち下位延長カウンタ（30）の出力を含む下位カウンタ
（17）の出力がスレシホールド値ＴＨで表される所定範
囲にあると第３図Ａに示すように０の出力を発生し、所
定範囲より大きいと＋１の出力を発生し、所定範囲より
小さいと−１の出力を発生する。例えば、こゝではスレ
シホールド値ＴＨの下限は 0.2周（無駄カウント）、上
限は 2.3周（従って所定範囲は 2.1周で、この値は下位
カウンタ（17）の２周分強が最も好ましい）、上限より
１サンプルのＡ／Ｄ変換終了時点までを 0.2周（余裕カ
ウント）としている。なお、この場合下位カウンタ（1
7）が０〜127 カウントすると１周となる。

いま、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より多くカウントしていると、
比較器（31a ）より＋１の出力が発生され、加算器（31
b ）に入力され、加算器（31b ）の内容がレジスタ（31
c ）に取り込まれる。そしてこの動作が繰返し行われ、
Ａ／Ｄ変換終了時点でレジスタ（31c ）の内容が可変遅
延カウンタ（32）へ供給される。そして、可変遅延カウ
ンタ（32）の遅延量が大きくなり、上位カウンタ（16）
へ供給されているクロックの停止のタイミングが遅れる
ので、上位カウンタ（16）のカウントする時間が増大
し、下位カウンタ（17）のカウントする時間が減少す
る。

一方、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より少なくカウントしている
と、比較器（31a ）より−１の出力が発生され、上述同
様にして信号処理されてＡ／Ｄ変換終了時点でレジスタ
（31c ）の内容が可変遅延カウンタ（32）へ供給され、
この場合逆に可変遅延カウンタ（32）の遅延量が小さく
なり、上位カウンタ（16）へ供給されているクロックの
停止のタイミングが早くなるので上位カウンタ（16）の
カウントする時間が減少し、下位カウンタ（17）のカウ
ントする時間が増大する。このようにして実質的に負帰
還がかゝり、比較器（31a ）への入力、すなわち下位カ
ウンタ（17）の回る回数（カウント量）は所定範囲に保
持されることになる。

また、第２図Ｂは比較器（31a ）及びアップダウンカウ
ンタ（31d ）で帰還回路（31）を構成した場合である。
比較器（31a ）は下位延長カウンタ（30）の出力を含む
下位カウンタ（17）の出力が所定範囲にあると第３図Ａ
に示すようにホールド（HOLD）信号を発生し、所定範囲
より大きいとアップ（UP）信号を発生し、所定範囲より
小さいとダウン（DOWN）信号を発生する。

いま、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より多くカウントしていると、
比較器（31a ）よりアップ信号が発生され、アップダウ
ンカウンタ（31d ）がカウントアップし、その内容が可
変遅延カウンタ（32）へ供給される。可変遅延カウンタ
（32）の遅延量が大きくなり、上位カウンタ（16）へ供
給されるクロックの停止のタイミングが遅れるので、上
位カウンタ（16）のカウントする時間が増大し、下位カ
ウンタ（17）のカウントする時間が減少する。

一方、延長部を含めた下位カウンタ（17）がＡ／Ｄ変換
終了時において所定範囲より少なくカウントしている
と、比較器（31a ）よりダウン信号が発生され、アップ
ダウンカウンタ（31d ）がカウントダウンし、その内容
が可変遅延カウンタ（32）へ供給される。そして可変遅
延カウンタ（32）の遅延量が小さくなり、上位カウンタ
（16）へ供給されるクロックの停止のタイミングが早く
なるので、上位カウンタ（16）のカウントする時間が減
少し、下位カウンタ（17）のカウントする時間が増大す
る。このようにして実質的に負帰還がかゝり、下位カウ
ンタ（17）の回る回数（カウント量）は所定範囲に保持
されることになる。

なお、第３図Ａの場合は比較器（31a ）の出力が２ビッ
ト対応の動作の場合であるが、第３図Ｂに示すように比
較器（31a ）の出力が２ビットを越える複数ビット対応
の動作をするようにしてもよく、この時は帰還回路（3
1）としては第２図Ａに示す構成のものが使用される。
なお、上述の実施例においては下位カウンタとは別に下
位延長カウンタを設けてあるが、下位カウンタと下位延
長カウンタを一体的に構成できることはもちろんであ
る。

〔発明の効果〕

上述の如くこの発明によれば、多重積分型のＡ／Ｄコン
バータにおける上位カウンタ及び下位カウンタの動作を
制御するため比較器の出力信号を下位カウンタに入力さ
れるパルス数を基づいてその遅延量が制御される可変遅
延手段によって制御することにより下位カウンタのカウ
ント範囲を所定範囲内に自動的に収めるようにしたの
で、従来上記比較器の基準値を作るために用いていた可
変抵抗器が不要となり、部品点数、調整工数共に減少
し、低廉化を図ることができる。また、下位カウンタを
ドリフト、経時変化等の余裕のために余分に数周回す必
要がなくなり、最小限のクロック周波数で済むので、電
力も減少し、Ａ／ＤコンバータＩＣのコストも下がり、
この結果ＩＣの信頼性、歩留りも向上する。更にドリフ
ト余裕も飛躍的に増加し、無調整のまゝで回路全体の信
頼性が向上する。また、帰還回路系を全てディジタル回
路で構成できるので、これ等を全てＩＣ内に組み入れる
ことができ、外付け部品を一切要しない利益もある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
はこの発明の要部の一例を示すブロック図、第３図は第
１図及び第２図の動作説明に供するための線図、第４図
は従来回路の一例を示す回路構成図、第５図は第４図の
動作説明に供するための線図である。 (4)，（11），（12）は差動アンプ、(8)，（10）は基準
電流源、（14）は制御回路、（16）は上位カウンタ、
（17）は下位カウンタ、（20）は出力レジスタ、（30）
は下位延長カウンタ、（31）は帰還回路、（32）は可変
遅延カウンタである。

Claims

【特許請求の範囲】

【請求項１】入力信号に対応した電荷を蓄える積分手段
と、上記積分手段に蓄えられた電荷を一定の割合で放電させ
るための第１及び第２の電流源と、上記第１及び第２の電流源によって電荷が放電される上
記積分手段の出力信号を所定の基準値と比較し該第１及
び第２の電流源による電荷の放電から該第２の電流源に
よる電荷の放電へ切り換えるための第１の比較手段と、上記第２の電流源によって電荷が放電される上記積分手
段の出力信号を所定の基準値と比較するための第２の比
較手段と、上記第２の比較手段の出力信号によってそのカウント動
作が停止される上位カウンタ及び下位カウンタと、上記第２の電流源への切換に対応して計数される下位カ
ウンタによるカウント量を求めるためのカウント手段
と、上記カウント手段の出力信号に基づいて上記第１の比較
手段の出力信号に対し遅延制御を行うための信号遅延手
段を備え、上記第１の比較手段の出力信号に基づいて上記第１及び
第２の電流源による電荷の放電から第２の電流源による
電荷の放電に切り換えて上記上位カウンタと下位カウン
タによるカウント動作を行うとともに上記第２の比較手
段の出力信号によってカウント動作を停止させて上記入
力信号の変換出力を得るとともに、上記カウント手段の
出力信号に基づいて上記下位カウンタによるカウント量
が所定の範囲となるように上記信号遅延手段を制御する
ことを特徴とするＡ／Ｄコンバータ。
【請求項２】前記カウント手段は上記下位カウンタの桁
上げ信号とカウンタ値によって下位カウンタのカウント
量を求めることを特徴とする特許請求の範囲第１項記載
のＡ／Ｄコンバータ。