JPH0252527A - シングルロープ型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、オフセラ１〜誤差を補正するオフセットキャ
ンセル機能を有するシングルスロープ型Ａ／Ｄコンバー
タ（アナログ／ディジタル変換器）に関するものである
。

（従来の技術） 従来、この種のＡ／Ｄコンバータとしては、米山寿−著
ｒＡ／Ｄコンバータ入門」１版（昭５８−９−２５）オ
ーム社、Ｐ、４３−５４、Ｐ、８２−８３等に記載され
るものがあった。以下、その構成を図を用いて説明する
。

第２図は従来のシングルスロープ型Ａ／Ｄコンバータの
一構成例を示す回路図である。

このＡ／Ｄコンバータは、積分出力Ｓ１０を送出する積
分回路１０と、正側の第１の入力端子２０ａに入力され
るアナログ入力信号Ａｉと負側の第２の入力端子２０ｂ
に入力される積分出力Ｓ１０とを比較してゲート信号３
２０を出力覆る電圧比較器２０と、グー１〜信号３２０
によりオン。

オフ動作してクロックパルスφを取込む２人力ＡＮＤゲ
ート２２と、そのＡＮＤゲート２２の出力パルス３２２
の数を計数するバイナリ・力「クンタ２３とで構成され
ている。バイナリカウンタ２３は、出力パルスＳ２２を
入力するクロック端子Ｃｔ−、リセッ１〜信号Ｒ３を入
力するリセット端子Ｒ１及びディジタル出力信＠Ｄ１〜
Ｄ６用の出力端子を有している。

積分回路１０は、演算増幅器１１と、バイアス電圧１２
と、時定数回路を構成する抵抗１３及び積分容量１４と
、リセット信号Ｒ３にＪ：リオン。

オフ動作するスイッチ１５とで構成されている。

第３図は第２図のタイミングチャートであり、この図を
参照しつつ第２図の動作を説明する。

このＡ／Ｄコンバータは、積分回路１０と電圧比較器２
０により、アナログ入力信号Ａ１に比例した時間幅のゲ
ート信号８２０、つまりパルス幅変調された信号を発生
させ、ＡＮＤゲー１〜２２が開いている間のクロックパ
ルスφの教をバ、イナリ・カウンタ２３で計数すること
により、ディジタル出力信号Ｄ１〜Ｄ６を得る回路であ
る。

即ち、リセット信号Ｒ３が１１　ＨＩＩの間、スイッチ
１５がオンし、積分出力Ｓ１０は接地電位と同電位にな
っている。この時、リセッ１〜信号Ｒ８の１１　ＨＩＩ
により、バイナリ・カウンタ２３はリセット状態であり
、カウント動作を停止している。１ノセット信号がパビ
°になると、スイッチ１５かオフして積分回路１０が積
分を開始すると共に、バイナリ・カウンタ２３がカウン
トを開始する。積分出力３１０か上昇し、アナログ入力
信号Ａ１の電位よりも高くなると、電圧比較器２０の出
力であるゲート信号３２０が１１１　ＩＩになるため、
ＡＮＤゲート２２がオフし、そのＡＮＤゲート２２の出
力パルス３２２の供給が停止し、バイナリ・カウンタ２
３のカウント動作が停止する。この時のバイナリ・カウ
ンタ２３のディジタル出力信号Ｄ１〜Ｄ６がアナログ／
ディジタル（Ａ／Ｄ＞変換されたディジタル信号である
。

（発明か解決しようとする課題） しかしながら、上記構成のＡ／Ｄコンバータでは次のよ
うな課題かめった。

電圧比較器２０か入力オフセット電圧を有すると、第３
図の符号５２０ａで示すように、ゲート信号Ｓ２０の゛
′Ｈパ明間が変動し、バイナリ・カウンタ２３のディジ
タル出力信号Ｄ１〜Ｄ６か変動する。同様に、演算増幅
器１１が入力オフセット電圧を有すると、その演算増幅
器２０の積分波形かシフト（遷移）し、電圧比較器２０
の“Ｈ″明間５２０ａのように変動する。

このように、従来のＡ／Ｄコンバータでは、演算増幅器
１１ヤ電圧比較器２０の入力オフピット電圧等により、
Ａ／Ｄ変換した値にオフゼット誤差を含んでしまうため
、そのオフセラ１〜誤差を補正する手段として次のよう
な方法を採用していた。

■　電圧比較器２０として、オフセラ１〜補正）幾能付
きの電圧比較器を使用する。

■　バイナリ・カウンタ２３の出力側に、記゛臆及び減
算機能を有するマイクロコンピュータ等の演算回路を接
続しておく。電圧比較器２０の第１の入力端子２０ａに
接地電位を印加し、その接地電位と積分出力３１０とを
電圧比較器２０て比較し、ＡＮＤゲート２２及びバイナ
リ・カウンタ２３でＡ／Ｄ変換し、そのＡ／Ｄ変換値を
演算回路に記憶させる。次に、アナログ入力信号Ａ１を
第１の入力端子２０ａに印加し、そのＡ／Ｄ変換値をバ
イナリ・カウンタ２３から出力して前記演算回路へ記憶
させる。そして演算回路で２つのＡ／Ｄ変換値の差を求
めれば、オフセラ１〜誤差のない真のＡ／Ｄ変換値が求
まる。

■　シングルスロープ型に代えて、二重積分型のＡ／Ｄ
コンバータを用いる。この二重積分型Ａ／Ｄコンバータ
は、電圧比較器２０の第１の入力端子２０ａに接地電位
を印加し、ざらにバイアス電圧１２に代えて、そこにア
ナログ入力信号Ａｉと基準電圧とをスイッチで切換えて
印加し、アナログ入力信号Ａｉの積分と基準電圧の積分
とを行う方式である。

ところが、前記■、■の方法では、回路構成が複雑にな
るばかりか、オフセット誤差を補正した後で温度や電源
電圧が変動すると、演算増幅器１１や電圧比較器２０の
入力オフセット電圧が変動してしまうため、再びオフセ
ット誤差が生じてしまう。前記■の方法では、２回の積
分動作を行うため、Ａ／Ｄ変換時間が長くなる。従って
前記■〜■のいずれの方法を採用しても、満足のゆく解
決策が得られなかった。

本発明は、前記従来技術が持っていた課題として、回路
構成が複雑になる点、オフセット誤差を補正した後で温
度や電源電圧が変動すると、再びオフセット誤差が生じ
てしまう点、さらにＡ／Ｄ変換時間が長くなる点につい
て解決したシングルスロープ型Ａ／Ｄコンバータを提供
するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、スイッチにより積
分動作が制御される積分回路と、アナログ入力信号用の
第１の入力端子及び積分出力入力用の第２の入力端子を
有する電圧比較器と、前記電圧比較器から出力されるゲ
ート信号によりクロックパルスの取込みを制御するグー
１〜回路と、前記ゲート回路から出力されるクロックパ
ルスの故を計数するカウンタとを価えたシングルスロー
プ型Ａ／Ｄコンバータにおいて、前記カウンタは、選択
信号により前記ゲート回路出力の加算動作または減算動
作の選択が行えるアップ・ダウンカウンタで構成する。

さらに、前記選択信号により基準電圧または前記アナロ
グ入力信号のいずれか一方を選択して前記電圧比較器の
第１の入力端子に供給する切換スイッチを設けたもので
ある。

また、カウントイネーブル信号を前記グー１〜回路に入
力すると共に、その信号で前記積分回路のスイッチをオ
ン、オフ制御する構成にしてもよい。

（作　用） 本発明によれば、以上のようにシングルスロープ型Ａ／
Ｄコンバータを構成したので、切換スイッチは、選択信
号により基準電圧またはアナログ入力信号を選択して電
圧比較器の第１の入力端子に供給する。アップ・ダウン
カウンタは選択信号により、ダウンカウント動作とアッ
プカウント動作が切換ねり、ゲート回路の出力をカウン
トする。

これにより、カウンタはダウンカウント（直とアップカ
ウント値を減算し、オフセット誤差を消去したＡ／Ｄ変
換値を出力する。従って前記課題を解決できるのである
。

（実施例） 第１図は本発明の一実施例を示すシングルスロープ型Ａ
／Ｄコンバータの回路図である。

このＡ／Ｄコンバータは、ＭＯＳトランジスタからなる
集積回路で構成されたもので、積分出力３３０を送出す
る積分回路３０と、正側の第１の入力端子４０ａと積分
出力３３０人力用の負側の第２の入力端子４０ｂとの両
電圧を比較してゲート信号Ｓ’４０を出力する電圧比較
器４０と、第１の入力端子４０ａに接続された切換スイ
ッチ４１と、ゲート信号Ｓ４０、クロックパルスφ及び
カウントイネーブル信号ＥＮを入力するゲート回路、例
えば３人力ＡＮＤゲート４２と、そのＡＮＤゲート４２
の出力パルス８４２の数を計数するバイナリ・アップ・
ダウンカウンタ４３とを備えている。

ここで、積分回路３０は例えば、演算増幅器３１と、０
．１〜１ｖ程度のバイアス電圧３２及び１〜５ｖ程度の
バイアス電圧３３と、１０に〜１ＭΩ程度の抵抗３４及
び０．０１μ〜１μＦ程度の積分容器３５からなる時定
数回路と、カウントイネーブル信号ＥＮによりオン、オ
フ動作する積分動作制御用のスイッチ３６とで、構成さ
れている。演算増幅器３１の正側入力端子はバイアス電
圧３２に、負側入力端子は抵抗３４を介してバイアス電
圧３３にそれぞれ接続され、ざらにその演算増幅器３１
の負側入力端子と出力端子の間に積分容量３５が接続さ
れている。積分容量３５にはスイッチ３６か並列に接続
されている。このスイッチ３６は、積分容量３５に並列
接続されたＭＯＳトランジスタ３６ａと、そのゲートに
接続された信号反転用のインバータ３６ｂとで構成され
ている。

電圧比較器４０の第１の入力端子４０ａに接続された切
換スイッチ４１は、ｊ薫択信号ＳＥにより切換えられ、
基準電圧（例えば、接地電位）■。

またはアナログ入力信ｅＡ＋を選択的に第１の入力端子
４０ａに入力する機能を有している。

バイナリ・アップ・ダウンカウンタ４３は、ＡＮＤゲー
ト４２の出力パルスＳ４２を入力するクロック端子ＣＬ
、リセット信＠Ｒ８を入力するリセッ１〜端子Ｒ，選択
信ＱＳＥを入力する端子ＵＰ／ＤＯＷＮ、及びディジタ
ル出力信号Ｄ１〜Ｄ６用の出力端子を有している。この
カウンタ４３は、選択信号ＳＥが“ビ′の時に出力パル
ス３４２をダウンカウントし、“Ｈ″の時に出力パルス
３４２をアップカウントし、す′ピッ１〜イ言号Ｒ３が
１（Ｈ＋１の時にカウント動作を中止してディジタル出
力信＠Ｄ１〜Ｄ６を金て″じ′にする機能を有している
。

第４図は、第１図中の切換スイッチ４１の構成例を示す
回路図である。この切換スイッチ４１は、選択信＠ＳＥ
に対する逆相選択信月百πを生成づるインバータ５０と
、ＮチャネルＭＯＳトランジスタ５１及びＰチャネルＭ
Ｏ３Ｉ−ランジスタ５２が並列接続されたアナログスイ
ッチと、ＮチャネルＭＯＳトランジスタ５３及びＰチャ
ネルＭＯ３１〜ランジスタ５４が並列接続されたアナロ
グスイッチとで構成されている。２個のアナログスイッ
チは、信号ＳＥ、ＳＥによりオン、オフ動作する。

第５図は第１図のタイミングチャートでおり、この図を
参照しつつ第１図の動作を説明する。

先ず、リセット信＠Ｒ８を（（Ｈ＋＋にしてカウンタ４
３をリセットし、その後、時刻ｔ１でリセット信号Ｒ３
を“Ｌ　ＩＩにする。この時、選択信号ＳＥはＩｔ　Ｌ
　ＩＩで、力ｒクンタ４３がダウンカウントモードに設
定され、さらに切換スイッチ４１が基準電圧ＶＯ側に接
続されている。

１１．１刻ｔ２てカラン１〜イネーブル信号ＥＮを“ト
１″にすると、オン状態のスイッチ３６がオフして積分
回路３０か積分を開始する。すると、積分用］ＪＳ３０
と基準電圧ＶＯとが電圧比較器４０で比較され、その電
圧比較器４０の出力て市るゲート信ｓｓ＝’ｔｏか“Ｈ
”、選択信号ＥＮが“′Ｈパであるため、ＡＮＤゲート
４２か開き、クロックパルスφがそのＡＮＤゲート４２
を通して出力パルスＳ４２の形でカウンタ４３のクロッ
ク端子ＣＬに供給される。これにより、カウンタ４３は
出力パルス３４２をダウンカウントしていく。カウンタ
４３がダウンカウントしている期間は、バイアス電圧３
２と３３の電位差、バイアス電圧３２と基準電圧Ｖ。の
電位差、演算増幅器３１と電圧比較器４０のオフセット
電圧、及び抵抗３４と積分容量３５による時定数によっ
て決定される。

時刻ｔ３でカウントイネーブル信ＭＥＮを１１　Ｌ　＋
＋にすると、スイッチ３６がオンして積分容量３５が放
電されると共に、ＡＮＤゲート４２が閉じてカウンタ４
３のダウンカウン］〜動作か停止する。

時刻ｔ４で選択信号ＳＥを“Ｈ″にすると、カウンタ４
３かアップカウントモードになると共に、スイッチ４１
がアナログ入力信号Ａｉ側に切換ねる。その後、時刻ｔ
　５でカラン１〜イネーブル信号ＥＮを再びｉｉ　Ｈｕ
にすると、スイッチ３６がオフして積分回路３０が積分
を開始すると共に、カウンタ４３がＡＮＤゲート４２の
出ツクパルスＳ４２をカウントアツプしていく。ここで
、グートイ言号３４０が“ＨＩＴになり、カウンタ４３
がカウントアツプしている期間は、バイアス電圧３２と
３３の電位差、バイアス電圧３２とアナログ入力信号へ
ｉの電位差、演算増幅器３１と電圧比較器４０の入力オ
フセット電圧、及び抵抗３４と積分容量３５による時定
数によって決定される。時刻ｔ６でカウントイネーブル
信号ＥＮを“Ｌｌｌにすると、カウンタ４３のアップカ
ウント動作が停止する。

以上の一連の操作の後のカウンタ４３のディジタル出力
信号Ｄ１〜Ｄ６は、１回目の積分期間Ｔ１をダウンカウ
ンタでカウントし、２回目の積分期間Ｔ２をアップカウ
ンタでカウントしていることにより、２回目のカウント
数から１回目のカウント数を減算した値となる。これに
より、演算増幅器３１及び電圧比較器４０の入力オフセ
ット電圧によるオフセット誤差はキャンセル（消去）さ
れたことになる。また、１回目の積分と２回目の積分の
間を短くすることにより、温度変動や電源電圧変動によ
る誤差を最小にすることが可能となる。

本実施例の利点をまとめれば、次のようになる。

（ａ）　　簡単な回路構成でＡ／Ｄ変換時のオフセット
誤差を消去できる。

（ｂ）　　温度変動や電源電圧変動の影響を受けず、オ
フセット誤差に対する消去精度が高い。

（Ｃ）　　二重積分型Ａ／Ｄコンバータと比較してＡ／
Ｄ変換時間が短い。

（ｄ）　　アップ・ダウンカウンタ４３は、基準電圧■
。をＡ／Ｄ　ｖ換するとぎにアップ・ダウンカウンタと
して動作させ、アナログ入力信号ＡｉをＡ、／Ｄ変換す
るときにダウンカウンタとして動作させても、前記とほ
ぼ同様の作用、効果か得られる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　第１図のＡ／Ｄコンバータは、ＭＯＳトランジ
スタ集積回路以外の回路で構成してもよい。

（ｉｉ）　　積分回路３０は、第１図以外の回路で構成
してもよい。

（ｉｉｉ　＞　　アップ・ダウンカウンタ４３は、カラ
ン１〜イネーブル信号ＥＮによって動作の開始と停止を
直接制御する構成のものであってもよい。この場合は、
カウントイネーブル信号ＥＮをＡＮＤゲート４２に入力
せずに、カウンタ４３に直接人力′りればよい。また、
このＡＮＤゲート４２を他のゲート回路で構成すること
も可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、）′ツブ
・ダウンカウンタを用い、電圧比較器の第１の入力端子
に切換スイッチを設けて基準電圧またはアナログ入力信
号を選択的にその第１の入力端子に供給する構成にした
ので、基準電圧をＡ／Ｄ変換する時にカウンタをダウン
カウント（またはアップカウント）させ、アナログ入力
信号をＡ／Ｄ変換する時にカウントをアップカウント（
またはダウンカウント）させることにより、簡単な回路
構成でオフセット誤差が消去できる。

さらに、温度変動や電源電圧変動の影響を受けず、しか
もＡ／Ｄ変換時間が短いという効果も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すシングルスロープ型Ａ／
Ｄコンバータの回路図、第２図は従来のシングルスロー
プ型Ａ／Ｄコンバータの回路図、第３図は第２図のタイ
ミングチャート、第４図は第１図中の切換スイッチの回
路図、第５図は第１図のタイミングチャートである。 ３０・・・・・・積分回路、３１・・・・・・演算増幅
器、３５・・・・・・積分容量、３６・・・・・・スイ
ッチ、４０・・・・・・電圧比較器、４１・・・・・・
切換スイッチ、４２・・・・・・ＡＮＤゲート、４３・
・・・・・アップ・ダウンカウンタ。

Claims (1)

1. 【特許請求の範囲】 １、スイッチにより積分動作が制御されて積分出力を送
   出する積分回路と、アナログ入力信号が入力される第１
   の入力端子及び前記積分出力が入力される第２の入力端
   子を有し、その第１と第２の入力端子上の電圧を比較し
   てその比較結果に応じた時間幅のゲート信号を出力する
   電圧比較器と、前記ゲート信号によりオン、オフ動作し
   てクロックパルスの取込みを制御するゲート回路と、前
   記スイッチのオン、オフ動作と同期して前記ゲート回路
   から出力されるクロックパルスの数を計数するカウンタ
   とを備えたシングルスロープ型Ａ／Ｄコンバータにおい
   て、 前記カウンタは、選択信号により前記ゲート回路出力の
   加算動作または減算動作の選択が行えるアップ・ダウン
   カウンタで構成し、 前記選択信号により基準電圧または前記アナログ入力信
   号のいずれか一方を選択して前記電圧比較器の第１の入
   力端子に供給する切換スイッチを設けたことを特徴とす
   るシングルスロープ型Ａ／Ｄコンバータ。 ２、請求項１記載のシングルスロープ型Ａ／Ｄコンバー
   タにおいて、カウントイネーブル信号を前記ゲート回路
   に入力すると共に、そのカウントイネーブル信号で前記
   積分回路のスイッチをオン、オフ制御する構成にしたシ
   ングルスロープ型Ａ／Ｄコンバータ。