JPH0427223Y2 - - Google Patents

Description

【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、アナログ信号を入力してデイジタル
信号に変換するアナログ・デイジタル変換器の動
作の改善に関するものである。

〈従来の技術〉 従来より、第６図に示すような、二重積分型ア
ナログ・デイジタル変換器が知られている。

この図において、Ｕ１は積分コンデンサＣとと
もにミラー積分器を構成するOPアンプ、Ｕ２は
この積分器出力と基準電位とを比較する比較器、
Ｕ３はCK端子に基準クロツク・パルスCLが与え
られ、これを計数するカウンタ、Ｕ４はカウンタ
Ｕ３に与える基準クロツク・パルスCLを制御す
るゲート回路である。R₁はアナログ入力電圧Ai
を積分電流に変換する抵抗、R₂は正の一定（基
準）電圧V₊を電流変換する抵抗、R₃，R₄は比較
器Ｕ２にヒステリシス動作を行なわせる正帰還抵
抗、S₁，S₂，S₃はそれぞれタイミング信号T₁，
T₂，T₃によりオンオフされるアナログ・スイツ
チである。

尚、このアナログ・デイジタル変換器に入力さ
れるアナログ信号Aiは負電圧であり、Ｐは積分
器出力、Ｑは比較器Ｕ２出力を示す。

次に、このように構成された従来の二重積分型
アナログ・デイジタル変換器の動作を第７，８，
９図を用いて説明する。

第７図のタイム・チヤートは、スイツチS₁，
S₂，S₃に与えらえるタイミング信号T₁，T₂，T₃
を示し、T₁“Ｈ”は第１積分時間、T₂“Ｈ”は第
２積分時間、T₃“Ｈ”は積分コンデンサＣのリセ
ツト時間を表わす。

アナログ信号Aiが入力され、タイミング信号
T₁が“Ｈ”となると、スイツチS₁がオンとなり、
第８図に示すように第１の積分が開始し、積分器
出力Ｐ（実線部）がアナログ信号Aiの大きさに応
じて上昇し、比較器U₂出力Ｑが“Ｈ”となる。

第１の積分が終了し、スイツチS₁がオフとなる
と同時に、タイミング信号T₂が“Ｈ”でスイツ
チS₂がオンとなり、第２の積分（逆積分）が開始
し、積分器は正の一定電圧V₊の積分を始め、積
分器出力Ｐは下降する。

一方、ゲート回路Ｕ４には、基準クロツク・パ
ルスCL、比較器Ｕ２の出力Ｑ及びタイミング信
号T₂が与えられており、タイミング信号T₂“Ｈ”
の時点より、カウンタＵ３はゲート回路Ｕ４から
与えられるクロツク・パルスCLの計数を開始す
る。そして、積分器出力Ｐが比較器Ｕ２の基準電
位を通過し、比較器Ｕ２出力Ｑが“Ｌ”となる
と、ゲート回路Ｕ４は閉じ、カウンタＵ３は計数
を終了する。尚、カウンタＵ３はタイミング信号
T₁により第２積分時間T₂開始までリセツトされ
ている。第２積分時間T₂が終了すると積分コン
デンサＣはタイミング信号T₃によりリセツトさ
れ、次のアナログ信号Ai入力待機状態となる。

このようにして、カウンタＵ３が計数したクロ
ツク・パルス信号CKが、入力したアナログ信号
Aiに対応するデイジタル信号Doとしてカウンタ
Ｕ３より得られる。

さて、このように動作を行なうアナログ・デイ
ジタル変換器の比較器Ｕ２の役割として、第２積
分時間T₂に積分器出力Ｐが基準電位を通過する
タイミングを安定に検出するために、比較器Ｕ２
には抵抗R₃，R₄を接続し、正帰還を施すのが普
通である。この正帰還の効果は、帰還量が大きい
程効果的である。

即ち、アナログ入力信号Aiの大きさが十分大
きいときは、第８図に示した積分器出力Ｐに対す
る、点線で示した比較器Ｕ２のスレシヨルド電位
のヒステリシス特性により、比較器Ｕ２は安定に
動作する。

しかしながら、第９図に示すように、アナログ
入力信号Aiが小さく、第２積分開始時の積分器
出力ＰがほとんどOVのときであつても、それ以
前に比較器Ｕ２出力Ｑが一旦“Ｈ”になつている
と、比較器Ｕ２のスレシヨルド電位がヒステリシ
ス特性により低電位側に遷移するため、第２積分
時間T₂において、比較器出力Ｑが“Ｌ”に反転
するまである時間が必要である。この時間は、ア
ナログ入力信号Aiに比例する部分と比較器Ｕ２
のヒステリシス幅に比例する部分の和に依存する
が、この場合は積分器出力ＰはほとんどOVであ
るので、ほぼ比較器Ｕ２のヒステリシス幅に依存
する。従つて、この間カウンタＵ３はクロツク・
パルス信号CLを計数し、比較器Ｕ２のヒステリ
シス幅に対応する、アナログ入力信号Aiに関係
のないデイジタル値を出力する。

ここで、アナログ入力信号Aiが更に小さくな
り、第１積分開始時に積分器出力Ｐが正確にOV
の場合、または積分器の入力オフセツト等によ
り、負電位側に積分を開始すると、比較器Ｕ２出
力Ｑが第１積分時間内に“Ｈ”とならず、第２積
分時間の比較器Ｕ２出力Ｑは“Ｌ”であり、カウ
ンタＵ３は全くクロツク・パルスCLを計数せず、
計数出力が“０”という事態を生じる。

このように、従来の二重積分型アナログ・デイ
ジタル変換器は、アナログ入力信号AiがOV近傍
にある場合、そのアナログ・デイジタル変換出力
が比較器Ｕ２のヒステリシス幅に依存する値と積
分器出力Ｐ“０”との間を不連続に遷移する領域
を持つ特性を持つていた。

この問題は、比較器のヒステリシス幅をアナロ
グ・デイジタル変換器の分解能以下に抑制するこ
とによつて解決するが、小さな正帰還量での比較
器の安定動作のためには高速かつ高ゲインの比較
器が必要であつた。

〈考案が解決しようとする問題点〉 本考案が解決しようとする技術的な課題は、ア
ナログ入力信号がOV近傍の値であつても最終的
なデイジタル出力に不連続が発生しないようにす
ることであり、本考案の目的は、安価な比較器を
用いて常に正確なデイジタル変換値が得られるア
ナログ・デイジタル変換器を実現することであ
る。

〈問題を解決するための手段〉 以上の問題を解決した本考案は、基準クロツ
ク・パルスの計数開始のタイミングを変更するも
のであり、その構成は次の通りである。

即ち、本考案は、アナログ信号を入力して第１
の積分時間で積分を行ない、第２の積分時間で一
定電圧信号を逆積分する積分器と、この積分器の
積分出力と基準電位とを比較する比較器と、前記
第２の積分開始から基準クロツク・パルス信号の
計数を開始し、前記比較器の比較出力がなされな
くなつた際に計数を終了するカウンタを有し、こ
のカウンタの出力を前記アナログ信号に対応する
デイジタル信号とするアナログ・デイジタル変換
器において、前記第２の積分開始より一定時間ｔ
経過してから前記基準クロツク・パルス計数開始
信号を前記カウンタへ与えるタイミング発生手段
と、前記一定時間ｔを補正するように前記第１の
積分時間における積分電流に一定量を加算する補
正用抵抗とを設けたことを特徴とするアナログ・
デイジタル変換器である。

〈作用〉 本考案のアナログ・デイジタル変換器は、第２
の積分開始から、ある時間遅らせて基準クロツ
ク・パルス信号の計数を始め、比較器が不連続な
動作を発生する領域外で動作を行なう。

〈実施例〉 第１図に本考案を実施したアナログ・デイジタ
ル変換器の構成ブロツク図を表わす。

この図において、第６図に示した従来のアナロ
グ・デイジタル変換器と符号が同じものはその機
能は同一であるので、説明は省略する。

従来のアナログ・デイジタル変換器と比較して
本考案のアナログ・デイジタル変換器の特徴は、
ゲート回路Ｕ４の１入力に、タイミング信号T₁
を入力し、基準クロツク・パルスCL計数開始信
号として新たなタイミング信号T₄を生じるタイ
ミング発生回路Ｕ５を設けたことと、アナログ入
力信号Aiの零点をシフトするため負の一定電圧
源V_-に接続される補正用抵抗R₅を設けたことで
ある。この補正用抵抗R₅は、通常この種のアナ
ログ・デイジタル変換器においては零点調整用に
同じような抵抗を持つているのが一般的であり、
これにより部品増となることはない。

第２図のタイム・チヤートに示すように、本考
案のアナログ・デイジタル変換器におけるタイミ
ング信号T₁，T₂，T₃は従来の変換器のタイミン
グ信号と同一である。タイミング信号T₄は、第
１の積分時間T₁が終了し、第２の積分時間T₂が
開始してから一定時間ｔだけ遅れて“Ｈ”とな
り、全ての積分動作が終了し、タイミング信号
T₃により積分コンデンサＣがリセツトされた際
に“Ｌ”となる信号である。

第３，４，５図に本考案のアナログ・デイジタ
ル変換器の動作を示す。

第３図において、アナログ信号Aiが入力され
ると、積分器において第１のタイミング信号T₁
に従つて積分動作が開始され、積分器の出力Ｐが
上昇する。第１の積分時間T₁が終了し、第２の
積分時間T₂が開始し、積分器出力Ｐが下降する
動作は第６図に示す従来のものと同様であるが、
第２の積分時間T₂が開始し、一定時間ｔが経過
すると、タイミング信号T₄“Ｈ”により、ゲート
回路Ｕ４が開となり、カウンタＵ３はクロツク・
パルスCLの計数を開始する。そして、第２の積
分時間T₂において、比較器のＱ出力が“Ｌ”と
なつた時点で計数を終了する。

ここで、本考案のアナログ・デイジタル変換器
のデイジタル出力は、従来のアナログ・デイジタ
ル変換器に比べ、同一アナログ入力に対して時間
ｔに対する一定値減算された値となるが、負の一
定電圧V_-に接続した補正用抵抗R₅を抵抗R₁に付
加することによつて、第１の積分時間T₁の積分
電流に一定量を加算し、この減算された値を補正
する。

さて、従来のアナログ・デイジタル変換器がア
ナログ入力信号AiOV近傍で不連続出力を示すの
は、第２積分開始時点の積分器出力Ｐが、ヒステ
リシス特性を持つ比較器Ｕ２の２つのスレシヨル
ド・レベル間に存在する場合と存在しない場合が
あるためであるが、本考案のアナログ・デイジタ
ル変換器では、カウンタＵ３の計数開始を第２積
分開始時より遅らせた分、アナログ入力信号
AiOVでの第２積分開始電圧を比較器Ｕ２のスレ
シヨルド・レベルから離して設定することが可能
であり、比較器Ｕ２に任意のヒステリシス特性を
与えることができる。

第４図に示した本考案のアナログ・デイジタル
変換器の動作はアナログ入力信号AiOV近傍であ
り、第５図に示した動作例はアナログ入力信号
AiがOVの場合である。これらの図に示すよう
に、第２積分開始時点では比較器Ｕ２出力Ｑが常
に“Ｈ”で、そのスレシヨルド・レベルが常に低
電圧側であるため、比較器Ｕ２動作も一様とな
り、それぞれ、アナログ入力信号Aiに正確に対
応したクロツク・パルスCLの計数が行なわれる。

このように、本考案のアナログ・デイジタル変
換器によれば、従来の安価な比較器を用いて、ア
ナログ入力０％から100％まで安定な変換動作を
得ることができる。

尚、第１図に示した実施例においては、タイミ
ング発生回路Ｕ５にタイミング信号T₁を入力し、
これを加工してタイミング信号T₄を発生する例
を示したがタイミング発生回路はこれに限ること
なく、例えば、他のタイミング信号T₂，T₃を組
み合わせて構成しても良く、また、新たにタイミ
ング信号T₄を発生するようなタイミング発生回
路を構成して接続しても良い。

〈考案の効果〉 本考案のアナログ・デイジタル変換器によれ
ば、第２の積分開始からある時間遅らせて基準ク
ロツクパルス信号の計数を始め、比較器が不連続
な動作を発生する領域外で動作を行なうので、ア
ナログ入力信号がOVの近傍の値であつても最終
的なデイジタル出力に不連続が発生することな
く、安価な比較器を用いて正確なデイジタル変換
値が得られるアナログ・デイジタル変換器を実現
することができる。

【図面の簡単な説明】

第１図は本考案を実施したアナログ・デイジタ
ル変換器の構成ブロツク図、第２図は本考案のア
ナログ・デイジタル変換器が動作を行なうための
タイミングを表わすタイム・チヤート、第３，
４，５図は本考案のアナログ・デイジタル変換器
の動作を説明するためのタイム・チヤート、第６
図は従来のアナログ・デイジタル変換器を表わす
構成ブロツク図、第７図は従来のアナログ・デイ
ジタル変換器が動作を行なうためのタイミングを
表わすタイム・チヤート、第８，９図は従来のア
ナログ・デイジタル変換器の動作を説明するため
のタイム・チヤートである。 Ｕ１……OPアンプ、Ｕ２……比較器、Ｕ３…
…カウンタ、Ｕ４……ゲート回路、Ｕ５……タイ
ミング発生回路、R₁，R₂，R₃，R₄，R₅……抵
抗、S₁，S₂，S₃……スイツチ、Ｃ……積分コンデ
ンサ。

Claims (1)

【実用新案登録請求の範囲】
1. アナログ信号を入力して第１の積分時間で積分
   を行ない、第２の積分時間で一定電圧信号を逆積
   分する積分器と、この積分器の積分出力と基準電
   位とを比較する比較器と、前記第２の積分開始か
   ら基準クロツク・パルス信号の計数を開始し、前
   記比較器の比較出力がなされなくなつた際に計数
   を終了するカウンタを有し、このカウンタの出力
   を前記アナログ信号に対応するデイジタル信号と
   するアナログ・デイジタル変換器において、前記
   第２の積分開始より一定時間ｔ経過してから前記
   基準クロツク・パルス計数開始信号を前記カウン
   タへ与えるタイミング発生手段と、前記一定時間
   ｔを補正するように前記第１の積分時間における
   積分電流に一定量を加算する補正用抵抗とを設け
   たことを特徴とするアナログ・デイジタル変換
   器。