JPS58216226A - カメラのシヤツタ−秒時デジタル制御装置 - Google Patents
カメラのシヤツタ−秒時デジタル制御装置Info
- Publication number
- JPS58216226A JPS58216226A JP57099489A JP9948982A JPS58216226A JP S58216226 A JPS58216226 A JP S58216226A JP 57099489 A JP57099489 A JP 57099489A JP 9948982 A JP9948982 A JP 9948982A JP S58216226 A JPS58216226 A JP S58216226A
- Authority
- JP
- Japan
- Prior art keywords
- shutter
- voltage
- time
- circuit
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B7/00—Control of exposure by setting shutters, diaphragms or filters, separately or conjointly
- G03B7/08—Control effected solely on the basis of the response, to the intensity of the light received by the camera, of a built-in light-sensitive device
- G03B7/091—Digital circuits
- G03B7/093—Digital circuits for control of exposure time
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Control For Cameras (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マニュアル設定されたカメラのシャッター秒
時をデジタル的に制御するシャッター秒時デジタル制御
装置の改良に関するものである。
時をデジタル的に制御するシャッター秒時デジタル制御
装置の改良に関するものである。
従来、シャッター秒時デジタル制御装置において、被写
体輝度、フィルム感度、レンズ絞り値等を演算した電圧
を、ｎピッ）（ｎビットのうち下位にビットを中間シャ
ッター秒時に、ｋ＋１〜ｎビットを１段毎のいわゆる公
称シャッター秒時に、それぞれ使用）のデジタル値に変
換し、１段を１／２に段に細分して、自動露出制御とな
し、マニュアル時には、マニュアル設定露出情報電圧を
デジタル変換し、該デジタル値のうち下位にビットを無
効とすることにより、マニュアル設定露出情報電圧の精
度を低下させた際にも、実際のマニュアルシャッター制
御の精度を悪化させない方式が、特開昭５４−２７４２
７号により提案されている。しかし、この方式によると
、マニュアル時、中間シャッター秒時を単に切り捨てて
いるために、マニュアル設定シャッター秒時に対応する
電圧の正方向に対する誤差のみ許容され、負方向に対す
る誤差は許容されないという欠点があった。
体輝度、フィルム感度、レンズ絞り値等を演算した電圧
を、ｎピッ）（ｎビットのうち下位にビットを中間シャ
ッター秒時に、ｋ＋１〜ｎビットを１段毎のいわゆる公
称シャッター秒時に、それぞれ使用）のデジタル値に変
換し、１段を１／２に段に細分して、自動露出制御とな
し、マニュアル時には、マニュアル設定露出情報電圧を
デジタル変換し、該デジタル値のうち下位にビットを無
効とすることにより、マニュアル設定露出情報電圧の精
度を低下させた際にも、実際のマニュアルシャッター制
御の精度を悪化させない方式が、特開昭５４−２７４２
７号により提案されている。しかし、この方式によると
、マニュアル時、中間シャッター秒時を単に切り捨てて
いるために、マニュアル設定シャッター秒時に対応する
電圧の正方向に対する誤差のみ許容され、負方向に対す
る誤差は許容されないという欠点があった。
本発明の目的は、上述した欠点を除き、マニュアル設定
シャッター秒時に相応するアナログ信号の正負両方向の
誤差を許容することができ、しかも、回路構成を簡単に
することができるシャッター秒時デジタル制御装置を提
供することである。
シャッター秒時に相応するアナログ信号の正負両方向の
誤差を許容することができ、しかも、回路構成を簡単に
することができるシャッター秒時デジタル制御装置を提
供することである。
この目的を達成するために、本発明は、マニュアル設定
シャッター秒時に相応する秒時形成回路のアナログ信号
に、１段未満の所定のシャッター秒時段数に対応するア
ナログ信号を重畳するように、シャッター秒時情報抵抗
を構成したことを特徴とする。
シャッター秒時に相応する秒時形成回路のアナログ信号
に、１段未満の所定のシャッター秒時段数に対応するア
ナログ信号を重畳するように、シャッター秒時情報抵抗
を構成したことを特徴とする。
以下、本発明を図示の実施例に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示す。定電圧回路ｌはシャ
・ンター秒時情報抵抗２に一定電圧Ｖｒを供給する。シ
ャッター秒時情報抵抗２は、複数のタップ電極２ａを有
し、下方よりシャッター秒時の各段、ｌ／１０００．１
１５００．１／２５０．・・・が割り当てられる。ブラ
シ２ｂはタップ電極２ａ上をシャッターダイアル（図示
せず）に連動して摺動し、マニュアル設定されたシャッ
ター秒時に対応した電圧値を出力する。具体的には、シ
ャッター秒時のアペックス値をＴｖとすると、ブラシ２
ｂに出力される電圧は、Ｖｒ （１Ｏ−Ｔｖ ）／１０
となる。
・ンター秒時情報抵抗２に一定電圧Ｖｒを供給する。シ
ャッター秒時情報抵抗２は、複数のタップ電極２ａを有
し、下方よりシャッター秒時の各段、ｌ／１０００．１
１５００．１／２５０．・・・が割り当てられる。ブラ
シ２ｂはタップ電極２ａ上をシャッターダイアル（図示
せず）に連動して摺動し、マニュアル設定されたシャッ
ター秒時に対応した電圧値を出力する。具体的には、シ
ャッター秒時のアペックス値をＴｖとすると、ブラシ２
ｂに出力される電圧は、Ｖｒ （１Ｏ−Ｔｖ ）／１０
となる。
フォロワー接続の演算増幅器３はバッファとして働キ、
ブラシ２ｂの電圧をアナログスイッチ４に送る。抵抗５
．６及び演算増幅器７は、定電圧回路１の一定電圧Ｖｒ
を反転増幅して、基準電圧としてアナログスイッチ８に
送る。アナログスイッチ４．８は、制御端子４ｃ、８ｃ
がハイレベルになった時に端子４ａ、４ｂ間、又は端子
８ａ。
ブラシ２ｂの電圧をアナログスイッチ４に送る。抵抗５
．６及び演算増幅器７は、定電圧回路１の一定電圧Ｖｒ
を反転増幅して、基準電圧としてアナログスイッチ８に
送る。アナログスイッチ４．８は、制御端子４ｃ、８ｃ
がハイレベルになった時に端子４ａ、４ｂ間、又は端子
８ａ。
８ｂ間が導通するものである。抵抗９、キャパシタ１０
及び演算増幅器１１は積分回路１２を構成する。１３は
コンバレータテアル。
及び演算増幅器１１は積分回路１２を構成する。１３は
コンバレータテアル。
Ｄフリップフロップ１４及びアンドゲート１５は単一パ
ルス発生回路１６を構成する。１７はＤフリップフロッ
プ、１８は抵抗、１９はキャパシタで、その直列回路に
は電源電圧ｖａｎが印加される。２０はインバータ、２
１はオアゲート、２２はＪＫフリップフロップ、２３は
アンドゲート、２４はオアゲート、２５はクロックパル
ス発生器、２６は抵抗、２７はミラー上昇に連動してオ
ンするスイッチ、２８はオアゲートである。
ルス発生回路１６を構成する。１７はＤフリップフロッ
プ、１８は抵抗、１９はキャパシタで、その直列回路に
は電源電圧ｖａｎが印加される。２０はインバータ、２
１はオアゲート、２２はＪＫフリップフロップ、２３は
アンドゲート、２４はオアゲート、２５はクロックパル
ス発生器、２６は抵抗、２７はミラー上昇に連動してオ
ンするスイッチ、２８はオアゲートである。
Ｔフリップフロップ２９〜３４はカウンタ３５を構成し
、入力端子Ｔにはクロックパルス発生器２５からのクロ
ツルパルスが与えられる。Ｔフリップフロップ２９〜３
１には中間シャッター秒時の各段、即ち、 １／６４０
００．１／、３２０００．１／４０００がそれぞれ割り
当てられ、Ｔフリップフロップ３２〜３４には公称シャ
ッター秒時の各段、即ち、１１５００゜１／２５０ 、
１／３０がそれぞれ割り当てられる。ラッチ回路３６は
、データ入力端子Ｄ４〜Ｄ６に入力されたデータをデー
タセット端子ＤＳに入力された信号の立ち上がりでラッ
チし、出力端子Ｑ４〜Ｑ６から出力する。シャッター制
御回路３７は、シャッター先幕の走行に連動してスイッ
チ３８がオフすると、ラッチ回路３６に記憶されたシャ
ッター秒時を計時し、シャッター後幕制御用マグネット
３９を励磁する。
、入力端子Ｔにはクロックパルス発生器２５からのクロ
ツルパルスが与えられる。Ｔフリップフロップ２９〜３
１には中間シャッター秒時の各段、即ち、 １／６４０
００．１／、３２０００．１／４０００がそれぞれ割り
当てられ、Ｔフリップフロップ３２〜３４には公称シャ
ッター秒時の各段、即ち、１１５００゜１／２５０ 、
１／３０がそれぞれ割り当てられる。ラッチ回路３６は
、データ入力端子Ｄ４〜Ｄ６に入力されたデータをデー
タセット端子ＤＳに入力された信号の立ち上がりでラッ
チし、出力端子Ｑ４〜Ｑ６から出力する。シャッター制
御回路３７は、シャッター先幕の走行に連動してスイッ
チ３８がオフすると、ラッチ回路３６に記憶されたシャ
ッター秒時を計時し、シャッター後幕制御用マグネット
３９を励磁する。
次に、動作について説明する。シャッターレリーズボタ
ン（図示せず）が第１ストロークだけ押されると、電源
スィッチが入って、電源電圧が回路各部に供給される。
ン（図示せず）が第１ストロークだけ押されると、電源
スィッチが入って、電源電圧が回路各部に供給される。
電源電圧ＶＤＤにより抵抗１８を経てキャパシタ１９が
充電される。この充電電圧が所定値に達すると、インバ
ータ２０の出力はハイレベルからローレベルに反転し、
電源供給を断たれるまでローレベルを維持する。インバ
ータ２．０の初期のハイレベルの信号はオアゲート２１
を経てＪＫフリップフロップ２２の入力端子Ｋに与えら
れるので、その出力端子Ｑはハイレベルの信号をアナロ
グスイッチ４の制御端子４ｃに加える。そのため、アナ
ログスイッチ４は導通し、マニュアル設定されたシャッ
ター秒時に対応するシャッター秒時情報抵抗２からのア
ナログ電圧が積分回路１２に入力する。また、インバー
タ２０の初期のハイレベルの信号は、オアゲート２１．
２４を介してＴフリップフロップ２９〜３４をすべてリ
セットする。
充電される。この充電電圧が所定値に達すると、インバ
ータ２０の出力はハイレベルからローレベルに反転し、
電源供給を断たれるまでローレベルを維持する。インバ
ータ２．０の初期のハイレベルの信号はオアゲート２１
を経てＪＫフリップフロップ２２の入力端子Ｋに与えら
れるので、その出力端子Ｑはハイレベルの信号をアナロ
グスイッチ４の制御端子４ｃに加える。そのため、アナ
ログスイッチ４は導通し、マニュアル設定されたシャッ
ター秒時に対応するシャッター秒時情報抵抗２からのア
ナログ電圧が積分回路１２に入力する。また、インバー
タ２０の初期のハイレベルの信号は、オアゲート２１．
２４を介してＴフリップフロップ２９〜３４をすべてリ
セットする。
アナログスイッチ４からカウンタ３５までの回路は、二
重積分形のＡＤ変換回路を構成する。二重積分形のＡＤ
変換回路は特開昭５４−２７４２７号に記載されている
のを始め、周知である。
重積分形のＡＤ変換回路を構成する。二重積分形のＡＤ
変換回路は特開昭５４−２７４２７号に記載されている
のを始め、周知である。
ＪＫフリップフロップ２２の出力端子Ｑは初期リセット
によりハイレベルとなり、アンドゲート２３の一方の入
力端に加えられるが、アンドゲート２３の一方の入力端
は初期リセットされたＴフリップフロップ３４の出力端
子Ｑ６に接続しているために、アンドゲート２３の出力
はローレベルとなり、オアゲート２４の出力もローレベ
ルとなって、Ｔフリップフロップ２９〜３４はリセット
が解け、クロックパルスのカウントを始める。
によりハイレベルとなり、アンドゲート２３の一方の入
力端に加えられるが、アンドゲート２３の一方の入力端
は初期リセットされたＴフリップフロップ３４の出力端
子Ｑ６に接続しているために、アンドゲート２３の出力
はローレベルとなり、オアゲート２４の出力もローレベ
ルとなって、Ｔフリップフロップ２９〜３４はリセット
が解け、クロックパルスのカウントを始める。
積分回路１２は、Ｔフリップフロ、ンプ３４の出力端子
Ｑ６の出力がハイレベルに反転するまでの一定時間、ア
ナログスイッチ４を通ったアナログ電圧を積分する。即
ち、キャパシタ１０が充電される。Ｔフリップフロップ
３４の出力端子Ｑ６の出力がハイレベルに反転すると、
これによって、ＪＫクリッププロップ２２はセットされ
、出力端子Ｑからハイレベルの信号をアナログスイッチ
８に送り、導通させる。したがって、演算増幅器７から
出力された基準電圧が積分回路１２に入力し、積分回路
１２は逆極性の方向に積分する。即ち、キャパシタ１０
を放電させる。また、Ｔフリップフロップ３４のハイレ
ベルからローレベルへの出力変化によって、アンドゲー
ト２３の出力は一瞬ハイレベルとなるので、Ｔフリップ
フロップ２９〜３４はすべて再リセットされる。再リセ
ットされた時点よりＴフリップフロップ２９〜３４はク
ロックパルスを、キャパシタ１０の放電が終了するまで
、即ち、コンパレータ１３の出力がハイレベルに反転す
るまで、カウントし続ける。コンパレータ１３の出力が
ハイレベルになると、単一パルス発生回路１６が単一パ
ルスをアンドゲート２８を経てラッチ回路３６のデータ
セット端子ＤＳに送り、ラッチ回路３６はその時点のデ
ータを一時記憶し、出力端子Ｑ４〜Ｑ６から出力する。
Ｑ６の出力がハイレベルに反転するまでの一定時間、ア
ナログスイッチ４を通ったアナログ電圧を積分する。即
ち、キャパシタ１０が充電される。Ｔフリップフロップ
３４の出力端子Ｑ６の出力がハイレベルに反転すると、
これによって、ＪＫクリッププロップ２２はセットされ
、出力端子Ｑからハイレベルの信号をアナログスイッチ
８に送り、導通させる。したがって、演算増幅器７から
出力された基準電圧が積分回路１２に入力し、積分回路
１２は逆極性の方向に積分する。即ち、キャパシタ１０
を放電させる。また、Ｔフリップフロップ３４のハイレ
ベルからローレベルへの出力変化によって、アンドゲー
ト２３の出力は一瞬ハイレベルとなるので、Ｔフリップ
フロップ２９〜３４はすべて再リセットされる。再リセ
ットされた時点よりＴフリップフロップ２９〜３４はク
ロックパルスを、キャパシタ１０の放電が終了するまで
、即ち、コンパレータ１３の出力がハイレベルに反転す
るまで、カウントし続ける。コンパレータ１３の出力が
ハイレベルになると、単一パルス発生回路１６が単一パ
ルスをアンドゲート２８を経てラッチ回路３６のデータ
セット端子ＤＳに送り、ラッチ回路３６はその時点のデ
ータを一時記憶し、出力端子Ｑ４〜Ｑ６から出力する。
これで、ＡＤ変換動作が一回終了する。
ここで、シャッター秒時のアペックス（ｉＴｖ。
シャッター秒時情報抵抗２のアナログ電圧Ｖ（或は演算
増幅器３のアナログ電圧）及びカウンタ３５のカウント
値の関係を説明する。定電圧回路１の一定電圧をＶｒと
し、 Ｖ ＝Ｖｒ （１０−Ｔｖ ） ／ １０に設定された
とし、シャッター秒時１段毎のカウントパルス数が８個
であるとすると、第２図のようになる。即ち、シャッタ
ー秒時情報抵抗２からのアナログ電圧Ｖが正確であれば
、シャッター秒時に対応したデジタル値は正確な値が得
られる。
増幅器３のアナログ電圧）及びカウンタ３５のカウント
値の関係を説明する。定電圧回路１の一定電圧をＶｒと
し、 Ｖ ＝Ｖｒ （１０−Ｔｖ ） ／ １０に設定された
とし、シャッター秒時１段毎のカウントパルス数が８個
であるとすると、第２図のようになる。即ち、シャッタ
ー秒時情報抵抗２からのアナログ電圧Ｖが正確であれば
、シャッター秒時に対応したデジタル値は正確な値が得
られる。
ところが、そのような抵抗を作るのは一般に難しく、精
度と共にコストが上昇するのが普通である。第３図に、
アナログ電圧Ｖに誤差があった場合のカウンタ３５のカ
ウント値を、シャッター秒時１１５００について示す。
度と共にコストが上昇するのが普通である。第３図に、
アナログ電圧Ｖに誤差があった場合のカウンタ３５のカ
ウント値を、シャッター秒時１１５００について示す。
第３図は、アナログ電圧ｖの誤差が一８Ｖｒ／８０から
＋８Ｖｒ／８０まである場合、即ち、誤差の段数が−８
７８から＋８７８まである場合を示す。Ｖｒ／８０がＴ
フリップフロップ２９の１カウントに相当する。第３図
から明らかなように、マニュアル設定シャッター秒時が
１１５００で、シャッター秒時情報抵抗２に誤差がＯ〜
＋７／８段あっても、カウンタ３５の下位３ピツｈ（Ｑ
＋〜Ｑ３）は切り捨てられるため、制御は１１５００で
行われるが、マイナス側に１／８段でも誤差があると、
１／１０００で制御されてしまう。
＋８Ｖｒ／８０まである場合、即ち、誤差の段数が−８
７８から＋８７８まである場合を示す。Ｖｒ／８０がＴ
フリップフロップ２９の１カウントに相当する。第３図
から明らかなように、マニュアル設定シャッター秒時が
１１５００で、シャッター秒時情報抵抗２に誤差がＯ〜
＋７／８段あっても、カウンタ３５の下位３ピツｈ（Ｑ
＋〜Ｑ３）は切り捨てられるため、制御は１１５００で
行われるが、マイナス側に１／８段でも誤差があると、
１／１０００で制御されてしまう。
そこで、本実施例では、シャッター秒時情報抵抗２のタ
ップ電極２ａに設定する電圧をそれぞれ＋４／８段ずつ
上乗せし、アナログ電圧Ｖを下記のようにする。
ップ電極２ａに設定する電圧をそれぞれ＋４／８段ずつ
上乗せし、アナログ電圧Ｖを下記のようにする。
Ｖ＝Ｖｒ （１０−Ｔｖ ） ／ １０＋４Ｖｒ ／８
０この場合のカウンタ３５のカウント値を第４図に示す
。第４図によれば、誤差が一４／８〜＋３／８段あった
としても、制御は正確に１１５００で行われる。即ち、
シャ・ンター秒時情報抵抗２の誤差がプラス側でもマイ
ナス鈎でも、シャッター制御にとって正確なデジタル値
がラッチ回路３６の出力端子Ｑ４〜Ｑ６から出力される
。
０この場合のカウンタ３５のカウント値を第４図に示す
。第４図によれば、誤差が一４／８〜＋３／８段あった
としても、制御は正確に１１５００で行われる。即ち、
シャ・ンター秒時情報抵抗２の誤差がプラス側でもマイ
ナス鈎でも、シャッター制御にとって正確なデジタル値
がラッチ回路３６の出力端子Ｑ４〜Ｑ６から出力される
。
−回のＡＤ変換動作終了時に単一パルス発生回路１６か
ら出力される単一パルスは、Ｄフリップフロップ１７に
より１クロックパルス分遅延された後、オアゲート２１
を経てＪＫフリップフロップ２２をリセットすると同時
に、さらにオアゲート２４を経てＴフリップフロップ２
９〜３４をリセットする。これによって、再び次のＡＤ
変換動作がはじまる。
ら出力される単一パルスは、Ｄフリップフロップ１７に
より１クロックパルス分遅延された後、オアゲート２１
を経てＪＫフリップフロップ２２をリセットすると同時
に、さらにオアゲート２４を経てＴフリップフロップ２
９〜３４をリセットする。これによって、再び次のＡＤ
変換動作がはじまる。
シャッターレリーズボタンが第２ストロークまで押圧さ
れると、ミラーが跳ね上がり、スイッチ２７かオンして
、それ以後のラッチ回路３６のラッチを禁止する。また
、ミラーの上昇に続いて、シャッター先幕が走行すると
、スイッチ３８がオフし、シャッター制御回路３７はラ
ッチ回路３６の一時記憶値に基づいてシャッター秒時を
計時し、シャッター後幕制御用マグネット３９を励磁す
る。これによって、シャッター後幕が走行し、露光が終
了する。
れると、ミラーが跳ね上がり、スイッチ２７かオンして
、それ以後のラッチ回路３６のラッチを禁止する。また
、ミラーの上昇に続いて、シャッター先幕が走行すると
、スイッチ３８がオフし、シャッター制御回路３７はラ
ッチ回路３６の一時記憶値に基づいてシャッター秒時を
計時し、シャッター後幕制御用マグネット３９を励磁す
る。これによって、シャッター後幕が走行し、露光が終
了する。
本実施例では、シャッター秒時情報抵抗２の内部で０．
５段に相当する電圧を重畳しているので、カウンタ３５
で重畳したり、演算増幅器３の後段で重畳したりするも
のに比べて、フリップフロップや演算増幅器などがいら
ず、回路が簡単になり、コストが低減し、消費電力を抑
えることができる。
５段に相当する電圧を重畳しているので、カウンタ３５
で重畳したり、演算増幅器３の後段で重畳したりするも
のに比べて、フリップフロップや演算増幅器などがいら
ず、回路が簡単になり、コストが低減し、消費電力を抑
えることができる。
第１図において、シャッター秒時情報抵抗２及び演算増
幅器３が本発明の秒時形成回路に相当し、アナログスイ
ッチ４からカウンタ３５までの回路が本発明の変換回路
に相当する。
幅器３が本発明の秒時形成回路に相当し、アナログスイ
ッチ４からカウンタ３５までの回路が本発明の変換回路
に相当する。
図示実施例では、シャッター秒時情報抵抗２の内部で０
．５段に相当する電圧を重畳しているが、０．５段に限
定されるものではなく、１段未満であれば、効果がある
。
．５段に相当する電圧を重畳しているが、０．５段に限
定されるものではなく、１段未満であれば、効果がある
。
ラッチ回路３６は必ずしも必要ではなく、カウンタ３５
が一時記憶する場合などには、ラッチ回路３６を省くこ
とができる。
が一時記憶する場合などには、ラッチ回路３６を省くこ
とができる。
以上説明したように、本発明によれば、マニュアル設定
シャッター秒時に相応する秒時形成回路のアナログ信号
に、１段未満の所定のシャッター秒時段数に対応するア
ナログ信号を重畳するように、シャッター秒時情報抵抗
を構成したから、マニュアル設定シャッター秒時に相応
するアナログ信号の正負両方向の誤差を許容することが
でき、しかも、回路構成を簡単にすることができる。
シャッター秒時に相応する秒時形成回路のアナログ信号
に、１段未満の所定のシャッター秒時段数に対応するア
ナログ信号を重畳するように、シャッター秒時情報抵抗
を構成したから、マニュアル設定シャッター秒時に相応
するアナログ信号の正負両方向の誤差を許容することが
でき、しかも、回路構成を簡単にすることができる。
第１図は本発明の一実施例を示す図、第２図は誤差がな
い場合のカウンタのカウント値を示す図、第３図は従来
の場合のカウンタのカウント値を示す図、第４図は本発
明の一実施例におけるカウンタのカウント値を示す図で
ある。 ２・・・・・・シャッター秒時情報抵抗、４・・・・・
・アナログスイッチ、１２・・・・・・積分回路、１３
・・・・・・コンパレータ、１６・・・・・・単一パル
ス発生回路、２２・・・・・・ＪＫフリップフロップ、
３５・・・・・・カウンタ、３７・・・・・・シャッタ
ー制御回路。 特許出願人 キャノン株式会社 代理人中 村 稔
い場合のカウンタのカウント値を示す図、第３図は従来
の場合のカウンタのカウント値を示す図、第４図は本発
明の一実施例におけるカウンタのカウント値を示す図で
ある。 ２・・・・・・シャッター秒時情報抵抗、４・・・・・
・アナログスイッチ、１２・・・・・・積分回路、１３
・・・・・・コンパレータ、１６・・・・・・単一パル
ス発生回路、２２・・・・・・ＪＫフリップフロップ、
３５・・・・・・カウンタ、３７・・・・・・シャッタ
ー制御回路。 特許出願人 キャノン株式会社 代理人中 村 稔
Claims (1)
- ／、マニュアル設定シャッター秒時に相応するアナログ
信号を形成する、シャッター秒時情報抵抗を含む秒時形
成回路と、該秒時形成回路のアナログ信号をデジタル変
換し、該デジタル値のうち、１段未満のシャッター秒時
に対応するデジタル値を電動にして、１段以上のシャッ
ター秒時に対応するデジタル値を出力する変換回路と、
該変換回路が出力するデジタル値に基づいてシャフタ−
秒時制御を行うシャッター制御回路とを備えたカメラの
シャッター秒時デジタル制御装置において、前記秒時形
成回路のアナログ信号に、１段未満の所定のシャッター
秒時段数に対応するアナログ信号を重畳するように、前
記シャッター秒時情報抵抗を構成したことを特徴とする
カメラのシャッター秒時デジタル制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099489A JPS58216226A (ja) | 1982-06-10 | 1982-06-10 | カメラのシヤツタ−秒時デジタル制御装置 |
| US06/401,701 US4462673A (en) | 1981-08-03 | 1982-07-26 | Shutter time control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099489A JPS58216226A (ja) | 1982-06-10 | 1982-06-10 | カメラのシヤツタ−秒時デジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58216226A true JPS58216226A (ja) | 1983-12-15 |
Family
ID=14248713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099489A Pending JPS58216226A (ja) | 1981-08-03 | 1982-06-10 | カメラのシヤツタ−秒時デジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58216226A (ja) |
-
1982
- 1982-06-10 JP JP57099489A patent/JPS58216226A/ja active Pending
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