JPS60206326A - 帰還形パルス幅変調方式ａ／ｄ変換器 - Google Patents
帰還形パルス幅変調方式ａ／ｄ変換器Info
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- JPS60206326A JPS60206326A JP6416784A JP6416784A JPS60206326A JP S60206326 A JPS60206326 A JP S60206326A JP 6416784 A JP6416784 A JP 6416784A JP 6416784 A JP6416784 A JP 6416784A JP S60206326 A JPS60206326 A JP S60206326A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は帰還形パルス幅変調方式Ａ／Ｄ変換器に関し、
更に詳しくはＡ／Ｄ変換時間の高速化を図った帰遷形パ
ルス幅変調方式Ａ／Ｄ変換器に関する。
更に詳しくはＡ／Ｄ変換時間の高速化を図った帰遷形パ
ルス幅変調方式Ａ／Ｄ変換器に関する。
［従来技術］
Ａ／Ｄ変換方式としては、従来より種々の方式が知られ
ており、高速形の逐次比較方式や低速形の積分方式があ
る。このうち、積分方式としては、二重積分方式や帰還
形パルス幅変調方式がある。
ており、高速形の逐次比較方式や低速形の積分方式があ
る。このうち、積分方式としては、二重積分方式や帰還
形パルス幅変調方式がある。
これら積分方式は、低速ではあるが、入力未知電圧の積
分時間を電源周波数の整数倍にとれば、電源に起因する
ノズルを除去できることから、高精度、高安定のＡ／Ｄ
変換方式として多用されている。特に、帰還形パルス幅
変調方式Ａ／Ｄ変換器は、出願人の発明に係るものであ
り、前記積分方式の特徴に加えて、入力未知電圧を断続
する必要がない、使用部品例えば積分コンデンサ等に高
精度のものが必要でない等の多くの優れた特長を有して
いる。
分時間を電源周波数の整数倍にとれば、電源に起因する
ノズルを除去できることから、高精度、高安定のＡ／Ｄ
変換方式として多用されている。特に、帰還形パルス幅
変調方式Ａ／Ｄ変換器は、出願人の発明に係るものであ
り、前記積分方式の特徴に加えて、入力未知電圧を断続
する必要がない、使用部品例えば積分コンデンサ等に高
精度のものが必要でない等の多くの優れた特長を有して
いる。
積分形Ａ／Ｄ変換器の欠点は、前述したように高速化が
困難なことである。高速化を困難ならしめている原因は
、積分器を動作させるための最小限必要な積分時間を設
ける必要があること、その積分時間幅内でカウントする
クロックの数及び周期等で一定の制約があることである
。帰還形パルス幅変調方式を考えた場合、出力パルス幅
の時間精度は容易に１０４程度までのものが得られる。
困難なことである。高速化を困難ならしめている原因は
、積分器を動作させるための最小限必要な積分時間を設
ける必要があること、その積分時間幅内でカウントする
クロックの数及び周期等で一定の制約があることである
。帰還形パルス幅変調方式を考えた場合、出力パルス幅
の時間精度は容易に１０４程度までのものが得られる。
しかしながら、高速化しようとすると、計数クロックと
して（変換時間）Ｘ（精度）の周期をもつパルスを必要
とし、高精度かつ高速のＡ／Ｄ変換器を実現することが
技術的に困難になってくる。
して（変換時間）Ｘ（精度）の周期をもつパルスを必要
とし、高精度かつ高速のＡ／Ｄ変換器を実現することが
技術的に困難になってくる。
特に、Ａ／Ｄ変換器をＩＣ化等するため小形化すること
を考えると、計数クロックの周波数は数１０ＭＨ２以下
に限定されてしまうため、この点からも高速化が制約を
受けてしまう。
を考えると、計数クロックの周波数は数１０ＭＨ２以下
に限定されてしまうため、この点からも高速化が制約を
受けてしまう。
［発明の目的］
本発明はこのような点に鑑みてなされたものであって、
その目的は高精度でかつ高速化を図った帰還形パルス幅
変調方式Ａ／Ｄ変換器を実現することにある。
その目的は高精度でかつ高速化を図った帰還形パルス幅
変調方式Ａ／Ｄ変換器を実現することにある。
［発明の構成］
このような目的を達成する本発明は、入力未知電圧と基
準電圧との差を積分する第１の積分器と、該積分器出力
と計数クロックと同期をとった鋸歯状波発生回路の出力
を比較する比較器と、該比較器の出力で駆動され定常状
態における積分器の流入電流の総和が零になるように前
記基準電圧を切換える基準電圧切換回路と、前記比較器
の出力が反転してから計数クロックのカウントを開始し
、比較器の出力が更に反転してからカウントを停止する
カウンタと、比較器の出力が前記第２回目の反転をして
からカウンタが閉じるまでの時間にｋＥなる基準電圧を
積分しその後反対極性の基準電圧Ｅをその出力が零にな
るまで折り返し積分する第２の積分器とにより構成され
、前記第１の積分器の積分状態におけるカウンタのカウ
ント値と、第２の積分器の折り返し積分状態におけるカ
ウンタのカウント値とにより合成された値を全体のカウ
ント値とするように構成されたことを特徴どするもので
ある。
準電圧との差を積分する第１の積分器と、該積分器出力
と計数クロックと同期をとった鋸歯状波発生回路の出力
を比較する比較器と、該比較器の出力で駆動され定常状
態における積分器の流入電流の総和が零になるように前
記基準電圧を切換える基準電圧切換回路と、前記比較器
の出力が反転してから計数クロックのカウントを開始し
、比較器の出力が更に反転してからカウントを停止する
カウンタと、比較器の出力が前記第２回目の反転をして
からカウンタが閉じるまでの時間にｋＥなる基準電圧を
積分しその後反対極性の基準電圧Ｅをその出力が零にな
るまで折り返し積分する第２の積分器とにより構成され
、前記第１の積分器の積分状態におけるカウンタのカウ
ント値と、第２の積分器の折り返し積分状態におけるカ
ウンタのカウント値とにより合成された値を全体のカウ
ント値とするように構成されたことを特徴どするもので
ある。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、本発明の一実施例を示す電気的構成図である
。図においては、１は演算増幅器Ｕｌ及びその両端に接
続されたコンデンサＣ１とで構成される第１の積分器で
ある。該積分器１は入力未知電圧Ｖ１と基準電圧ＶＦＩ
との差を積分する。図では基準電圧Ｖｓの代わりに、電
流値■の定電流源２と該定電流１２とは反対方向に流れ
る電流値２Ｉの定電流源３の並列回路が図示されている
が、基準電圧を入力抵抗を介して積分器１に接続すると
、等測的に図に示すような定電流源を接続したのと同じ
ことになる。定電流源２と３は電流の向きが図に示すよ
うに互いに逆向きになっており、定電流源３側に直列に
接続されたスイッチＳ Ｗ ｓがオフのときには電流値
■が、スイッチＳ Ｗ ＋がオンのとぎには、■と（−
２ｒ）の合成値−Ｉがそれぞれ積分器１に入力される。
。図においては、１は演算増幅器Ｕｌ及びその両端に接
続されたコンデンサＣ１とで構成される第１の積分器で
ある。該積分器１は入力未知電圧Ｖ１と基準電圧ＶＦＩ
との差を積分する。図では基準電圧Ｖｓの代わりに、電
流値■の定電流源２と該定電流１２とは反対方向に流れ
る電流値２Ｉの定電流源３の並列回路が図示されている
が、基準電圧を入力抵抗を介して積分器１に接続すると
、等測的に図に示すような定電流源を接続したのと同じ
ことになる。定電流源２と３は電流の向きが図に示すよ
うに互いに逆向きになっており、定電流源３側に直列に
接続されたスイッチＳ Ｗ ｓがオフのときには電流値
■が、スイッチＳ Ｗ ＋がオンのとぎには、■と（−
２ｒ）の合成値−Ｉがそれぞれ積分器１に入力される。
Ｒ１は入力未知電圧Ｖｉの入力抵抗で、入力未知電圧Ｖ
ｉはこの抵抗により電流に変換されて積分器１に入力す
る。
ｉはこの抵抗により電流に変換されて積分器１に入力す
る。
４は計数クロックφに同期した一定周期Ｔの、のこぎり
波を発生する鋸歯状波発生回路、５は該鋸歯状波発生回
路４の出力をその一方の入力に、積分器１の出力を他方
の入力に受ける比較器である。前記スイッチＳ Ｗ ｔ
は、該比較器５の出力により直接オンオフ制御されるよ
うになっている。
波を発生する鋸歯状波発生回路、５は該鋸歯状波発生回
路４の出力をその一方の入力に、積分器１の出力を他方
の入力に受ける比較器である。前記スイッチＳ Ｗ ｔ
は、該比較器５の出力により直接オンオフ制御されるよ
うになっている。
６は比較器５の出力をそのＤ入力に、計数クロックφを
クロック入力ＣＫに受けるＤタイプフリップフロップ、
７は比較器５の出力とフリップ７０ツブ６のＱ出力と１
／２分周器８の出力を入力とするアンドゲート、８は比
較器５の出力を受ける１／２分周器である。
クロック入力ＣＫに受けるＤタイプフリップフロップ、
７は比較器５の出力とフリップ７０ツブ６のＱ出力と１
／２分周器８の出力を入力とするアンドゲート、８は比
較器５の出力を受ける１／２分周器である。
９は計数クロックφをカウントＪるカウンタである。該
カウンタ９にはクロック入力ＣＫの他にスタート入力、
リセット入力及びストップ入力の各信号が入力され、ぞ
のカウント動作が制御される。そして該カウンタ９の出
力がＡ／Ｄ変換データとして外部に出力され処理される
。１０は電圧値−ｋＥの第１の基ｔ１！電圧源、１１は
電圧ｆ［Ｅの第２の基準電圧源、Ｓ ’Ａ／ ２は第１
の基準電圧源１０側か接地側に切換えるスイッチ、ＳＷ
３はスイッチＳ Ｗ ２を介して送られてくる電圧側か
、第２の基準電圧源１１側かを切換えるスイッチである
。
カウンタ９にはクロック入力ＣＫの他にスタート入力、
リセット入力及びストップ入力の各信号が入力され、ぞ
のカウント動作が制御される。そして該カウンタ９の出
力がＡ／Ｄ変換データとして外部に出力され処理される
。１０は電圧値−ｋＥの第１の基ｔ１！電圧源、１１は
電圧ｆ［Ｅの第２の基準電圧源、Ｓ ’Ａ／ ２は第１
の基準電圧源１０側か接地側に切換えるスイッチ、ＳＷ
３はスイッチＳ Ｗ ２を介して送られてくる電圧側か
、第２の基準電圧源１１側かを切換えるスイッチである
。
これらスイッチＳＷ２．８Ｗ３は、前記アンドゲート７
の出力によりその接点が制御される。例えば、アンドゲ
ート７の出力が“１″のとき第１の基準電圧源１０が、
“０″のとき第２の基準電圧源１１が選択されるように
動作する。
の出力によりその接点が制御される。例えば、アンドゲ
ート７の出力が“１″のとき第１の基準電圧源１０が、
“０″のとき第２の基準電圧源１１が選択されるように
動作する。
１２は、演算増幅器Ｕ２、その両端に接続された積分コ
ンデンサＣ２及び該コンデンサＣ２の両端に接続された
リセット用スイッチＳ Ｗ ４より構成される第２の積
分器、Ｒ２は該積分器１２の入力抵抗、１３は積分器１
２の出力と零電位とを比較する比較器である。該比較器
１３の出力は前記カウンタ９にカウント動作をストップ
させるストップ信号として入力する。カウンタ９は、そ
の他にアンドゲート７の出力をリセット信号として、比
較器５の出力をスタート信号として受けている。
ンデンサＣ２及び該コンデンサＣ２の両端に接続された
リセット用スイッチＳ Ｗ ４より構成される第２の積
分器、Ｒ２は該積分器１２の入力抵抗、１３は積分器１
２の出力と零電位とを比較する比較器である。該比較器
１３の出力は前記カウンタ９にカウント動作をストップ
させるストップ信号として入力する。カウンタ９は、そ
の他にアンドゲート７の出力をリセット信号として、比
較器５の出力をスタート信号として受けている。
このように構成された回路の動作を、第２図に示すタイ
ミングチャー１−を参照しながら詳細に説明する。第２
図において、（イ）は比較器５の出力波形を、（ロ）は
１／２分周器８の出力波形を、（ハ）はフリップフロッ
プ６の出力波形を、（ニ）は計数クロックφを、（ホ）
は鋸歯状波発生回路４の出力波形を、（へ）はアンドゲ
ート７の出力波形を、（ト）は第２の積分器１２の出力
波形を、（チ）は第２の積分器１２の動作中におけるカ
ウンタ９のカウント期間をそれぞれ示している。
ミングチャー１−を参照しながら詳細に説明する。第２
図において、（イ）は比較器５の出力波形を、（ロ）は
１／２分周器８の出力波形を、（ハ）はフリップフロッ
プ６の出力波形を、（ニ）は計数クロックφを、（ホ）
は鋸歯状波発生回路４の出力波形を、（へ）はアンドゲ
ート７の出力波形を、（ト）は第２の積分器１２の出力
波形を、（チ）は第２の積分器１２の動作中におけるカ
ウンタ９のカウント期間をそれぞれ示している。
入力未知電圧Ｖ１が入力すると、第１の積分器１はＶｉ
と基準電流源２．３からの基準電流の差を積分する。そ
の積分周期は、鋸歯状波発生回路４から出力される鋸歯
状波の周期Ｔによって定まる。前述したように、鋸歯状
波は第２図（ホ）に示す如く計数クロックφと同期して
いる。従って、積分器１の出力と鋸歯状波発生回路４の
出力とを比較する比較器５の出力の立上りも第２図（イ
）に示すように計数クロックφと同期している。比較器
５の出力がｌｌ １１１に立上ると、カウンタ９は計数
クロックφのカウントを開始する。時刻ｔ１に比較器５
の出力が０″に立下ると、この比較器５の出力状態は、
第２図（ハ）に示すように次の計数クロックφの立上り
でノリツブ７０ツブ６にラッチされる。
と基準電流源２．３からの基準電流の差を積分する。そ
の積分周期は、鋸歯状波発生回路４から出力される鋸歯
状波の周期Ｔによって定まる。前述したように、鋸歯状
波は第２図（ホ）に示す如く計数クロックφと同期して
いる。従って、積分器１の出力と鋸歯状波発生回路４の
出力とを比較する比較器５の出力の立上りも第２図（イ
）に示すように計数クロックφと同期している。比較器
５の出力がｌｌ １１１に立上ると、カウンタ９は計数
クロックφのカウントを開始する。時刻ｔ１に比較器５
の出力が０″に立下ると、この比較器５の出力状態は、
第２図（ハ）に示すように次の計数クロックφの立上り
でノリツブ７０ツブ６にラッチされる。
ここで、比較器５の出力が“１”レベルにある期間Ｔ１
或いは゛Ｏ″レベルにある期間Ｔ２の時間幅を計数クロ
ックφで計測して、計測されたディジタルデータをディ
ジタル回路（図示せず）で処理゛すれば、入力未知電圧
Ｖ１に比例した値が得られる。このような方式により入
力未知電圧のディジタルデータをめるのが周知の帰還形
パルス幅変調方式Ａ／Ｄ変換器の原理である。本発明は
、従来の帰還形パルス幅変調方式Ａ／Ｄ変換器に高分解
能化のための改良を加えたものである。アンドゲート７
は、比較器５が時刻ｔ１にＯ″に立下ったときにｉｉ
Ｉ ＩＩになり、フリップフロップ６が時刻ｔ２に０″
に立下ったときに“０″になる。従って、アンドゲート
７の出力は第２図（へ）に示すようなものとなる。
或いは゛Ｏ″レベルにある期間Ｔ２の時間幅を計数クロ
ックφで計測して、計測されたディジタルデータをディ
ジタル回路（図示せず）で処理゛すれば、入力未知電圧
Ｖ１に比例した値が得られる。このような方式により入
力未知電圧のディジタルデータをめるのが周知の帰還形
パルス幅変調方式Ａ／Ｄ変換器の原理である。本発明は
、従来の帰還形パルス幅変調方式Ａ／Ｄ変換器に高分解
能化のための改良を加えたものである。アンドゲート７
は、比較器５が時刻ｔ１にＯ″に立下ったときにｉｉ
Ｉ ＩＩになり、フリップフロップ６が時刻ｔ２に０″
に立下ったときに“０″になる。従って、アンドゲート
７の出力は第２図（へ）に示すようなものとなる。
アンドゲート７の出力が“Ｏ″に立下ると、この立下り
でカウンタ９はリセットされる。この間にカウンタ９が
カウントし１＝計数クロツクφのカウント値をＣ１とす
る。このＣ１値は計数クロックφの整数倍の値をとり正
確な伯をとる。そして比較器５の出力幅Ｔ１は正確に入
力信号Ｖｉの大きさを示している。そこで、比較器５の
出力が立下ってから、フリップ７０ツブ６の出力が立下
るまでの時間幅（アンドゲート７の出力パルスのパルス
幅に相当）八ｔを正確に計測しなおせば、更に分解能を
上げることが可能となる。
でカウンタ９はリセットされる。この間にカウンタ９が
カウントし１＝計数クロツクφのカウント値をＣ１とす
る。このＣ１値は計数クロックφの整数倍の値をとり正
確な伯をとる。そして比較器５の出力幅Ｔ１は正確に入
力信号Ｖｉの大きさを示している。そこで、比較器５の
出力が立下ってから、フリップ７０ツブ６の出力が立下
るまでの時間幅（アンドゲート７の出力パルスのパルス
幅に相当）八ｔを正確に計測しなおせば、更に分解能を
上げることが可能となる。
そこでこの時間幅を示すアンドゲート７の出力パルス幅
Δｔを計測する方法について考察する。
Δｔを計測する方法について考察する。
今この時間幅△ｔをｋの分解能で測定しようとする。そ
のためにににの比をもった２つの基準電圧源１１．１０
を用意する。そして、まずスイッチＳ Ｗ ２を基準電
圧源１０側に、スイッチＳ Ｗ ｓをＳ Ｗ ２側にそ
れぞれ接続し、第２の積分器１２で６℃の時間だけ基準
電圧−ｋＥを積分する。次に、スイッチＳ Ｗ ２を接
地側、スイッチＳ Ｗ ｓを基準電圧源１１側に接続し
、基準電圧Ｅの折り返し積分を行わせる。積分器１２の
出力は、第２図〈ト）に示すように変化する。
のためにににの比をもった２つの基準電圧源１１．１０
を用意する。そして、まずスイッチＳ Ｗ ２を基準電
圧源１０側に、スイッチＳ Ｗ ｓをＳ Ｗ ２側にそ
れぞれ接続し、第２の積分器１２で６℃の時間だけ基準
電圧−ｋＥを積分する。次に、スイッチＳ Ｗ ２を接
地側、スイッチＳ Ｗ ｓを基準電圧源１１側に接続し
、基準電圧Ｅの折り返し積分を行わせる。積分器１２の
出力は、第２図〈ト）に示すように変化する。
前述したように基準電圧ＥとｋＥは１：にの電圧比をも
っている。従って、基準電圧Ｅの折り返し積分に要する
時間はに倍となる。積分器１２の出力が零を切ると、比
較器１３は、この時刻ｔ４を検出して、カウンタ９にス
トップ信号を送り、該カウンタ９のカウント動作を停止
させる。ここで、積分器１２が基準電圧Ｅの折り返し積
分を開始してからその出力が零を切るまでに要する時間
は、ｋΔｔとなり、時間幅へｔに比例した値が得られる
。そこで、カウンタ９を基準電圧Ｅの積分開始時（アン
ドゲート７の出力パルスの立下り）でリセットしてＣ１
の内容を零にし、計数クロックφの再カウントを開始さ
せる。そして前記にΔを間のカウント値をＣ２とする。
っている。従って、基準電圧Ｅの折り返し積分に要する
時間はに倍となる。積分器１２の出力が零を切ると、比
較器１３は、この時刻ｔ４を検出して、カウンタ９にス
トップ信号を送り、該カウンタ９のカウント動作を停止
させる。ここで、積分器１２が基準電圧Ｅの折り返し積
分を開始してからその出力が零を切るまでに要する時間
は、ｋΔｔとなり、時間幅へｔに比例した値が得られる
。そこで、カウンタ９を基準電圧Ｅの積分開始時（アン
ドゲート７の出力パルスの立下り）でリセットしてＣ１
の内容を零にし、計数クロックφの再カウントを開始さ
せる。そして前記にΔを間のカウント値をＣ２とする。
前述したように、入力未動電圧Ｖｉに比例した正確なパ
ルス幅はＴ１である。しかしこのＴ１は計数クロックφ
をカウントさせたのでは得られない。計数クロックφの
一周期をｔｓとすると、０１カウントするのに要する時
間はＣ１ｔＳである。
ルス幅はＴ１である。しかしこのＴ１は計数クロックφ
をカウントさせたのでは得られない。計数クロックφの
一周期をｔｓとすると、０１カウントするのに要する時
間はＣ１ｔＳである。
（ｇｔｓは正確に測定できる。そこで、前記Ｔ＋は間接
的に測定することができ次式で与えられる。
的に測定することができ次式で与えられる。
ＴＩ ＝Ｃ１ｔｓ−Δ［（１）
一方、ｋ△ｔと０２の間には次式が成立する。
ｋΔｔ＝Ｃ２ｔｓ （２）
（２）式より△ｔ ＝ Ｃ２ｔｓ／ ｋを（１）に代入
すると、 Ｔｔ＝ＣｔｔＳ （Ｃ？／ｋ）ｔｓ ＝ （ＣＩ （Ｃ２／ｋ ） ］ ｊＳ （３）即ち、
（３）式により正確なパルス幅Ｔ１が得られる。また、
（３）式から、計数クロックφのに倍の分解能でパルス
幅Ｔ１を測定できることがわかる。なお、１／２分周回
路８は、第２の積分器１２が動作して０２カウントを行
っているときでも第１の積分器１は動作しＡ／Ｄ変換動
作を行っているので、その間にアンドゲート７が第１の
積分器出力に基づき出力をしないように動作する。
すると、 Ｔｔ＝ＣｔｔＳ （Ｃ？／ｋ）ｔｓ ＝ （ＣＩ （Ｃ２／ｋ ） ］ ｊＳ （３）即ち、
（３）式により正確なパルス幅Ｔ１が得られる。また、
（３）式から、計数クロックφのに倍の分解能でパルス
幅Ｔ１を測定できることがわかる。なお、１／２分周回
路８は、第２の積分器１２が動作して０２カウントを行
っているときでも第１の積分器１は動作しＡ／Ｄ変換動
作を行っているので、その間にアンドゲート７が第１の
積分器出力に基づき出力をしないように動作する。
即ち、第１の積分器１のＡ／Ｄ変換サイクルの１つおき
にデータを捨てるためのものである。
にデータを捨てるためのものである。
ここで、変換時間について考察する。計数クロックφの
周期をｔｓ、Ｃ＋カウント値の分解能をＭ１Ｃ２カウン
ト値の分解能を前述したようにｋとすると、変換時間は
、 Ｍｔｓ＋ｋ ｔｓ＝ （Ｍ＋ｋ ） ｔｓとなる。一方
、同一周波数の計数クロックφを用いて、Ａ／Ｄ全体と
して同一分解能の従来の変換方式のみ用いて行うと、変
換時間は、 （ｋｘＭ）ｔｓ となる。例えば１６ビツトの分解能用Ａ／Ｄ変換器を本
発明方式により実現するとに＝８ビット、Ｍ＝８ビット
として 前者は、（ｋ ＋Ｍ） ｔｓ＝ （２” ＋２ ） ｔ
ｓ＝５１２ｔｓ’ （４） 後者は、（ｋ ＸＭ ） ｔｓ＝ ２” ｔｓ−６５５
３６ｔｓ（５） となる。本発明による変換時間は（４）、（５）式の比
較比１／１２Ｂになり、大幅な高速化が行えることがわ
かる。なお、第２積分を行う積分器１２の周辺回路の精
度としては分解能にの分のみでよく、例えば前記の例で
説明すれば８ビツトのＡ／Ｄ変換器に用いる程度の精度
で計測できるので設計は東である。前述の説明では、Ｃ
１カウントの場合比較器５の出力が１１１ ＩＩに転じ
てからカウントを開始し、０”に転じてからカウントを
停止する構成をとったが、比較器の出力がこの逆の動作
をするように構成してもよい。この場合は０”に転じて
からカウントを開始し、“１″に転じてからカウントを
停止するようにすればよい。
周期をｔｓ、Ｃ＋カウント値の分解能をＭ１Ｃ２カウン
ト値の分解能を前述したようにｋとすると、変換時間は
、 Ｍｔｓ＋ｋ ｔｓ＝ （Ｍ＋ｋ ） ｔｓとなる。一方
、同一周波数の計数クロックφを用いて、Ａ／Ｄ全体と
して同一分解能の従来の変換方式のみ用いて行うと、変
換時間は、 （ｋｘＭ）ｔｓ となる。例えば１６ビツトの分解能用Ａ／Ｄ変換器を本
発明方式により実現するとに＝８ビット、Ｍ＝８ビット
として 前者は、（ｋ ＋Ｍ） ｔｓ＝ （２” ＋２ ） ｔ
ｓ＝５１２ｔｓ’ （４） 後者は、（ｋ ＸＭ ） ｔｓ＝ ２” ｔｓ−６５５
３６ｔｓ（５） となる。本発明による変換時間は（４）、（５）式の比
較比１／１２Ｂになり、大幅な高速化が行えることがわ
かる。なお、第２積分を行う積分器１２の周辺回路の精
度としては分解能にの分のみでよく、例えば前記の例で
説明すれば８ビツトのＡ／Ｄ変換器に用いる程度の精度
で計測できるので設計は東である。前述の説明では、Ｃ
１カウントの場合比較器５の出力が１１１ ＩＩに転じ
てからカウントを開始し、０”に転じてからカウントを
停止する構成をとったが、比較器の出力がこの逆の動作
をするように構成してもよい。この場合は０”に転じて
からカウントを開始し、“１″に転じてからカウントを
停止するようにすればよい。
（発明の効果）
以上詳細に説明したように、本発明によれば比較器の出
力が１１０ ＩＩに転じてからカウンタが閉じるまでの
時間Δｔの間に基準電圧−ｋＥを積分し、その後反対極
性の基準電圧Ｅを折り返し積分させる第２の積分器を設
けることにより、高精度でかつ高速化を図った帰還形パ
ルス幅変調方式Ａ／Ｄ変換器を実現することができる。
力が１１０ ＩＩに転じてからカウンタが閉じるまでの
時間Δｔの間に基準電圧−ｋＥを積分し、その後反対極
性の基準電圧Ｅを折り返し積分させる第２の積分器を設
けることにより、高精度でかつ高速化を図った帰還形パ
ルス幅変調方式Ａ／Ｄ変換器を実現することができる。
である。
１．１２・・・積分器 ２．３・・・基準電流源４・・
・鋸歯状波発生回路 ５．１３・・・比較器６・・・フ
リップフロップ ７・・・アンドゲート ８・・・１／２分周回路９・・
・カウンタ １０，１１・・・基準電圧源Ｒ＋ 、Ｒ２
・・・抵抗 Ｓ Ｗ ＋〜Ｓ Ｗ ４・・・スイッチＣＩ、Ｃ２・・
・コンデンサ
・鋸歯状波発生回路 ５．１３・・・比較器６・・・フ
リップフロップ ７・・・アンドゲート ８・・・１／２分周回路９・・
・カウンタ １０，１１・・・基準電圧源Ｒ＋ 、Ｒ２
・・・抵抗 Ｓ Ｗ ＋〜Ｓ Ｗ ４・・・スイッチＣＩ、Ｃ２・・
・コンデンサ
Claims (1)
- 入力未知電圧と基準電圧との差を積分する第１の積分器
と、該積分器出力と計数クロックと同期をとった鋸歯状
波発生回路の出力を比較する比較器と、該比較器の出力
で駆動され定常状態における積分器の流入電流の総和が
零になるように前記基準電圧を切換える基準電圧切換回
路と、前記比較器の出力が反転してから計数クロックの
カウントを開始し、比較器の出力が更に反転してからカ
ウントを停止するカウンタと、比較器の出力が前記第２
回目の反転をしてからカウンタが閉じるまでの時間にｋ
Ｅなる基準電圧を積分しその後反対極性の基準電圧Ｅを
その出力が零になるまで折り返し積分する第２の積分器
とにより構成され、前記第１の積分器の積分状態におけ
るカウンタのカウント値と、第２の積分器の折り返し積
分状態におけるカウンタのカウント値とにより合成され
た値を全体のカウント値とするように構成されたことを
特徴とする帰還形パルス幅変調方式Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6416784A JPS60206326A (ja) | 1984-03-30 | 1984-03-30 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6416784A JPS60206326A (ja) | 1984-03-30 | 1984-03-30 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206326A true JPS60206326A (ja) | 1985-10-17 |
| JPS644377B2 JPS644377B2 (ja) | 1989-01-25 |
Family
ID=13250232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6416784A Granted JPS60206326A (ja) | 1984-03-30 | 1984-03-30 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206326A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62127132U (ja) * | 1986-02-04 | 1987-08-12 | ||
| WO2003058821A1 (fr) * | 2001-12-28 | 2003-07-17 | Neuro Solution Corp. | Appareil de conversion analogique-numerique |
| JP2016054445A (ja) * | 2014-09-04 | 2016-04-14 | 横河電機株式会社 | 帰還型パルス幅変調器 |
-
1984
- 1984-03-30 JP JP6416784A patent/JPS60206326A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62127132U (ja) * | 1986-02-04 | 1987-08-12 | ||
| JPH0427223Y2 (ja) * | 1986-02-04 | 1992-06-30 | ||
| WO2003058821A1 (fr) * | 2001-12-28 | 2003-07-17 | Neuro Solution Corp. | Appareil de conversion analogique-numerique |
| JP2016054445A (ja) * | 2014-09-04 | 2016-04-14 | 横河電機株式会社 | 帰還型パルス幅変調器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644377B2 (ja) | 1989-01-25 |
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