JPH0139250B2 - - Google Patents
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- JPH0139250B2 JPH0139250B2 JP23780084A JP23780084A JPH0139250B2 JP H0139250 B2 JPH0139250 B2 JP H0139250B2 JP 23780084 A JP23780084 A JP 23780084A JP 23780084 A JP23780084 A JP 23780084A JP H0139250 B2 JPH0139250 B2 JP H0139250B2
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- 238000006243 chemical reaction Methods 0.000 claims description 27
- 230000001360 synchronised effect Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ・デイジタル変換回路の構
成に関する。特に、高速化を実現した帰還形パル
ス幅変調によるアナログ・デイジタル変換回路の
改良に関する。
成に関する。特に、高速化を実現した帰還形パル
ス幅変調によるアナログ・デイジタル変換回路の
改良に関する。
従来の帰還形パルス幅変調によるアナログ・デ
イジタル変換回路では、入力電圧は方形波クロツ
ク電圧（変調信号電圧）、および比較器出力で切
り替えられる基準電圧とともに積分器に加えられ
る。比較器は積分器出力と零レベルを比較し、そ
れが正のとき基準電圧が積分器へ負帰還されるよ
うにスイツチを切り替える。スイツチが基準電圧
側へ接している期間は、入力電圧の大きさによつ
て変化し、その１周期にわたる平均値がちようど
入力電圧と打ち消し合うところで平衡状態にな
る。
イジタル変換回路では、入力電圧は方形波クロツ
ク電圧（変調信号電圧）、および比較器出力で切
り替えられる基準電圧とともに積分器に加えられ
る。比較器は積分器出力と零レベルを比較し、そ
れが正のとき基準電圧が積分器へ負帰還されるよ
うにスイツチを切り替える。スイツチが基準電圧
側へ接している期間は、入力電圧の大きさによつ
て変化し、その１周期にわたる平均値がちようど
入力電圧と打ち消し合うところで平衡状態にな
る。
このような従来の帰還形パルス幅変調によるア
ナログ・デイジタル変換回路では、入力の変化に
対してアナログ・デイジタル変換系が一次おくれ
特性を示し、応答に時間を要する問題点があつ
た。
ナログ・デイジタル変換回路では、入力の変化に
対してアナログ・デイジタル変換系が一次おくれ
特性を示し、応答に時間を要する問題点があつ
た。
この問題点を解決するために、すでに一つの提
案がなされ実用化されている。それは、同期クロ
ツクの周波数を上げて、帰還ループ内にＤ型フリ
ツプフロツプ回路を挿入し、１サンプルをこの同
期クロツクの何回かの積にすることにより、分解
能を下げずにある程度高速化を達成したものであ
る（特願昭55−125009（特開昭57−49866号公報）、
「アナログ・デイジタル変換器およびデイジタル
電圧計」）。
案がなされ実用化されている。それは、同期クロ
ツクの周波数を上げて、帰還ループ内にＤ型フリ
ツプフロツプ回路を挿入し、１サンプルをこの同
期クロツクの何回かの積にすることにより、分解
能を下げずにある程度高速化を達成したものであ
る（特願昭55−125009（特開昭57−49866号公報）、
「アナログ・デイジタル変換器およびデイジタル
電圧計」）。
ところが、このような従来の帰還形パルス幅変
調によるアナログ・デイジタル変換回路では、や
はりおくれ時間をゼロにすることはできず、同期
クロツクの数回分の時間は待たなければならな
い。また、これを短くするために同期クロツクの
周波数を上げてゆくと、積分器の高域の特性が悪
化し、それにより周波数が制限されるなどの問題
点があつた。すなわち、同期クロツクの周波数
は、現実的には数十メガヘルツ以下に制限される
ので、一定時間で得られる分解能には限度があ
り、アナログ・デイジタル変換回路の高速化の妨
げになつている。
調によるアナログ・デイジタル変換回路では、や
はりおくれ時間をゼロにすることはできず、同期
クロツクの数回分の時間は待たなければならな
い。また、これを短くするために同期クロツクの
周波数を上げてゆくと、積分器の高域の特性が悪
化し、それにより周波数が制限されるなどの問題
点があつた。すなわち、同期クロツクの周波数
は、現実的には数十メガヘルツ以下に制限される
ので、一定時間で得られる分解能には限度があ
り、アナログ・デイジタル変換回路の高速化の妨
げになつている。
本発明は、このような従来の問題点に着目して
なされたもので、同期クロツクの周波数を上げる
ことなく、入力応答特性の応答時間を早くし、ク
ロツク周波数を高くしなくとも高い分解能を得る
ことができる帰還形パルス幅変調によるアナロ
グ・デイジタル変換回路を提供することを目的と
する。
なされたもので、同期クロツクの周波数を上げる
ことなく、入力応答特性の応答時間を早くし、ク
ロツク周波数を高くしなくとも高い分解能を得る
ことができる帰還形パルス幅変調によるアナロ
グ・デイジタル変換回路を提供することを目的と
する。
本発明は、被測定アナログ信号の入力端子と、
クロツクパルスから変調信号を発生する分周器
と、基準電圧、上記変調信号および上記被測定ア
ナログ信号の加算電圧を積分する積分器と、上記
被測定アナログ信号を上記積分器の入力端子に選
択接続し上記分周器の出力により切替えられる第
一の手段と、上記積分器の入力端子と上記基準電
圧入力端子との接続をスイツチングする第二の手
段と、上記積分器の出力に接続された比較器と、
この比較器の出力を一方の入力とし、上記クロツ
クパルス発生器の出力を他方の入力とし、この比
較器の出力をこのクロツクパルスにより同期化
し、上記比較器の出力が反転したときに上記第二
の手段に対する開閉制御信号を発生する同期化回
路と、上記同期化回路の出力にしたがつて上記比
較器の比較電圧を零電位に切り替える比較電圧切
替え手段と、上記基準電圧を上記積分器入力に与
える通路の抵抗値を切り替える重み付け手段と、
上記同期化回路の出力および上記クロツクパルス
の論理積をとりデイジタル出力とする回路とを備
えたことを特徴とする。
クロツクパルスから変調信号を発生する分周器
と、基準電圧、上記変調信号および上記被測定ア
ナログ信号の加算電圧を積分する積分器と、上記
被測定アナログ信号を上記積分器の入力端子に選
択接続し上記分周器の出力により切替えられる第
一の手段と、上記積分器の入力端子と上記基準電
圧入力端子との接続をスイツチングする第二の手
段と、上記積分器の出力に接続された比較器と、
この比較器の出力を一方の入力とし、上記クロツ
クパルス発生器の出力を他方の入力とし、この比
較器の出力をこのクロツクパルスにより同期化
し、上記比較器の出力が反転したときに上記第二
の手段に対する開閉制御信号を発生する同期化回
路と、上記同期化回路の出力にしたがつて上記比
較器の比較電圧を零電位に切り替える比較電圧切
替え手段と、上記基準電圧を上記積分器入力に与
える通路の抵抗値を切り替える重み付け手段と、
上記同期化回路の出力および上記クロツクパルス
の論理積をとりデイジタル出力とする回路とを備
えたことを特徴とする。
本発明は、帰還形パルス幅変調によるアナロ
グ・デイジタル変換回路の積分器入力に入る入力
信号と、同期クロツク信号とを積分時間に同期さ
せ切り替え、二つの動作状態を作ることにより、
入力電圧に対する一次おくれをなくし、同期クロ
ツクの周波数を上げることなく、アナログ・デイ
ジタル変換回路の応答を早くすることができる。
すなわち、アナログ・デイジタル変換が１変換毎
に終結し、前段の影響がないので入力に対する応
答は、アナログ・デイジタル変換開始の直前に変
化があつても影響がない即応型のアナログ・デイ
ジタル変換回路を構成することができる。
グ・デイジタル変換回路の積分器入力に入る入力
信号と、同期クロツク信号とを積分時間に同期さ
せ切り替え、二つの動作状態を作ることにより、
入力電圧に対する一次おくれをなくし、同期クロ
ツクの周波数を上げることなく、アナログ・デイ
ジタル変換回路の応答を早くすることができる。
すなわち、アナログ・デイジタル変換が１変換毎
に終結し、前段の影響がないので入力に対する応
答は、アナログ・デイジタル変換開始の直前に変
化があつても影響がない即応型のアナログ・デイ
ジタル変換回路を構成することができる。
さらに、基準電流に重み付けをして積分器の放
電時間の測定分解能を上げているために、クロツ
ク周波数を上げることなくアナログ・デイジタル
変換回路の分解能を上げることができる。
電時間の測定分解能を上げているために、クロツ
ク周波数を上げることなくアナログ・デイジタル
変換回路の分解能を上げることができる。
以下、本発明の実施例方式を図面に基づいて説
明する。
明する。
第１図は、帰還形パルス幅変調によるアナロ
グ・デイジタル変換回路の一実施例を示す回路構
成図である。
グ・デイジタル変換回路の一実施例を示す回路構
成図である。
第１図において、被測定アナログ信号EXが入
力される入力端子TM1は、入力抵抗器RXおよび
スイツチSW1を介して演算増幅器１の負入力端子
に接続される。演算増幅器１の負入力端子と出力
端子間には、キヤパシタC1が接続されて帰還回
路を形成している。演算増幅器１の正入力端子は
接地されている。したがつて、演算増幅器１とこ
れに付属する入力回路および帰還回路とで構成さ
れる回路は積分器２を形成する。同じく演算増幅
器１の負入力端子には、スイツチSW1を介して変
調信号電圧±EC、およびスイツチSW2または
SW3を介して基準電圧＋ESがそれぞれ印加され
る。ここで、スイツチSW2およびSW3と基準電圧
＋ESとの間に並列接続される抵抗器R2，R3は、
それぞれ重み付けを行い積分器２に流入する電流
を一定に保つための基準抵抗器である。スイツチ
SW2，SW3は、例えばFETを用いた電子スイツ
チが用いられる。
力される入力端子TM1は、入力抵抗器RXおよび
スイツチSW1を介して演算増幅器１の負入力端子
に接続される。演算増幅器１の負入力端子と出力
端子間には、キヤパシタC1が接続されて帰還回
路を形成している。演算増幅器１の正入力端子は
接地されている。したがつて、演算増幅器１とこ
れに付属する入力回路および帰還回路とで構成さ
れる回路は積分器２を形成する。同じく演算増幅
器１の負入力端子には、スイツチSW1を介して変
調信号電圧±EC、およびスイツチSW2または
SW3を介して基準電圧＋ESがそれぞれ印加され
る。ここで、スイツチSW2およびSW3と基準電圧
＋ESとの間に並列接続される抵抗器R2，R3は、
それぞれ重み付けを行い積分器２に流入する電流
を一定に保つための基準抵抗器である。スイツチ
SW2，SW3は、例えばFETを用いた電子スイツ
チが用いられる。
積分器２の出力は比較器３の負入力端子に接続
される。比較器３の正入力端子はスイツチSW4を
介して、比較電圧＋ETに接続されるかあるいは
接地される。したがつて、比較器３は積分器２の
出力を比較電圧＋ETまたは零電位と比較するこ
とになる。比較器３の出力は、Ｄ型フリツプフロ
ツプ回路４のＤ入力端子に接続される。そのクロ
ツク入力端子CKには、クロツクパルス発生器５
の出力クロツクφが接続される。Ｄ型フリツプフ
ロツプ回路４の出力が、スイツチSW2またはス
イツチSW3の「オン・オフ」を制御する。
される。比較器３の正入力端子はスイツチSW4を
介して、比較電圧＋ETに接続されるかあるいは
接地される。したがつて、比較器３は積分器２の
出力を比較電圧＋ETまたは零電位と比較するこ
とになる。比較器３の出力は、Ｄ型フリツプフロ
ツプ回路４のＤ入力端子に接続される。そのクロ
ツク入力端子CKには、クロツクパルス発生器５
の出力クロツクφが接続される。Ｄ型フリツプフ
ロツプ回路４の出力が、スイツチSW2またはス
イツチSW3の「オン・オフ」を制御する。
ここで、Ｄ型フリツプフロツプ回路４の出力
が「Ｈ」のとき、スイツチSW2またはスイツチ
SW3が「オン」になり、「Ｌ」のときスイツチ
SW2またはスイツチSW3が「オフ」になるものと
する。Ｄ型フリツプフロツプ回路４の出力は、
スイツチSW5により切り替えられて、スイツチ
SW2またはスイツチSW3のいずれかに開閉制御信
号として送出される。また、Ｄ型フリツプフロツ
プ回路４のＱ出力は、論理積回路６の一方の入力
に接続される。他方の入力には、クロツクパルス
発生器５の出力クロツクφが印加される。この論
理積回路６の出力がアナログ・デイジタル変換出
力であり、出力端子TM2に出力される。
が「Ｈ」のとき、スイツチSW2またはスイツチ
SW3が「オン」になり、「Ｌ」のときスイツチ
SW2またはスイツチSW3が「オフ」になるものと
する。Ｄ型フリツプフロツプ回路４の出力は、
スイツチSW5により切り替えられて、スイツチ
SW2またはスイツチSW3のいずれかに開閉制御信
号として送出される。また、Ｄ型フリツプフロツ
プ回路４のＱ出力は、論理積回路６の一方の入力
に接続される。他方の入力には、クロツクパルス
発生器５の出力クロツクφが印加される。この論
理積回路６の出力がアナログ・デイジタル変換出
力であり、出力端子TM2に出力される。
分周器７は、クロツクパルス発生器５の出力ク
ロツクφを分周して変調信号電圧±ECを発出す
る。分周器７の出力は、抵抗器RCを経て前述の
ようにスイツチSW1を介して積分器２に入力され
る。抵抗器RCとスイツチSW1との間には必要に
応じてキヤパシタC2が挿入される。分周器７か
らのスイツチ切替え信号INTが、スイツチSW1
の切り替えを制御し、例えばスイツチ切替え信号
INTが「Ｈ」のときに積分器２の入力には、被
測定アナログ信号EXおよび変調信号電圧±ECが
接続され、「Ｌ」のときに積分器２の入力は、被
測定アナログ信号EXおよび変調信号電圧±ECか
ら切り離される。
ロツクφを分周して変調信号電圧±ECを発出す
る。分周器７の出力は、抵抗器RCを経て前述の
ようにスイツチSW1を介して積分器２に入力され
る。抵抗器RCとスイツチSW1との間には必要に
応じてキヤパシタC2が挿入される。分周器７か
らのスイツチ切替え信号INTが、スイツチSW1
の切り替えを制御し、例えばスイツチ切替え信号
INTが「Ｈ」のときに積分器２の入力には、被
測定アナログ信号EXおよび変調信号電圧±ECが
接続され、「Ｌ」のときに積分器２の入力は、被
測定アナログ信号EXおよび変調信号電圧±ECか
ら切り離される。
入力端子TM1から被測定アナログ信号EXが入
力されると、積分器２は変調信号電圧±EC、基
準電圧＋ESの他に被測定アナログ信号EXも含め
て積分動作を行う。
力されると、積分器２は変調信号電圧±EC、基
準電圧＋ESの他に被測定アナログ信号EXも含め
て積分動作を行う。
スイツチSW1が積分器２の入力側にあるとき
は、通常の帰還形パルス幅変調によるアナログ・
デイジタル変換回路である。積分器２、比較器
３、Ｄ型フリツプフロツプ回路４およびスイツチ
SW2で閉ループを構成し、分周器７からの変調信
号電圧±ECの周波数に同期して入力に比例した
パルス幅をＱ出力端子から出力する。さらにスイ
ツチSW1を接地側にすると、＝「Ｈ」でキヤパ
シタC1に積分器出力V0が正となるチヤージが存
在すると、比較器３の出力が反転した次のクロツ
クφの立ち上がりまで、スイツチSW2が閉じてキ
ヤパシタC1を放電する方向に電流が流れる。
は、通常の帰還形パルス幅変調によるアナログ・
デイジタル変換回路である。積分器２、比較器
３、Ｄ型フリツプフロツプ回路４およびスイツチ
SW2で閉ループを構成し、分周器７からの変調信
号電圧±ECの周波数に同期して入力に比例した
パルス幅をＱ出力端子から出力する。さらにスイ
ツチSW1を接地側にすると、＝「Ｈ」でキヤパ
シタC1に積分器出力V0が正となるチヤージが存
在すると、比較器３の出力が反転した次のクロツ
クφの立ち上がりまで、スイツチSW2が閉じてキ
ヤパシタC1を放電する方向に電流が流れる。
第２図は、本実施例回路の動作を説明するタイ
ムチヤートである。INTがスイツチ切替え信号、
±ECが変調信号電圧、EXが被測定アナログ信号、
Ｌ／Ｓがリセツト信号、V0が積分器出力、Ｑが
Ｄ型フリツプフロツプ回路のＱ出力の波形を示
す。変調信号電圧±EC、スイツチ切替え信号
INTおよびクロツクφは、同一のクロツクパル
ス発生器５から作成され全て同期している。
ムチヤートである。INTがスイツチ切替え信号、
±ECが変調信号電圧、EXが被測定アナログ信号、
Ｌ／Ｓがリセツト信号、V0が積分器出力、Ｑが
Ｄ型フリツプフロツプ回路のＱ出力の波形を示
す。変調信号電圧±EC、スイツチ切替え信号
INTおよびクロツクφは、同一のクロツクパル
ス発生器５から作成され全て同期している。
積分器出力V0は、アナログ・デイジタル変換
のスタートの直前は、その前のアナログ・デイジ
タル変換の終わりの電圧に保持されたままで、０
ボルトになつている。アナログ・デイジタル変換
がスタートすると、スイツチ切替え信号INTが
「Ｈ」の時間に、基準抵抗器R2を介した基準電圧
＋ES、変調信号電圧±ECおよび被測定アナログ
信号EXが積分器２の入力に加わり、帰還形パル
ス幅変調によるアナログ・デイジタル変換回路と
同等の動作を行う。このスイツチ切替え信号
INTが「Ｈ」の時間が、アナログ・デイジタル
変換回路の積分時間になる。また、積分器２の出
力波形は一次おくれ特性を示し、このとき比較器
３の比較電圧は＋ETになつているので、比較電
圧＋ETの点で積分器出力V0が折れ曲がる波形に
なる。
のスタートの直前は、その前のアナログ・デイジ
タル変換の終わりの電圧に保持されたままで、０
ボルトになつている。アナログ・デイジタル変換
がスタートすると、スイツチ切替え信号INTが
「Ｈ」の時間に、基準抵抗器R2を介した基準電圧
＋ES、変調信号電圧±ECおよび被測定アナログ
信号EXが積分器２の入力に加わり、帰還形パル
ス幅変調によるアナログ・デイジタル変換回路と
同等の動作を行う。このスイツチ切替え信号
INTが「Ｈ」の時間が、アナログ・デイジタル
変換回路の積分時間になる。また、積分器２の出
力波形は一次おくれ特性を示し、このとき比較器
３の比較電圧は＋ETになつているので、比較電
圧＋ETの点で積分器出力V0が折れ曲がる波形に
なる。
スイツチ切替え信号INTが「Ｌ」になると、
スイツチSW1が切り替わり、被測定アナログ信号
EXと変調信号電圧±ECとは積分器３の入力に加
わらなくなる。さらに積分器２の出力V0は「＋」
側になつているので、基準抵抗器R2を介した基
準電圧＋ESにより、積分器２のキヤパシタC1の
電荷が一定の割合で放電されるシングルスローブ
のモードに切り替わる。
スイツチSW1が切り替わり、被測定アナログ信号
EXと変調信号電圧±ECとは積分器３の入力に加
わらなくなる。さらに積分器２の出力V0は「＋」
側になつているので、基準抵抗器R2を介した基
準電圧＋ESにより、積分器２のキヤパシタC1の
電荷が一定の割合で放電されるシングルスローブ
のモードに切り替わる。
この動作は、積分器出力V0が比較電圧＋ETを
クロスし、比較器３の出力が反転した次のクロツ
クφの立ち上がりまで続く。このとき、リセツト
信号Ｌ／Ｓが「Ｈ」から「Ｌ」に切り替わり、ス
イツチSW5をスイツチSW2側からスイツチSW3側
に切り替え、同時に比較器３の比較電圧を＋ET
から０ボルトに切り替える。このとき、スイツチ
SW2は「オフ」になり、スイツチSW3は「オン」
になる。従つて、積分器２に流入する基準電流
は、I2（＝＋ES／R2）からI3（＝＋ES／R3）に切り
替わる。
クロスし、比較器３の出力が反転した次のクロツ
クφの立ち上がりまで続く。このとき、リセツト
信号Ｌ／Ｓが「Ｈ」から「Ｌ」に切り替わり、ス
イツチSW5をスイツチSW2側からスイツチSW3側
に切り替え、同時に比較器３の比較電圧を＋ET
から０ボルトに切り替える。このとき、スイツチ
SW2は「オフ」になり、スイツチSW3は「オン」
になる。従つて、積分器２に流入する基準電流
は、I2（＝＋ES／R2）からI3（＝＋ES／R3）に切り
替わる。
基準抵抗器は、
R2＝R3／ｎ
により、基準電流は
I2＝nI3
に重み付けされており、積分器出力V0は傾きが
１／ｎとなる。積分器出力V0が０ボルトをクロ
スして次のクロツクφの立ち上がりまで放電を続
ける。その後はスイツチSW2，SW3がともに「オ
フ」となり、積分器出力V0が０ボルトに保持さ
れる。
１／ｎとなる。積分器出力V0が０ボルトをクロ
スして次のクロツクφの立ち上がりまで放電を続
ける。その後はスイツチSW2，SW3がともに「オ
フ」となり、積分器出力V0が０ボルトに保持さ
れる。
出力端子TM2に接続される計数回路（図外）
は、リセツト信号Ｌ／Ｓによるリセツト動作で、
スイツチSW2が「オン」する場合と、スイツチ
SW3が「オン」する場合とをそれぞれ計数し、そ
れぞれの計数値A1、A2の二つを出力する。
は、リセツト信号Ｌ／Ｓによるリセツト動作で、
スイツチSW2が「オン」する場合と、スイツチ
SW3が「オン」する場合とをそれぞれ計数し、そ
れぞれの計数値A1、A2の二つを出力する。
積分器出力V0がt1の時点で、比較電圧＋ETを
クロスするとき、比較器３の出力は一時「Ｌ」に
なり、それによりリセツト信号Ｌ／Ｓが「Ｈ」か
ら「Ｌ」に切り替わり、スイツチSW4が切り替わ
つて比較器３の比較電圧が＋ETから０ボルトに
切り替わる。したがつて、Ｄ型フリツプフロツプ
回路４のＱ出力は、クロツクφに対し１周期分
「Ｌ」になり、A2の計数値は実際にスイツチSW3
が「オン」している時間よりも１クロツク分少な
くなるので、A2＋１を計数値とする。すなわち、 V0∝ｎ×A1＋A2＋１ の関係が成立するので、A1とA2の計数値を演算
することにより入力電圧を求めることができる。
クロスするとき、比較器３の出力は一時「Ｌ」に
なり、それによりリセツト信号Ｌ／Ｓが「Ｈ」か
ら「Ｌ」に切り替わり、スイツチSW4が切り替わ
つて比較器３の比較電圧が＋ETから０ボルトに
切り替わる。したがつて、Ｄ型フリツプフロツプ
回路４のＱ出力は、クロツクφに対し１周期分
「Ｌ」になり、A2の計数値は実際にスイツチSW3
が「オン」している時間よりも１クロツク分少な
くなるので、A2＋１を計数値とする。すなわち、 V0∝ｎ×A1＋A2＋１ の関係が成立するので、A1とA2の計数値を演算
することにより入力電圧を求めることができる。
また、比較器３に入力する比較電圧を０ボルト
に固定し、基準電流I2の極性を反対にすることに
より、積分器出力V0は、 V0∝ｎ×A1−A2 の関係になり、同様にアナログ・デイジタル変換
することが可能である。
に固定し、基準電流I2の極性を反対にすることに
より、積分器出力V0は、 V0∝ｎ×A1−A2 の関係になり、同様にアナログ・デイジタル変換
することが可能である。
基準電流の重み付け回路は、本実施例では並列
に接続された基準抵抗器R2およびR3と、スイツ
チSW2，SW3およびSW5とで構成されたが、同様
の重み付け動作が可能であればこれに限定される
ものではない。
に接続された基準抵抗器R2およびR3と、スイツ
チSW2，SW3およびSW5とで構成されたが、同様
の重み付け動作が可能であればこれに限定される
ものではない。
また、入力抵抗器RXは、被測定アナログ信号
EXの電圧電流変換回路として機能し、したがつ
て演算増幅器などによる能動素子を用いることも
できる。
EXの電圧電流変換回路として機能し、したがつ
て演算増幅器などによる能動素子を用いることも
できる。
本発明アナログ・デイジタル変換回路は、基準
電流に重み付けをして、積分器放電時間の測定分
解能を上げているために、限界のある同期クロツ
クの周波数でさらに高速化することができる。ま
た、積分時間が一定であるので、Ｄ型フリツプフ
ロツプ回路の出力から積分器入力間のスイツチ
の立ち上がり、および立ち下がり特性の影響によ
る非直線性が生じないために、基準電流に重み付
けして高分解能化しても良い直線性を示すことが
できる。したがつて、計測機器に応用する場合の
オートゼロ、オートキヤリブレーシヨンが容易に
なり、また入力がステツプ状に変化するスキヤナ
への応用も可能になる。
電流に重み付けをして、積分器放電時間の測定分
解能を上げているために、限界のある同期クロツ
クの周波数でさらに高速化することができる。ま
た、積分時間が一定であるので、Ｄ型フリツプフ
ロツプ回路の出力から積分器入力間のスイツチ
の立ち上がり、および立ち下がり特性の影響によ
る非直線性が生じないために、基準電流に重み付
けして高分解能化しても良い直線性を示すことが
できる。したがつて、計測機器に応用する場合の
オートゼロ、オートキヤリブレーシヨンが容易に
なり、また入力がステツプ状に変化するスキヤナ
への応用も可能になる。
第１図は本発明の一実施例を示すブロツク構成
図。第２図は本発明回路の動作を説明するタイム
チヤート。 １…演算増幅器、２…積分器、３…比較器、４
…Ｄ型フリツプフロツプ回路、５…クロツクパル
ス発生器、６…論理積回路、７…分周器、TM1
…入力端子、TM2…出力端子、SW1，SW2，
SW3，SW4，SW5…スイツチ、EX…被測定アナ
ログ信号、＋ES…基準電圧、±EC…変調信号電圧、
INT…スイツチ切替え信号、Ｌ／Ｓ…リセツト
信号。
図。第２図は本発明回路の動作を説明するタイム
チヤート。 １…演算増幅器、２…積分器、３…比較器、４
…Ｄ型フリツプフロツプ回路、５…クロツクパル
ス発生器、６…論理積回路、７…分周器、TM1
…入力端子、TM2…出力端子、SW1，SW2，
SW3，SW4，SW5…スイツチ、EX…被測定アナ
ログ信号、＋ES…基準電圧、±EC…変調信号電圧、
INT…スイツチ切替え信号、Ｌ／Ｓ…リセツト
信号。
Claims (1)
- 【特許請求の範囲】 １ 被測定アナログ信号EXの入力端子と、クロ
ツクパルスΦから変調信号±ECを発生する分周
器と、 基準電圧＋ES、上記変調信号および上記被測定
アナログ信号の加算電圧を積分する積分器２と、 上記被測定アナログ信号を上記積分器の入力端
子に選択接続し上記分周器の出力により切替えら
れる第一の手段SW1と、 上記積分器の入力端子と上記基準電圧入力端子
との接続をスイツチングする第二の手段SW2，
SW3と、 上記積分器の出力に接続された比較器３と、こ
の比較器の出力を一方の入力とし、上記クロツク
パルス発生器の出力を他方の入力とし、この比較
器の出力をこのクロツクパルスにより同期化し、
上記比較器の出力が反転したときに上記第二の手
段に対する開閉制御信号を発生する同期化回路４
と、 上記同期化回路の出力にしたがつて上記比較器
の比較電圧を零電位に切り替える比較電圧切替え
手段と、 上記基準電圧を上記積分器入力に与える通路の
抵抗値を切り替える重み付け手段と、 上記同期化回路４の出力Ｑおよび上記クロツク
パルスの論理積をとりデイジタル出力とする回路
６と を備えたことを特徴とするアナログ・デイジタル
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780084A JPS61116423A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780084A JPS61116423A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116423A JPS61116423A (ja) | 1986-06-03 |
| JPH0139250B2 true JPH0139250B2 (ja) | 1989-08-18 |
Family
ID=17020601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23780084A Granted JPS61116423A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3521112A1 (en) | 2018-02-05 | 2019-08-07 | Toyota Jidosha Kabushiki Kaisha | Vehicle occupant restraint device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695642B2 (ja) * | 1988-01-19 | 1994-11-24 | 横河電機株式会社 | 帰還パルス幅変調方式ａ／ｄ変換方法 |
-
1984
- 1984-11-12 JP JP23780084A patent/JPS61116423A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3521112A1 (en) | 2018-02-05 | 2019-08-07 | Toyota Jidosha Kabushiki Kaisha | Vehicle occupant restraint device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116423A (ja) | 1986-06-03 |
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