JPS61116423A - アナログ・デイジタル変換回路 - Google Patents
アナログ・デイジタル変換回路Info
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- JPS61116423A JPS61116423A JP23780084A JP23780084A JPS61116423A JP S61116423 A JPS61116423 A JP S61116423A JP 23780084 A JP23780084 A JP 23780084A JP 23780084 A JP23780084 A JP 23780084A JP S61116423 A JPS61116423 A JP S61116423A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ・ディジタル変換回路の構成に関す
る。特に、高速化を実現した帰還形パルス幅変調による
アナログ・ディジタル変換回路の改良に関する。
る。特に、高速化を実現した帰還形パルス幅変調による
アナログ・ディジタル変換回路の改良に関する。
従来の帰還形パルス幅変調によるアナログ・ディジタル
変換回路では、入力電圧は方形波クロック電圧（変調信
号電圧）、および比較器出力で切り替えられる基準電圧
とともに積分器に加えられる。比較器は、積分器出力と
零レベルを比較し、それが正のとき基準電圧が積分器へ
負帰還されるようにスイッチを切り替える。スイッチが
基準電圧側へ接している期間は、入力電圧の大きさによ
って変化し、その１周期にわたる平均値がちょうど入力
電圧と打ち消し合うところで平衡状態になる。
変換回路では、入力電圧は方形波クロック電圧（変調信
号電圧）、および比較器出力で切り替えられる基準電圧
とともに積分器に加えられる。比較器は、積分器出力と
零レベルを比較し、それが正のとき基準電圧が積分器へ
負帰還されるようにスイッチを切り替える。スイッチが
基準電圧側へ接している期間は、入力電圧の大きさによ
って変化し、その１周期にわたる平均値がちょうど入力
電圧と打ち消し合うところで平衡状態になる。
このような従来の帰還形パルス幅変調によるアナログ・
ディジタル変換回路では、入力の変化に対してアナログ
・ディジタル変換系が一次おくれ特性を示し、応答に時
間を要する問題点があった。
ディジタル変換回路では、入力の変化に対してアナログ
・ディジタル変換系が一次おくれ特性を示し、応答に時
間を要する問題点があった。
この問題点を解決するために、すでに一つの提案がなさ
れ実用化されている。それは、同期クロックの周波数を
上げて、帰還ループ内にＤ型フリップフロップ回路を挿
入し、１サンプルをこの同期クロックの何回かの積にす
ることにより、分解能を下げずにある程度高速化を達成
したものである（特願昭５５−１２５００９、［アナロ
グ・ディジタル変換器およびディジタル電圧計」）。
れ実用化されている。それは、同期クロックの周波数を
上げて、帰還ループ内にＤ型フリップフロップ回路を挿
入し、１サンプルをこの同期クロックの何回かの積にす
ることにより、分解能を下げずにある程度高速化を達成
したものである（特願昭５５−１２５００９、［アナロ
グ・ディジタル変換器およびディジタル電圧計」）。
ところが、このような従来の帰還形パルス幅変調による
アナログ・ディジタル変換回路では、やはりおくれ時間
をセロにすることはできず、同期クロックの数回分の時
間は待たなければならない。
アナログ・ディジタル変換回路では、やはりおくれ時間
をセロにすることはできず、同期クロックの数回分の時
間は待たなければならない。
また、これを短くするために同期クロックの周波数をト
げてゆくと、積分器の高域の特性が悪化し、それにより
周波数が制限されるなどの問題点があった。すなわち、
同期クロックの周波数は、現実的には数十メガヘルツ１
以下に制限されるので、一定時間で得られる分解能には
限度があり、アナログ・ディジタル変換回路の高速化の
妨げになっている。
げてゆくと、積分器の高域の特性が悪化し、それにより
周波数が制限されるなどの問題点があった。すなわち、
同期クロックの周波数は、現実的には数十メガヘルツ１
以下に制限されるので、一定時間で得られる分解能には
限度があり、アナログ・ディジタル変換回路の高速化の
妨げになっている。
本発明は、このような従来の問題点に着目してなされた
もので、同期クロックの周波数を上げることなく、入力
応答特性の応答時間を早くし、クロック周波数以−１−
の分解能を得ることができる帰還形パルス幅変調による
アナログ・ディジタル変換回路を提（Ｉｔすることを目
的とする。
もので、同期クロックの周波数を上げることなく、入力
応答特性の応答時間を早くし、クロック周波数以−１−
の分解能を得ることができる帰還形パルス幅変調による
アナログ・ディジタル変換回路を提（Ｉｔすることを目
的とする。
本発明は、被測定アナログ信号入力端子と、クロックパ
ルス発生器と、このクロックパルス発生器の出力を受け
て系を動作させる変調信号を発生する分周器と、基準抵
抗器に接続された基準電圧入力端子とを備え、上記変調
信号は上記基準電圧より大きい振幅の矩形波状であり、
さらに、上記基準電圧、上記変調信号および上記被測定
アナログ信号の加算電圧を積分する積分器と、この積分
器の入力端子と上記被測定アナログ信号の入力端子との
間に設けられ、この被測定アナログ信号を上記積分器の
入力端子に選択接続する第一の手段と、上記積分器の入
力端子と上記基準電圧入力端子との接続をスイッチング
する第二の手段と、上記積分器の出力に接続された比較
器と、この比較器の出力を一方の入力とし上記クロック
パルス発生器の出力を他方の入力とし、この比較器の出
力をこのクロックパルスにより同期化し、上記比較器の
出力が反転したときに上記第二の手段を１オン・オフ」
する開閉制御信号を発生する同期化回路と、この同期化
回路の出力のうち一方の出力と上記クロックパルス発生
器の出力とが二つの人力に接続された論理積回路と、こ
の論理積回路の出力が接続されたアナログ・ディジタル
変換出力端子とを備えたディジタル・アナログ変換回路
において、」１記変調信号は上記第−の手段の被測定ア
ナログ信号入力端子側に接続され、−１−記第一の手段
は、分周器の出力により切り替えられるように設定され
、−に配分周器および上記同期化回路の出力により、−
１−記比較器の比較電圧を零電位に切り替える比較電圧
切替え手段と、−１−記載ｉｉｊ抵抗器を切り替えて上
記基準電圧に重め付けを行う重め付し」手段と、上記比
較電圧切替え手段に同期して、上記開閉制御信号を上記
重みイ」け手段に送出する手段とを備えたごとを特徴と
する。
ルス発生器と、このクロックパルス発生器の出力を受け
て系を動作させる変調信号を発生する分周器と、基準抵
抗器に接続された基準電圧入力端子とを備え、上記変調
信号は上記基準電圧より大きい振幅の矩形波状であり、
さらに、上記基準電圧、上記変調信号および上記被測定
アナログ信号の加算電圧を積分する積分器と、この積分
器の入力端子と上記被測定アナログ信号の入力端子との
間に設けられ、この被測定アナログ信号を上記積分器の
入力端子に選択接続する第一の手段と、上記積分器の入
力端子と上記基準電圧入力端子との接続をスイッチング
する第二の手段と、上記積分器の出力に接続された比較
器と、この比較器の出力を一方の入力とし上記クロック
パルス発生器の出力を他方の入力とし、この比較器の出
力をこのクロックパルスにより同期化し、上記比較器の
出力が反転したときに上記第二の手段を１オン・オフ」
する開閉制御信号を発生する同期化回路と、この同期化
回路の出力のうち一方の出力と上記クロックパルス発生
器の出力とが二つの人力に接続された論理積回路と、こ
の論理積回路の出力が接続されたアナログ・ディジタル
変換出力端子とを備えたディジタル・アナログ変換回路
において、」１記変調信号は上記第−の手段の被測定ア
ナログ信号入力端子側に接続され、−１−記第一の手段
は、分周器の出力により切り替えられるように設定され
、−に配分周器および上記同期化回路の出力により、−
１−記比較器の比較電圧を零電位に切り替える比較電圧
切替え手段と、−１−記載ｉｉｊ抵抗器を切り替えて上
記基準電圧に重め付けを行う重め付し」手段と、上記比
較電圧切替え手段に同期して、上記開閉制御信号を上記
重みイ」け手段に送出する手段とを備えたごとを特徴と
する。
本発明は、帰還形パルス幅変調によるアナログ・ディジ
タル変換回路の積分器入力に入る入力信号と、同期クロ
ック信号とを積分時間に同期させて切り替え、二つの動
作状態を作ることにより、入力電圧に対する一次おくれ
特性をなくし、同期クロ・７りの周波数を上げることな
く、アナログ・ディジタル変換回路の応答を早くするこ
とができる。すなわち、アナログ・ディジタル変換が１
変換毎に終結し、前段の影響がないので入力に対する応
答は、アナログ・ディジタル変換開始の直前に変化があ
っても影響がない即応型のアナログ・ディジタル変換回
路を構成することができる。
タル変換回路の積分器入力に入る入力信号と、同期クロ
ック信号とを積分時間に同期させて切り替え、二つの動
作状態を作ることにより、入力電圧に対する一次おくれ
特性をなくし、同期クロ・７りの周波数を上げることな
く、アナログ・ディジタル変換回路の応答を早くするこ
とができる。すなわち、アナログ・ディジタル変換が１
変換毎に終結し、前段の影響がないので入力に対する応
答は、アナログ・ディジタル変換開始の直前に変化があ
っても影響がない即応型のアナログ・ディジタル変換回
路を構成することができる。
さらに、基準電流に重め付けをして積分器の放電時間の
測定分解能を上げているために、クロック周波数を上げ
ることなくアナログ・ディジタル変換回路の分解能を」
二げることができる。
測定分解能を上げているために、クロック周波数を上げ
ることなくアナログ・ディジタル変換回路の分解能を」
二げることができる。
以下、本発明の実施例方式を図面に基づいて説明する。
第１図は、帰還形パルス幅変調によるアナログ・ディジ
タル変換回路の一実施例を示す回路構成図である。
タル変換回路の一実施例を示す回路構成図である。
第１図において、被測定アナログ信号ＥＸが入力される
入力端子ＴＭ、は、入力抵抗器ＲＸおよびスイッチＳＷ
１を介して演算増幅器１の負入力端子に接続される。演
算増幅器１の負入力端子と出力端子間には、キャパシタ
Ｃ１が接続されて帰還回路を形成している。演算増幅器
１の正入力端子は接地されている。したがって、演算増
幅器１とこれに付属する入力回路および帰還回路とで構
成される回路は積分器２を形成する。同じく演算増幅器
１の負入力端子には、スイッチＳＷ、を介して変調信号
電圧±Ｅ０、およびスイッチＳＷ２またはＳＷ３を介し
て基準電圧子Ｅ８がそれぞれ印加される。ここで、スイ
ッチＳＷ２およびＳＷ３と基準電圧→−Ｅｓとの間に並
列接続される抵抗器Ｒ２、Ｒ３は、それぞれ重みイ１け
を行い積分器２に流入する電流を一定に保つための基準
抵抗器である。スイッチＳ Ｗｚ 、Ｓ Ｗ３は、例え
ばＦＥＴを用いた電子スイッチが用いられる。
入力端子ＴＭ、は、入力抵抗器ＲＸおよびスイッチＳＷ
１を介して演算増幅器１の負入力端子に接続される。演
算増幅器１の負入力端子と出力端子間には、キャパシタ
Ｃ１が接続されて帰還回路を形成している。演算増幅器
１の正入力端子は接地されている。したがって、演算増
幅器１とこれに付属する入力回路および帰還回路とで構
成される回路は積分器２を形成する。同じく演算増幅器
１の負入力端子には、スイッチＳＷ、を介して変調信号
電圧±Ｅ０、およびスイッチＳＷ２またはＳＷ３を介し
て基準電圧子Ｅ８がそれぞれ印加される。ここで、スイ
ッチＳＷ２およびＳＷ３と基準電圧→−Ｅｓとの間に並
列接続される抵抗器Ｒ２、Ｒ３は、それぞれ重みイ１け
を行い積分器２に流入する電流を一定に保つための基準
抵抗器である。スイッチＳ Ｗｚ 、Ｓ Ｗ３は、例え
ばＦＥＴを用いた電子スイッチが用いられる。
積分器２の出力は比較器３の負入力端子に接続される。
比較器３の正入力端子はスイッチｓｗ４を介して、比較
電圧子Ｅ、に接続されるがあるいは接地される。したが
って、比較器３は積分器２の出力を比較電圧子Ｅアまた
は零電位と比較することになる。比較器３の出力は、Ｄ
型フリップフロップ回路４のＤ入力端子に接続される。
電圧子Ｅ、に接続されるがあるいは接地される。したが
って、比較器３は積分器２の出力を比較電圧子Ｅアまた
は零電位と比較することになる。比較器３の出力は、Ｄ
型フリップフロップ回路４のＤ入力端子に接続される。
そのクロック入力端子ＣＫには、クロックパルス発生器
５の出力クロツクφが接続される。Ｄ型フリップフロッ
プ回路４のｄ出力が、スイッチＳＷ２またはスイッチＳ
Ｗ３の１オン・オフ」を制御する。
５の出力クロツクφが接続される。Ｄ型フリップフロッ
プ回路４のｄ出力が、スイッチＳＷ２またはスイッチＳ
Ｗ３の１オン・オフ」を制御する。
ここで、Ｄ型フリップフロップ回路４のｄ出力がｒＨＪ
のとき、スイッチＳＷ２またはスイッチＳＷ３が「オン
」になり、ｒＬＪのときスイッチＳＷ２またはスイッチ
ＳＷ３が「オフ」になるものとする。Ｄ型フリップフロ
ップ回路４のｄ出力は、スイッチＳＷ５により切り替え
られて、スイッチＳＷ２またはスイッチＳＷ、のいずれ
かに開閉制御信号として送出される。また、Ｄ型フリッ
プフロップ回路４のＱ出力は、論理積回路６の一方の入
力に接続される。他方の入力には、クロックパルス発生
器５の出力クロツクφが印加される。
のとき、スイッチＳＷ２またはスイッチＳＷ３が「オン
」になり、ｒＬＪのときスイッチＳＷ２またはスイッチ
ＳＷ３が「オフ」になるものとする。Ｄ型フリップフロ
ップ回路４のｄ出力は、スイッチＳＷ５により切り替え
られて、スイッチＳＷ２またはスイッチＳＷ、のいずれ
かに開閉制御信号として送出される。また、Ｄ型フリッ
プフロップ回路４のＱ出力は、論理積回路６の一方の入
力に接続される。他方の入力には、クロックパルス発生
器５の出力クロツクφが印加される。
この論理積回路６の出力がアナログ・ディジタル変換出
力であり、出力端子ＴＭ、に出力される。
力であり、出力端子ＴＭ、に出力される。
分周器７は、クロックパルス発生器５の出力クロックφ
を分周して変調信号電圧±Ｅｃを発生ずる。分周器７の
出力は、抵抗器Ｒ６を経て前述のようにスイッチＳＷ１
を介して積分器２に入力される。抵抗器Ｒｅとスイッチ
ＳＷ１との間には必要に応してキャパシタＣ２が挿入さ
れる。分周器７からのスイッチ切替え信号ＩＮＴが、ス
イッチＳＷ１の切り替えを制御し、例えばスイッチ切替
え信号ＩＮＴが「Ｉ］」のときに積分器２の入力には、
被測定アナログ信号ＥＸおよび変調信号電圧±Ｅｃが接
続され、ｒＬＪのときに積分器２の入力は、被測定アナ
ログ信号ＥＸおよび変調信号電圧±Ｅｃから切り離され
る。
を分周して変調信号電圧±Ｅｃを発生ずる。分周器７の
出力は、抵抗器Ｒ６を経て前述のようにスイッチＳＷ１
を介して積分器２に入力される。抵抗器Ｒｅとスイッチ
ＳＷ１との間には必要に応してキャパシタＣ２が挿入さ
れる。分周器７からのスイッチ切替え信号ＩＮＴが、ス
イッチＳＷ１の切り替えを制御し、例えばスイッチ切替
え信号ＩＮＴが「Ｉ］」のときに積分器２の入力には、
被測定アナログ信号ＥＸおよび変調信号電圧±Ｅｃが接
続され、ｒＬＪのときに積分器２の入力は、被測定アナ
ログ信号ＥＸおよび変調信号電圧±Ｅｃから切り離され
る。
入力端子ＴＭ、から被測定アナログ信号ＥＸが入力され
ると、積分器２は変調信号電圧子Ｅｃ、基準電圧子Ｅ、
の他に被測定アナログ信号ＥＸも含めて積分動作を行う
。
ると、積分器２は変調信号電圧子Ｅｃ、基準電圧子Ｅ、
の他に被測定アナログ信号ＥＸも含めて積分動作を行う
。
スイッチＳＷ１が積分器２の入力側にあるときは、通常
の帰還形パルス幅変調によるアナログ・ディジタル変換
回路である。積分器２、比較器３１、Ｄ型フリップフロ
ップ回路４およびスイッチＳＷ２で閉ループを構成し、
分周器７からの変調信号電圧子ＥＣの周波数に同期して
入力に比例したパルス幅をＱ出力端子から出力する。さ
らにスイッチＳＷＩを接地側にすると、Ｑ＝ ｒＨｊで
キャパシタＣ１に積分器出力Ｖ。が正となるチャージが
存在すると、比較器３の出力が反転した次のクロックφ
の立ち上がりまで、スイッチＳＷ２が閉じてキャパシタ
Ｃ１を放電する方向に電流が流れる。
の帰還形パルス幅変調によるアナログ・ディジタル変換
回路である。積分器２、比較器３１、Ｄ型フリップフロ
ップ回路４およびスイッチＳＷ２で閉ループを構成し、
分周器７からの変調信号電圧子ＥＣの周波数に同期して
入力に比例したパルス幅をＱ出力端子から出力する。さ
らにスイッチＳＷＩを接地側にすると、Ｑ＝ ｒＨｊで
キャパシタＣ１に積分器出力Ｖ。が正となるチャージが
存在すると、比較器３の出力が反転した次のクロックφ
の立ち上がりまで、スイッチＳＷ２が閉じてキャパシタ
Ｃ１を放電する方向に電流が流れる。
第２図は、本実施例回路の動作を説明するタイムチャー
トである。ＩＮＴがスイッチ切替え信号、±Ｅｃが変調
信号電圧、ＥＸが被測定アナログ信号、Ｌ ／ Ｓがリ
セット信号、■ｏが積分器出力、ＱがＤ型フリップフロ
ップ回路のＱ出力の波形を示す。変調信号電圧子Ｅｃ、
スイッチ切替え信号ＩＮＴおよびクロックψは、同一の
クロックパルス発生器５から作成され全て同期している
。
トである。ＩＮＴがスイッチ切替え信号、±Ｅｃが変調
信号電圧、ＥＸが被測定アナログ信号、Ｌ ／ Ｓがリ
セット信号、■ｏが積分器出力、ＱがＤ型フリップフロ
ップ回路のＱ出力の波形を示す。変調信号電圧子Ｅｃ、
スイッチ切替え信号ＩＮＴおよびクロックψは、同一の
クロックパルス発生器５から作成され全て同期している
。
積分器出力■。は、アナログ・ディジタル変換のスター
トの直前は、その前のアナログ・ディジタル変換の終わ
りの電圧に保持されたままで、０ボルトになっている。
トの直前は、その前のアナログ・ディジタル変換の終わ
りの電圧に保持されたままで、０ボルトになっている。
アナログ・ディジタル変換がスタートすると、スイッチ
切替え信号ＩＮＴが「１１」の時間に、基準抵抗器Ｒ２
を介した基準電圧］−Ｅ５、変調信号電圧±ＥＣおよび
被測定アナログ信号Ｅ、が積分器２の入力に加わり、帰
還形パルス幅変調によるアナログ・ディジタル変換回路
と同等の動作を行う。このスイッチ切替え信号ＴＮＴが
ｒ ｌ（Ｊの時間が、アナログ・ディジタル変換回路の
積分時間になる。また、積分器２の出力波形は一次おく
れ特性を示し、このとき比較器３の比較電圧は十Ｅ、に
なっているので、比較電圧＋ＥＴの点で積分器出力Ｖ。
切替え信号ＩＮＴが「１１」の時間に、基準抵抗器Ｒ２
を介した基準電圧］−Ｅ５、変調信号電圧±ＥＣおよび
被測定アナログ信号Ｅ、が積分器２の入力に加わり、帰
還形パルス幅変調によるアナログ・ディジタル変換回路
と同等の動作を行う。このスイッチ切替え信号ＴＮＴが
ｒ ｌ（Ｊの時間が、アナログ・ディジタル変換回路の
積分時間になる。また、積分器２の出力波形は一次おく
れ特性を示し、このとき比較器３の比較電圧は十Ｅ、に
なっているので、比較電圧＋ＥＴの点で積分器出力Ｖ。
が折れ曲がる波形になる。
スイッチ切替え信号ＴＮＴがｒＬＪになると、スイッチ
ＳＷｌが切り替わり、被測定アナログ信号ＥＸと変調信
号電圧±Ｅ、とば積分器３の入力に加わらなくなる。さ
らに積分器２の出力■。は「＋」側になっているので、
基準抵抗器Ｒ２を介した基準電圧＋Ｅｓにより、積分器
２のキャパシタＣＩの電荷が一定の割合で放電されるシ
ングル１．３ スロープのモードに切り替わる。
ＳＷｌが切り替わり、被測定アナログ信号ＥＸと変調信
号電圧±Ｅ、とば積分器３の入力に加わらなくなる。さ
らに積分器２の出力■。は「＋」側になっているので、
基準抵抗器Ｒ２を介した基準電圧＋Ｅｓにより、積分器
２のキャパシタＣＩの電荷が一定の割合で放電されるシ
ングル１．３ スロープのモードに切り替わる。
この動作は、積分器出力■。が比較電圧＋ＥＴをクロス
し、比較器３の出力が反転した次のクロックφの立ち上
がりまで続く。このとき、リセット信号Ｌ／ＳがｒＨＪ
からｒＬＪに切り替わり、スイッチＳＷ５をスイッチＳ
Ｗ２側からスイッチＳＷ３側に切り替え、同時に比較器
３の比較電圧を＋ＥＴから０ボルトに切り替える。この
とき、スイッチＳＷ２は「オフ」になり、スイッチＳＷ
３は「オン」になる。従って、積分器２に流入する基準
電流は、Ｉ２ （−＋ＥＳ／Ｒ２）からＩ３（−＋ＢＳ
／Ｒ３）に切り替わる。
し、比較器３の出力が反転した次のクロックφの立ち上
がりまで続く。このとき、リセット信号Ｌ／ＳがｒＨＪ
からｒＬＪに切り替わり、スイッチＳＷ５をスイッチＳ
Ｗ２側からスイッチＳＷ３側に切り替え、同時に比較器
３の比較電圧を＋ＥＴから０ボルトに切り替える。この
とき、スイッチＳＷ２は「オフ」になり、スイッチＳＷ
３は「オン」になる。従って、積分器２に流入する基準
電流は、Ｉ２ （−＋ＥＳ／Ｒ２）からＩ３（−＋ＢＳ
／Ｒ３）に切り替わる。
基準抵抗器は、
Ｒ２＝Ｒ３／ｎ
により、基準電流は
Ｉ、＝ｎＩ３
に重み付けされており、積分器出力Ｖ。は傾きが１ ／
ｎとなる。積分器出力Ｖ。がＯポルトをクロスして次
のクロックφの立ち上がりまで放電を続ける。その後は
スイッチＳＷ、 、ｓｗ、がともに「オフ」となり、積
分器出力Ｖ。がＯボルトに保持される。
ｎとなる。積分器出力Ｖ。がＯポルトをクロスして次
のクロックφの立ち上がりまで放電を続ける。その後は
スイッチＳＷ、 、ｓｗ、がともに「オフ」となり、積
分器出力Ｖ。がＯボルトに保持される。
出力端子ＴＭ２に接続される計数回路（図外）は、リセ
ット信号Ｌ／Ｓによるリセット動作で、スイッチＳＷ２
が１オン」する場合と、スイッチＳ Ｗ ｓが１オン」
する場合とをそれぞれ計数し、それぞれの計数値Ａ、
、Ａ２の二つを出力する。
ット信号Ｌ／Ｓによるリセット動作で、スイッチＳＷ２
が１オン」する場合と、スイッチＳ Ｗ ｓが１オン」
する場合とをそれぞれ計数し、それぞれの計数値Ａ、
、Ａ２の二つを出力する。
積分器出力■。がｔ、の時点で、比較電圧十Ｅ’ｒをク
ロスするとき、比較器３の出力は一時ｒＬＪになり、そ
れによりリセット信号Ｌ／ＳがｒＨＪから「Ｉ７」に切
り替わり、スイッチＳＷ４が切り替わって比較器３の比
較電圧が＋ＥＴからＯボルトに切り替わる。したがって
、Ｄ型フリップフロップ回路４のＱ出力は、クロックφ
に対し１周期分子ＬＪになり、Ａ２の計数値は実際にス
イッチＳＷ３が１オン」している時間よりも１クロック
分少なくなるので、Ａ２＋１を計数値とする。すなわち
、 Ｖ ｏ ｏｃｎ Ｘ Ａ １ ＋ Ａ ２ ＋ １の関
係が成立するので、Ａ、とＡ２の計数値を演算すること
により入力電圧を求めることができる。
ロスするとき、比較器３の出力は一時ｒＬＪになり、そ
れによりリセット信号Ｌ／ＳがｒＨＪから「Ｉ７」に切
り替わり、スイッチＳＷ４が切り替わって比較器３の比
較電圧が＋ＥＴからＯボルトに切り替わる。したがって
、Ｄ型フリップフロップ回路４のＱ出力は、クロックφ
に対し１周期分子ＬＪになり、Ａ２の計数値は実際にス
イッチＳＷ３が１オン」している時間よりも１クロック
分少なくなるので、Ａ２＋１を計数値とする。すなわち
、 Ｖ ｏ ｏｃｎ Ｘ Ａ １ ＋ Ａ ２ ＋ １の関
係が成立するので、Ａ、とＡ２の計数値を演算すること
により入力電圧を求めることができる。
また、比較器３に入力する比較電圧を０ホルトに固定し
、基準電流Ｉ２の極性を反対にすることにより、積分器
出力Ｖ。は、 Ｖｏｃｘ−ｎｘＡ、−Ａ２ の関係になり、同様にアナログ・ディジタル変換するこ
とが可能である。
、基準電流Ｉ２の極性を反対にすることにより、積分器
出力Ｖ。は、 Ｖｏｃｘ−ｎｘＡ、−Ａ２ の関係になり、同様にアナログ・ディジタル変換するこ
とが可能である。
基準電流の重み付け回路は、本実施例では並列に接続さ
れた基準抵抗器Ｒ２およびＲ８と、スイッチＳＷ２、Ｓ
Ｗ３およびＳＷＳ とで構成されたが、同様の重み付け
動作が可能であればこれに限定されるものではない。
れた基準抵抗器Ｒ２およびＲ８と、スイッチＳＷ２、Ｓ
Ｗ３およびＳＷＳ とで構成されたが、同様の重み付け
動作が可能であればこれに限定されるものではない。
また、入力抵抗器ＲＸは、被測定アナログ信号ＥＸの電
圧電流変換回路として機能し、したがって演算増幅器な
どによる能動素子を用いることもできる。
圧電流変換回路として機能し、したがって演算増幅器な
どによる能動素子を用いることもできる。
本発明アナログ・ディジタル変換回路は、基準電流に重
み付けをして、積分器放電時間の測定分解能を上げてい
るために、限界のある同期クロッりの周波数でさらに高
速化することができる。また、積分時間が一定であるの
で、Ｄ型フリップフロップ回路のｄ出力から積分器入力
間のスイ・ソチの立ち上がり、および立ち下がり特性の
影響による非直線性が生じないために、基準電流に重み
付けして高分解能化しても良い直線性を示すことができ
る。したがって、計測機器Ｏこ応用する場合のオートゼ
ロ、オートキャリブレーションが容易になり、また入力
がステップ状に変化するスキャナへの応用も可能になる
。
み付けをして、積分器放電時間の測定分解能を上げてい
るために、限界のある同期クロッりの周波数でさらに高
速化することができる。また、積分時間が一定であるの
で、Ｄ型フリップフロップ回路のｄ出力から積分器入力
間のスイ・ソチの立ち上がり、および立ち下がり特性の
影響による非直線性が生じないために、基準電流に重み
付けして高分解能化しても良い直線性を示すことができ
る。したがって、計測機器Ｏこ応用する場合のオートゼ
ロ、オートキャリブレーションが容易になり、また入力
がステップ状に変化するスキャナへの応用も可能になる
。
第１図は本発明の一実施例を示すブロック構成図・
第２図は本発明回路の動作を説明するタイムチャート。
１・・・演算増幅器、２・・・積分器、３・・・比較器
、４・・・Ｄ型フリップフロップ回路、５・・・クロッ
クパルス発生器、６・・・論理積回路、７・・・分周器
、ＴＭ。 ・・・入力端子、Ｔ Ｍ ｚ・・・出力端子、ＳＷ Ｉ
、ＳＷｚ、ＳＷ３、ＳＷ４、ｓｗ、・・・スイッチ、Ｅ
Ｘ・・・被測定アナログ信号、十Ｂ、・・・基準電圧、
±Ｅｃ・・・変調信号電圧、ＩＮＴ・・・スイッチ切替
え信号、Ｌ／Ｓ・・・リセット信号。
、４・・・Ｄ型フリップフロップ回路、５・・・クロッ
クパルス発生器、６・・・論理積回路、７・・・分周器
、ＴＭ。 ・・・入力端子、Ｔ Ｍ ｚ・・・出力端子、ＳＷ Ｉ
、ＳＷｚ、ＳＷ３、ＳＷ４、ｓｗ、・・・スイッチ、Ｅ
Ｘ・・・被測定アナログ信号、十Ｂ、・・・基準電圧、
±Ｅｃ・・・変調信号電圧、ＩＮＴ・・・スイッチ切替
え信号、Ｌ／Ｓ・・・リセット信号。
Claims (1)
- （１）被測定アナログ信号入力端子と、 クロックパルス発生器と、 このクロックパルス発生器の出力を受けて系を動作させ
る変調信号を発生する分周器と、 基準抵抗器に接続された基準電圧入力端子とを備え、 上記変調信号は上記基準電圧より大きい振幅の矩形波状
であり、 さらに、上記基準電圧、上記変調信号および上記被測定
アナログ信号の加算電圧を積分する積分器と、 この積分器の入力端子と上記被測定アナログ信号の入力
端子との間に設けられ、この被測定アナログ信号を上記
積分器の入力端子に選択接続する第一の手段と、 上記積分器の入力端子と上記基準電圧入力端子との接続
をスイッチングする第二の手段と、上記積分器の出力に
接続された比較器と、 この比較器の出力を一方の入力とし、上記クロックパル
ス発生器の出力を他方の入力とし、この比較器の出力を
このクロックパルスにより同期化し、上記比較器の出力
が反転したときに上記第二の手段を「オン・オフ」する
開閉制御信号を発生する同期化回路と、 この同期化回路の出力のうち一方の出力と上記クロック
パルス発生器の出力とが二つの入力に接続された論理積
回路と、 この論理積回路の出力が接続されたアナログ・ディジタ
ル変換出力端子と を備えたディジタル・アナログ変換回路において、 上記変調信号は上記第一の手段の被測定アナログ信号入
力端子側に接続され、 上記第一の手段は、上記分周器の出力により切り替えら
れるように設定され、 上記分周器および上記同期化回路の出力により、上記比
較器の比較電圧を零電位に切り替える比較電圧切替え手
段と、 上記基準抵抗器を切り替えて上記基準電圧に重み付けを
行う重み付け手段と、 上記比較電圧切替え手段に同期して、上記開閉制御信号
を上記重み付け手段に送出する手段とを備えたことを特
徴とするディジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780084A JPS61116423A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780084A JPS61116423A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116423A true JPS61116423A (ja) | 1986-06-03 |
| JPH0139250B2 JPH0139250B2 (ja) | 1989-08-18 |
Family
ID=17020601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23780084A Granted JPS61116423A (ja) | 1984-11-12 | 1984-11-12 | アナログ・デイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183918A (ja) * | 1988-01-19 | 1989-07-21 | Yokogawa Electric Corp | 帰還パルス幅変調方式ａ／ｄ変換方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6977592B2 (ja) | 2018-02-05 | 2021-12-08 | トヨタ自動車株式会社 | 車両用乗員拘束装置 |
-
1984
- 1984-11-12 JP JP23780084A patent/JPS61116423A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183918A (ja) * | 1988-01-19 | 1989-07-21 | Yokogawa Electric Corp | 帰還パルス幅変調方式ａ／ｄ変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139250B2 (ja) | 1989-08-18 |
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