JPH0144055B2 - - Google Patents
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- Publication number
- JPH0144055B2 JPH0144055B2 JP2395979A JP2395979A JPH0144055B2 JP H0144055 B2 JPH0144055 B2 JP H0144055B2 JP 2395979 A JP2395979 A JP 2395979A JP 2395979 A JP2395979 A JP 2395979A JP H0144055 B2 JPH0144055 B2 JP H0144055B2
- Authority
- JP
- Japan
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- integrator
- output
- sample
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- predetermined
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000002441 reversible effect Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明の変換器は積分用コンデンサーの誘電体
吸収及び絶縁抵抗の影響を受けないので従来形の
変換器に比べて極度に直線性に優れた極めて高精
度な変換器を実現することが出来る。一般にアナ
ログ・デジタル変換器の性能を決める重要な属性
は２つある。１つは精度であり他は変換速度であ
る。精度の重要な指標は直線性である。積分形ア
ナログ・デジタル変換器では積分器の出力波形が
入力電圧の正負に対して時間軸に対称であること
が高精度な直線性を得るために必要である。対称
性から外れることによつて例えば積分用コンデン
サの誘電体吸収等の原因による直線性を損う誤差
要因が発生する。パルス巾変調方式では転極誤
差、即ち絶対値の等しい正及び負の入力に対して
変換値が完全に一致しなければ精度上の致命的欠
陥となる。何故ならパルス巾変調方式では正又は
負フルスケールを独立に調整することは原理上不
可能であるからである。正負に渡るスパンと零点
のみしか調整できないからである。
吸収及び絶縁抵抗の影響を受けないので従来形の
変換器に比べて極度に直線性に優れた極めて高精
度な変換器を実現することが出来る。一般にアナ
ログ・デジタル変換器の性能を決める重要な属性
は２つある。１つは精度であり他は変換速度であ
る。精度の重要な指標は直線性である。積分形ア
ナログ・デジタル変換器では積分器の出力波形が
入力電圧の正負に対して時間軸に対称であること
が高精度な直線性を得るために必要である。対称
性から外れることによつて例えば積分用コンデン
サの誘電体吸収等の原因による直線性を損う誤差
要因が発生する。パルス巾変調方式では転極誤
差、即ち絶対値の等しい正及び負の入力に対して
変換値が完全に一致しなければ精度上の致命的欠
陥となる。何故ならパルス巾変調方式では正又は
負フルスケールを独立に調整することは原理上不
可能であるからである。正負に渡るスパンと零点
のみしか調整できないからである。
変換速度についていえば本発明の変換器は速指
応答が可能であり理論上の最高速度の変換が可能
であり、１周期で２次の微小量に収速可能であ
る。従来技術では時間軸に対する波形の対称性を
持ちかつ１周期で２次微小量に収速させ速指応答
を持つたパルス巾変調方式の積分形アナログ・デ
ジタル変換器は達成不可能であつた。
応答が可能であり理論上の最高速度の変換が可能
であり、１周期で２次の微小量に収速可能であ
る。従来技術では時間軸に対する波形の対称性を
持ちかつ１周期で２次微小量に収速させ速指応答
を持つたパルス巾変調方式の積分形アナログ・デ
ジタル変換器は達成不可能であつた。
本発明はこれを可能にした原理上の発明であ
る。変換動作は繰返し形であるが、その応答は速
指応答であり、１周期で２次の微小量以内に完全
に収速する驚異的に速い応答パラメーターを持つ
ており、速指収束条件は被変換未知電圧レベルに
無関係であるという優れた特徴を持つており、か
つ変換の１周期は完全に外部クロツクと同期して
いるのでこの変換原理の応用回路は広く、本積分
形変換器に於ても多数の有用な応用回路を得るこ
とが出来る。又マイクロプロセツサー制御により
各種変換誤差を消去して高精度な変換器を構成す
ることに極めて適しており、未知電圧の積分と変
換が同時に行われる時間損失のない変換器を実現
出来ることは上述の変換周期とクロツクが完全に
同期している理由による。
る。変換動作は繰返し形であるが、その応答は速
指応答であり、１周期で２次の微小量以内に完全
に収速する驚異的に速い応答パラメーターを持つ
ており、速指収束条件は被変換未知電圧レベルに
無関係であるという優れた特徴を持つており、か
つ変換の１周期は完全に外部クロツクと同期して
いるのでこの変換原理の応用回路は広く、本積分
形変換器に於ても多数の有用な応用回路を得るこ
とが出来る。又マイクロプロセツサー制御により
各種変換誤差を消去して高精度な変換器を構成す
ることに極めて適しており、未知電圧の積分と変
換が同時に行われる時間損失のない変換器を実現
出来ることは上述の変換周期とクロツクが完全に
同期している理由による。
未知電圧の正負に対して積分器の動作波形は時
間軸に対して完全に対称なので絶対値の等しい未
知電圧の変換値は完全に一致する。
間軸に対して完全に対称なので絶対値の等しい未
知電圧の変換値は完全に一致する。
本発明による変換器の第１実施回路例について
以下に説明する。第１図に回路図を示し、第２図
にその動作電圧波形を示す。未知電圧Exは積分
器の入力抵抗R1に連続的に印加される。第２図
に示すT0は１周期を示し連続的にこの周期を繰
返している。１周期に２回、即ちT0／２時間毎
に積分器の出力はサープルホールドコンデンサー
Csに記憶される。第２図ｆにサンプルパルスを示
すがこれはスイツチS3を駆動する。第１図に示す
C2は周期T0を決定するための計数器であり、又
C3はサンプリングパルス巾を決定するための計
数器である。第１図に示すTAGは三角波発生器
であり、T0を周期とする連続的な三角波を発生
する。この三角波の精度は変換器の精度に影響を
及ぼさない。ホールドコンデンサーCs及びopア
ンプで構成されるサンプルホールド回路の出力は
比較器cp1に接続され前記の三角波と比較される。
未知電圧Ex＜０の場合について説明すれば周期
の始めにサンプルホールドされた積分器の出力は
第２図ａに示す様に三角波と点Ｐで交わるので比
較器cp1はｅに示す様に出力を反転する。この時
までｂに示す様に正の参照電圧Erを積分していた
積分器はこの時スイツチS1を開きS2を閉じて−Er
を積分する。この積分器の出力波形をａのEx＜
０の波形で示す。T0／２時間の経過前ｔからサ
ンプルパルスがｆに示すように発生して積分器の
新しい出力をサンプルホールドする。。サンプル
ホールド出力は再び三角波とＱ点で交わるので
cp1の出力は反転し積分器には再び正の参照電圧
が接続される。
以下に説明する。第１図に回路図を示し、第２図
にその動作電圧波形を示す。未知電圧Exは積分
器の入力抵抗R1に連続的に印加される。第２図
に示すT0は１周期を示し連続的にこの周期を繰
返している。１周期に２回、即ちT0／２時間毎
に積分器の出力はサープルホールドコンデンサー
Csに記憶される。第２図ｆにサンプルパルスを示
すがこれはスイツチS3を駆動する。第１図に示す
C2は周期T0を決定するための計数器であり、又
C3はサンプリングパルス巾を決定するための計
数器である。第１図に示すTAGは三角波発生器
であり、T0を周期とする連続的な三角波を発生
する。この三角波の精度は変換器の精度に影響を
及ぼさない。ホールドコンデンサーCs及びopア
ンプで構成されるサンプルホールド回路の出力は
比較器cp1に接続され前記の三角波と比較される。
未知電圧Ex＜０の場合について説明すれば周期
の始めにサンプルホールドされた積分器の出力は
第２図ａに示す様に三角波と点Ｐで交わるので比
較器cp1はｅに示す様に出力を反転する。この時
までｂに示す様に正の参照電圧Erを積分していた
積分器はこの時スイツチS1を開きS2を閉じて−Er
を積分する。この積分器の出力波形をａのEx＜
０の波形で示す。T0／２時間の経過前ｔからサ
ンプルパルスがｆに示すように発生して積分器の
新しい出力をサンプルホールドする。。サンプル
ホールド出力は再び三角波とＱ点で交わるので
cp1の出力は反転し積分器には再び正の参照電圧
が接続される。
１周期はT0時間で終り２周期以降も同様な動
作を連続的に繰返す。Ex＝０及びEx＞０の場合
も同様な動作が行われ、その積分器の入力波形を
図ｃ及びｄに示す。求める未知電圧のアナログ・
デジタル変換値は１周期間の積分量を零と置いて
得られる。即ち正の参照電圧を積分した時間T1
と負の参照電圧の積分時間T2との差の時間を可
逆計数器c1でクロツクパルスφを形数することに
よつて変換値が得られる。式で表わせばExT0＋
T1Er−T2Er＝０、これを解いてEx／Er＝−
（R1／R2）・（T1−T2）／T0である。T2−T1＞０
の時Exの負極性信号が第１図のPLTY端子に出
力される。上記三角波の時間に対する電圧の正の
勾配をＧとし又R2R1とすれば系の速指条件は
2Er／R1C0＝Ｇである。即ち未知電圧Exに無関係
である。ｎを周期の数とすればｎ周期目の収束の
誤差は（2Er／R1C0−Ｇ）2nで与えられるので収束
は極度に速く、１周期で２次の微小量以内に収束
する。これは１周期内で２回新しい積分器の出力
がサンプルホールドされ収束動作が２回行われる
ことに由来する。
作を連続的に繰返す。Ex＝０及びEx＞０の場合
も同様な動作が行われ、その積分器の入力波形を
図ｃ及びｄに示す。求める未知電圧のアナログ・
デジタル変換値は１周期間の積分量を零と置いて
得られる。即ち正の参照電圧を積分した時間T1
と負の参照電圧の積分時間T2との差の時間を可
逆計数器c1でクロツクパルスφを形数することに
よつて変換値が得られる。式で表わせばExT0＋
T1Er−T2Er＝０、これを解いてEx／Er＝−
（R1／R2）・（T1−T2）／T0である。T2−T1＞０
の時Exの負極性信号が第１図のPLTY端子に出
力される。上記三角波の時間に対する電圧の正の
勾配をＧとし又R2R1とすれば系の速指条件は
2Er／R1C0＝Ｇである。即ち未知電圧Exに無関係
である。ｎを周期の数とすればｎ周期目の収束の
誤差は（2Er／R1C0−Ｇ）2nで与えられるので収束
は極度に速く、１周期で２次の微小量以内に収束
する。これは１周期内で２回新しい積分器の出力
がサンプルホールドされ収束動作が２回行われる
ことに由来する。
本発明の変換器は未知電圧を高精度な時間巾に
変換する動作を原理的に含んでいるので、即ち前
記比較器cp1の出力をパルス巾変調出力とするパ
ルス巾変調回路を含んでおり第１実施例回路から
パルス幅変調回路の応用として容易に高精度な乗
算器を構成することが出来る。
変換する動作を原理的に含んでいるので、即ち前
記比較器cp1の出力をパルス巾変調出力とするパ
ルス巾変調回路を含んでおり第１実施例回路から
パルス幅変調回路の応用として容易に高精度な乗
算器を構成することが出来る。
第１図は実施例回路系統図、第２図は動作波形
線図、A1及びA2はopアンプ、cp1は比較器、C1
〜C3は計数器、CTLは制御回路、CLは発振器、
TAGは三角波発生器及びSE1，SE2及びSE3はス
イツチを示す。
線図、A1及びA2はopアンプ、cp1は比較器、C1
〜C3は計数器、CTLは制御回路、CLは発振器、
TAGは三角波発生器及びSE1，SE2及びSE3はス
イツチを示す。
Claims (1)
- 【特許請求の範囲】 １ 加算積分器、サンプルホールド回路、サンプ
ルホールド回路に接続された比較器、比較器の第
２の入力に接続された所定の周波数の三角波発生
器、上記加算積分器の第１の入力に接続された未
知アナログ電圧源、正及び負の参照電圧源、参照
電圧源と上記加算積分器の第２の入力との間に接
続された複数のスイツチ手段、前記加算積分器の
出力と前記サンプルホールド回路との間に接続さ
れたスイツチ手段、クロツクパルスの源、クロツ
クパルスの源及び比較器に応答し、所定のシーケ
ンスに従つて前記スイツチ手段を駆動して等しい
所定の周期を連続的に繰返して動作させる回路手
段及び可逆カウンタ手段、前記所定の周波数に同
期しかつ２倍の周波数で積分器の出力をサンプル
ホールドし、サンプルホールド出力は所定の周期
内で２回前記三角波と交又し、積分器の入力端子
に印加される加算電圧の平均値が零になるように
比較器の出力が極性を反転する毎に異つた極性の
参照電圧を積分器に接続し、前記所定の周期内で
所定の極性の参照電圧が積分器に接続されている
時間の間クロツクパルスを所定の方向へ計数し、
所定の極性と異る極性の参照電圧が積分器に接続
されている時間の間クロツクパルスを他方向へ計
数し、所定の周期内に於ける前記可逆カウンタ手
段の計数値が未知電圧のデジタル値を示す積分形
アナログ・デジタル変換器。 ２ 加算積分器、サンプルホールド回路、サンプ
ルホールド回路に接続された比較器、比較器の第
２の入力に接続された所定の周波数の三角波発生
器、上記加算積分器の第１の入力に接続された未
知アナログ電圧源、正及び負の参照電圧源、参照
電圧源と上記加算積分器の第２の入力との間に接
続された複数のスイツチ手段、前記加算積分器の
出力と前記サンプルホールド回路との間に接続さ
れたスイツチ手段、クロツクパルスの源、クロツ
クパルスの源及び比較器に応答し、所定のシーケ
ンスに従つて前記スイツチ手段を駆動して等しい
所定の周期を連続的に繰返して動作させる回路手
段、前記所定の周波数に同期しかつ２倍の周波数
で積分器の出力をサンプルホールドし、サンプル
ホールド出力は所定の周期内で２回前記三角波と
交又し、積分器の入力端子に印加される加算電圧
の平均値が零になるように比較器の出力が極性を
反転する毎に異つた極性の参照電圧を積分器に接
続し、前記比較器の出力が未知電圧のパルス巾変
調出力を示すパルス巾変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2395979A JPS55117328A (en) | 1979-03-01 | 1979-03-01 | Integrating type analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2395979A JPS55117328A (en) | 1979-03-01 | 1979-03-01 | Integrating type analog-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117328A JPS55117328A (en) | 1980-09-09 |
| JPH0144055B2 true JPH0144055B2 (ja) | 1989-09-25 |
Family
ID=12125076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2395979A Granted JPS55117328A (en) | 1979-03-01 | 1979-03-01 | Integrating type analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55117328A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161774A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | 乗算型ａ／ｄ変換器 |
-
1979
- 1979-03-01 JP JP2395979A patent/JPS55117328A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55117328A (en) | 1980-09-09 |
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