JPH0695642B2 - 帰還パルス幅変調方式ａ／ｄ変換方法 - Google Patents
帰還パルス幅変調方式ａ／ｄ変換方法Info
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- JPH0695642B2 JPH0695642B2 JP63007587A JP758788A JPH0695642B2 JP H0695642 B2 JPH0695642 B2 JP H0695642B2 JP 63007587 A JP63007587 A JP 63007587A JP 758788 A JP758788 A JP 758788A JP H0695642 B2 JPH0695642 B2 JP H0695642B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、帰還形パルス幅変調方式のA/D変換方法に
際し、特に変換時間が短く出来る変換方法に関するもの
である。
際し、特に変換時間が短く出来る変換方法に関するもの
である。
＜従来技術＞ アナログ信号をデジタル信号に変換する方法の一つとし
て帰還形パルス幅変調方式がある。第７図に帰還形パル
ス幅変調方式のA/D変換器の構成を示す。第７図におい
て、入力信号Exは抵抗R1を介して積分器１に入力され積
分される。積分器１の入力端子と出力端子との間にはコ
ンデンサC1が接続されている。この積分器１には抵抗R2
を介して＋Esまたは−Esの大きさの基準信号１及び抵抗
R3、コンデンサC2を介して＋Ecまたは−Ecの大きさの基
準信号２が入力される。基準信号２は矩形波発生回路２
で発生される。また、基準信号１の＋Esと−Esはスイッ
チSWで選択される。この積分器１の出力は比較器３に入
力され、共通電位と比較される。比較器３の出力はパル
ス信号として出力されると共にスイッチSWを駆動する。
て帰還形パルス幅変調方式がある。第７図に帰還形パル
ス幅変調方式のA/D変換器の構成を示す。第７図におい
て、入力信号Exは抵抗R1を介して積分器１に入力され積
分される。積分器１の入力端子と出力端子との間にはコ
ンデンサC1が接続されている。この積分器１には抵抗R2
を介して＋Esまたは−Esの大きさの基準信号１及び抵抗
R3、コンデンサC2を介して＋Ecまたは−Ecの大きさの基
準信号２が入力される。基準信号２は矩形波発生回路２
で発生される。また、基準信号１の＋Esと−Esはスイッ
チSWで選択される。この積分器１の出力は比較器３に入
力され、共通電位と比較される。比較器３の出力はパル
ス信号として出力されると共にスイッチSWを駆動する。
次に、この帰還形パルス幅変調方式A/D変換器の動作を
第８図に基づいて説明する。第８図（Ａ）は基準信号
１、（Ｂ）は基準信号２、（Ｃ）は積分器１の出力、
（Ｄ）は比較器３の出力を表わす。基準信号２は（Ｂ）
に示すように一定周期Ｔを有し、＋Ecと−Ecの大きさの
信号を交互に発生する。積分器１は基準信号１、２及び
入力信号Exを積分する。時刻t0では（Ｃ）に示すように
積分器１の出力は負、基準信号２は−Ec、基準信号１は
−Ｅに負であり、積分器１の出力は傾きm0で増加する。
時刻t1で積分器１の出力が負から正に変化するので、
（Ｄ）に示すように比較器３の出力が高レベルになり、
この出力によりスイッチSWが駆動されて基準信号１は＋
EEsEその為、積分器１の出力は（Ｃ）に示すように前と
は異なる傾きm1で増加する。時刻t2で（Ｂ）に示すよう
に基準信号２が＋EcにＥし、その為、積分器１の出力は
傾きm2で減少する。時刻t3で積分器１の出力が負に変化
するので、比較器３の出力が低レベルになり、この出力
によりスイッチSWが制御されて基準信号１が−ESになＥ
為、積E1は傾きm3で減少する。この動作が繰り返し実行
される。この様な構成では、積分器１に注入された電荷
の総和が１周期間でゼロになるので、基準信号１が＋ES
である期Ｅわち周期TE比較器３の出力が正である期間は
入力信号Exの大きさに比Ｅ、入力信号Exはパルス幅信号
Ｅ換され、これからデジタル信号に変換出来る。
第８図に基づいて説明する。第８図（Ａ）は基準信号
１、（Ｂ）は基準信号２、（Ｃ）は積分器１の出力、
（Ｄ）は比較器３の出力を表わす。基準信号２は（Ｂ）
に示すように一定周期Ｔを有し、＋Ecと−Ecの大きさの
信号を交互に発生する。積分器１は基準信号１、２及び
入力信号Exを積分する。時刻t0では（Ｃ）に示すように
積分器１の出力は負、基準信号２は−Ec、基準信号１は
−Ｅに負であり、積分器１の出力は傾きm0で増加する。
時刻t1で積分器１の出力が負から正に変化するので、
（Ｄ）に示すように比較器３の出力が高レベルになり、
この出力によりスイッチSWが駆動されて基準信号１は＋
EEsEその為、積分器１の出力は（Ｃ）に示すように前と
は異なる傾きm1で増加する。時刻t2で（Ｂ）に示すよう
に基準信号２が＋EcにＥし、その為、積分器１の出力は
傾きm2で減少する。時刻t3で積分器１の出力が負に変化
するので、比較器３の出力が低レベルになり、この出力
によりスイッチSWが制御されて基準信号１が−ESになＥ
為、積E1は傾きm3で減少する。この動作が繰り返し実行
される。この様な構成では、積分器１に注入された電荷
の総和が１周期間でゼロになるので、基準信号１が＋ES
である期Ｅわち周期TE比較器３の出力が正である期間は
入力信号Exの大きさに比Ｅ、入力信号Exはパルス幅信号
Ｅ換され、これからデジタル信号に変換出来る。
＜発明が解決すべき問題点＞ しかしながら、この様な帰還形パルス幅変調方式A/D変
換器には次のような問題点がある。このA/D変換方法は
矩形波発生回路２の出力である基準信号２により積分器
１の出力が増加するか減少するかを規制する事によっ
て、この積分器１の出力が正である期間の比が入力信号
に比例する事を利用するものであるが、正である期間は
積分器１の出力が増加を開始する時点すなわちt0におけ
る積分器１の出力の大きさによって変化する。すなわ
ち、積分器１の出力が負の方向に大きい時に増加が開始
されると積分器１の出力が正である期間は短くなり、パ
ルス幅変換された出力が小さくなる。入力信号が一定で
あると積分器１の出力はバランスし、正確なパルス幅信
号に変換されるが、急激に変化した時はバランスするま
でに時間がかかるため応答時間が遅くなるという欠点が
あった。通常高精度の測定を行う場合はバランスするま
でに５周期以上の時間がかかるために、測定の前に応答
時間を考慮して待ち時間を設ける必要があった。
換器には次のような問題点がある。このA/D変換方法は
矩形波発生回路２の出力である基準信号２により積分器
１の出力が増加するか減少するかを規制する事によっ
て、この積分器１の出力が正である期間の比が入力信号
に比例する事を利用するものであるが、正である期間は
積分器１の出力が増加を開始する時点すなわちt0におけ
る積分器１の出力の大きさによって変化する。すなわ
ち、積分器１の出力が負の方向に大きい時に増加が開始
されると積分器１の出力が正である期間は短くなり、パ
ルス幅変換された出力が小さくなる。入力信号が一定で
あると積分器１の出力はバランスし、正確なパルス幅信
号に変換されるが、急激に変化した時はバランスするま
でに時間がかかるため応答時間が遅くなるという欠点が
あった。通常高精度の測定を行う場合はバランスするま
でに５周期以上の時間がかかるために、測定の前に応答
時間を考慮して待ち時間を設ける必要があった。
＜発明の目的＞ この発明の目的は、応答時間が早く出来る帰還形パルス
幅変調方式A/D変換方法を提供する事にある。
幅変調方式A/D変換方法を提供する事にある。
＜問題点を解決する為の手段＞ 前記問題点を解決する為に本発明は、 入力信号Vinと第１の基準信号と一定周期を有する第２
の基準信号を所定周期間の時間Ｔ積分し、この第２の基
準信号により積分値の増加減少方向を規制して前記積分
した値の正負に応じて前記第１の基準信号の値を変化さ
せることにより前記積分器に注入される電荷の総和をゼ
ロにすると共に、 前記積分した値が正である時間を合計した第１の時間T1
と、前記最初の積分周期で積分した値が増加し始めてか
らゼロになるまでの第２の時間T2と、前記最後の積分周
期で積分した値が増加し始めてからゼロになるまでの第
３の時間T3を求め、 これら第１の時間T1と、第３の時間T3と第２の時間T2の
差の時間及び前記所定周期間の時間Ｔから次式により前
記入力信号の値Vinを求める事を特徴とするものであ
る。
の基準信号を所定周期間の時間Ｔ積分し、この第２の基
準信号により積分値の増加減少方向を規制して前記積分
した値の正負に応じて前記第１の基準信号の値を変化さ
せることにより前記積分器に注入される電荷の総和をゼ
ロにすると共に、 前記積分した値が正である時間を合計した第１の時間T1
と、前記最初の積分周期で積分した値が増加し始めてか
らゼロになるまでの第２の時間T2と、前記最後の積分周
期で積分した値が増加し始めてからゼロになるまでの第
３の時間T3を求め、 これら第１の時間T1と、第３の時間T3と第２の時間T2の
差の時間及び前記所定周期間の時間Ｔから次式により前
記入力信号の値Vinを求める事を特徴とするものであ
る。
Vin＝｛−（T1・K1＋Ｔ・K2）｝／｛Ｔ＋（T3−T2）｝/
K3 K1,K2,K3は定数 ＜実施例＞ 第１図に本発明に係る帰還形パルス幅変調方式A/D変換
方法を実現する回路の原理的構成を示す。第１図におい
て、10は積分器であり、演算増幅器101及びコンデンサ1
02から構成されている。コンデンサ102は演算増幅器101
の反転入力端子と出力端子の間に、演算増幅器101の非
反転入力端子は共通電位点に接続されている。入力信号
Vinは抵抗11を介して演算増幅器101の反転入力端子に入
力される。12は基準信号発生器であり、第２の基準信号
を発生する。この第２の基準信号は抵抗13を介して演算
増幅器101の反転入力端子に入力される。14は基準電源
であり、大きさEmの電圧信号を発生する。この電圧信号
は抵抗15を介して演算増幅器101の反転入力端子に入力
される。16は基準電源であり、大きさESの電圧信号を発
生する。この電圧信号は抵抗17及びスイッチ18を介して
演算増幅器101の反転入力端子に入力される。基準電源1
4、16及びスイッチ18で第１の基準信号を発生する。19
は比較器であり、その非反転入力端子に積分器10の出力
が入力される。また、その反転入力端子は共通電位点に
接続される。比較器19の出力によりスイッチ18が制御さ
れる。
K3 K1,K2,K3は定数 ＜実施例＞ 第１図に本発明に係る帰還形パルス幅変調方式A/D変換
方法を実現する回路の原理的構成を示す。第１図におい
て、10は積分器であり、演算増幅器101及びコンデンサ1
02から構成されている。コンデンサ102は演算増幅器101
の反転入力端子と出力端子の間に、演算増幅器101の非
反転入力端子は共通電位点に接続されている。入力信号
Vinは抵抗11を介して演算増幅器101の反転入力端子に入
力される。12は基準信号発生器であり、第２の基準信号
を発生する。この第２の基準信号は抵抗13を介して演算
増幅器101の反転入力端子に入力される。14は基準電源
であり、大きさEmの電圧信号を発生する。この電圧信号
は抵抗15を介して演算増幅器101の反転入力端子に入力
される。16は基準電源であり、大きさESの電圧信号を発
生する。この電圧信号は抵抗17及びスイッチ18を介して
演算増幅器101の反転入力端子に入力される。基準電源1
4、16及びスイッチ18で第１の基準信号を発生する。19
は比較器であり、その非反転入力端子に積分器10の出力
が入力される。また、その反転入力端子は共通電位点に
接続される。比較器19の出力によりスイッチ18が制御さ
れる。
次に、入力信号Vinの求め方を第２図に基づいて説明す
る。なお、基準信号発生器12の出力信号すなわち第２の
基準信号の大きさをEc、コンデンサ102の容量をＣ、抵
抗11、13、15,17の抵抗値をそれぞれRin、Rc、Rm、RSと
する。第２図（Ａ）は第２の基準信号であり、周期Ｔか
つデューティ比50％で大きさがゼロとEcの信号を発生す
る。この信号は積分器10の出力が増加するか減少するか
を規制する。また、スイッチ18は比較器19の出力が高レ
ベルの時にオンされる。時刻t0で第２の基準信号がゼロ
になり、かつ積分器10の出力が負であるとする。積分器
10は入力信号Vin及び基準電源14の出力Emを積分し、傾
きk0で増加する。時刻t1で積分器10の出力がゼロ点を横
切ると、比較器19の出力は正になり、スイッチ18がオン
になる。その為、基準電源16が積分器10に接続される。
積分器10は入力信号Vin、基準電源14、16の出力Em、Es
を積分するのでその出力は増加し、その傾きk1は、 k1＝−（Vin/Rin＋Em/Rm＋Es/RS）/C になる。時刻t2で第２の基準信号がEcになるの積分器10
の出力は減少を始め、その傾きk2は、 k2＝−（Vin/Rin＋Em/Rm＋Ec/Rc ＋Es/Rs）/C になる。時刻t3で積分器10の出力が負になるために比較
器19の出力がゼロになり、スイッチ18によって基準電源
16は切り離される。従って、積分器10の出力変化の傾き
k3は、 k3＝−（Vin/Rin＋Em/Rm＋Ec/Rc）/C になる。時刻t4で第２と基準信号がゼロになるので、積
分器10の出力は増加を開始し、その変化の傾きk4は、 k4＝−（Vin/Rin＋Em/Rm）/C になる。また、積分器10の出力は時刻t1とt5で同じ値
（この例ではゼロ）になるので、積分器10の出力が増加
する時に注入される電荷と減少する時に引き出される電
荷は等しくなる。従って、 k1（t2−t1）＋k4（t5−t4）＝ −k2（t3−t2）−k3（t4−t3） が成立する。この関係は全ての周期について成立するの
で、（Ｃ）に示すようにｎ番目の周期のt1〜t5に対応す
る時刻をt4n-3〜t4n+1とし、傾きk1〜k4に対応する傾き
をt4n-3〜t4nとすると、 k4n-3（t4n-2−t4n-3）＋k4n（t4n+1−t4n） ＝−k4n-2（t4n-1−t4n-2）＋k4n-1（t4n−t4n-1） t4n+1−t1＝nT＋（t4n+1−t4n）−（t1−t0） k1＝k5＝…………＝k4n-3 k2＝k6＝…………＝k4n-2 k3＝k7＝…………＝k4n-1 k0＝k4＝k8＝…………＝k4n が成立する。但し、Ｔは第２の基準信号の周期である。
これらの結果から、 但 Δt4i-3＝t4i-2−t4i-3 Δt4i-2＝t4i-1−t4i-2 Δt4n＝t4n+1−t4n Δt0＝t1−t0 になり、入力信号Vinが測定出来る。
る。なお、基準信号発生器12の出力信号すなわち第２の
基準信号の大きさをEc、コンデンサ102の容量をＣ、抵
抗11、13、15,17の抵抗値をそれぞれRin、Rc、Rm、RSと
する。第２図（Ａ）は第２の基準信号であり、周期Ｔか
つデューティ比50％で大きさがゼロとEcの信号を発生す
る。この信号は積分器10の出力が増加するか減少するか
を規制する。また、スイッチ18は比較器19の出力が高レ
ベルの時にオンされる。時刻t0で第２の基準信号がゼロ
になり、かつ積分器10の出力が負であるとする。積分器
10は入力信号Vin及び基準電源14の出力Emを積分し、傾
きk0で増加する。時刻t1で積分器10の出力がゼロ点を横
切ると、比較器19の出力は正になり、スイッチ18がオン
になる。その為、基準電源16が積分器10に接続される。
積分器10は入力信号Vin、基準電源14、16の出力Em、Es
を積分するのでその出力は増加し、その傾きk1は、 k1＝−（Vin/Rin＋Em/Rm＋Es/RS）/C になる。時刻t2で第２の基準信号がEcになるの積分器10
の出力は減少を始め、その傾きk2は、 k2＝−（Vin/Rin＋Em/Rm＋Ec/Rc ＋Es/Rs）/C になる。時刻t3で積分器10の出力が負になるために比較
器19の出力がゼロになり、スイッチ18によって基準電源
16は切り離される。従って、積分器10の出力変化の傾き
k3は、 k3＝−（Vin/Rin＋Em/Rm＋Ec/Rc）/C になる。時刻t4で第２と基準信号がゼロになるので、積
分器10の出力は増加を開始し、その変化の傾きk4は、 k4＝−（Vin/Rin＋Em/Rm）/C になる。また、積分器10の出力は時刻t1とt5で同じ値
（この例ではゼロ）になるので、積分器10の出力が増加
する時に注入される電荷と減少する時に引き出される電
荷は等しくなる。従って、 k1（t2−t1）＋k4（t5−t4）＝ −k2（t3−t2）−k3（t4−t3） が成立する。この関係は全ての周期について成立するの
で、（Ｃ）に示すようにｎ番目の周期のt1〜t5に対応す
る時刻をt4n-3〜t4n+1とし、傾きk1〜k4に対応する傾き
をt4n-3〜t4nとすると、 k4n-3（t4n-2−t4n-3）＋k4n（t4n+1−t4n） ＝−k4n-2（t4n-1−t4n-2）＋k4n-1（t4n−t4n-1） t4n+1−t1＝nT＋（t4n+1−t4n）−（t1−t0） k1＝k5＝…………＝k4n-3 k2＝k6＝…………＝k4n-2 k3＝k7＝…………＝k4n-1 k0＝k4＝k8＝…………＝k4n が成立する。但し、Ｔは第２の基準信号の周期である。
これらの結果から、 但 Δt4i-3＝t4i-2−t4i-3 Δt4i-2＝t4i-1−t4i-2 Δt4n＝t4n+1−t4n Δt0＝t1−t0 になり、入力信号Vinが測定出来る。
第３図に測定回路の具体例を示す。なお、第１図と同じ
要素には同一符号を付し、説明を省略する。第３図にお
いて、20はＤ型フリップフロップであり、そのデータ端
子Ｄに比較器19の出力が入力される。またその非反転出
力ＱはANDゲート21に、反転入力はANDゲート22に入力
される。また、この反転出力はスイッチ18を駆動す
る。23、24はカウンタであり、それぞれANDゲート21、2
2の出力をカウントする。25はプロセッサであり、カウ
ンタ23、24の出力を読み出して前記（１）式に基づいて
入力信号Vinを演算する。26は信号発生器であり、EC、I
NT、MCLK、INT2の各信号を発生する。この信号発生器26
はプロセッサ25によって制御される。信号ECはインバー
タ29を介してANDゲート22に、信号INTはANDゲート21
に、MCLKはANDゲート21、22及びＤ型フリップフロップ2
0のクロック端子Ｃに、INT2はANDゲート22に入力され
る。27はスイッチであり、信号ECによって駆動される。
28は基準電源であり、大きさEcの電圧信号を出力する。
基準電源28とスイッチ27は基準信号発生器12と同じく第
２の基準信号を供給する。
要素には同一符号を付し、説明を省略する。第３図にお
いて、20はＤ型フリップフロップであり、そのデータ端
子Ｄに比較器19の出力が入力される。またその非反転出
力ＱはANDゲート21に、反転入力はANDゲート22に入力
される。また、この反転出力はスイッチ18を駆動す
る。23、24はカウンタであり、それぞれANDゲート21、2
2の出力をカウントする。25はプロセッサであり、カウ
ンタ23、24の出力を読み出して前記（１）式に基づいて
入力信号Vinを演算する。26は信号発生器であり、EC、I
NT、MCLK、INT2の各信号を発生する。この信号発生器26
はプロセッサ25によって制御される。信号ECはインバー
タ29を介してANDゲート22に、信号INTはANDゲート21
に、MCLKはANDゲート21、22及びＤ型フリップフロップ2
0のクロック端子Ｃに、INT2はANDゲート22に入力され
る。27はスイッチであり、信号ECによって駆動される。
28は基準電源であり、大きさEcの電圧信号を出力する。
基準電源28とスイッチ27は基準信号発生器12と同じく第
２の基準信号を供給する。
次にこの装置の動作を第４図に基づいて説明する。
（Ａ）は信号ECであり、このECの高レベルでスイッチ27
がオンになり、積分器10に電圧Ecを供給する。（Ｄ）は
信号INTであり、信号ECの立ち下がりに同期して高レベ
ルになり、またECの立ち下がりに同期して低レベルにな
る。このINTが高レベルの期間が測定期間である。
（Ｆ）はMCLKである。この信号は信号ECの周期に比べて
充分短いパルス信号である。ANDゲート21には信号INT、
MCLK及びＤ型フリップフロップ20の非反転出力Ｑが入力
され、またその反転出力によってスイッチ18が駆動さ
れるので、カウンタ23は基準電源16が積分器10に接続さ
れる期間だけMCLKをカウントする。MCLKの周期は一定な
ので、前記（１）式のΣ（Δt4i-3＋Δt4i-2）が測定さ
れる。（Ｅ）は信号INT2であり、信号INTの立ち上がり
または立ち下がりの前一定の期間から信号ECが立ち上が
るまで高レベルになる。ANDゲート22にはINT2、MCLK、
Ｄ型フリップフロップ20の反転出力及び信号ECをイン
バータ29で反転した信号が入力されるので、カウンタ24
には信号INTが高レベルになってから積分器10の出力が
ゼロになる間での期間すなわち前記（１）式のΔt0と、
最後の周期で積分器10の出力が増加し始めてからゼロに
なる間での期間すなわちΔt4nが測定される。これらの
値はプロセッサ25に取り込まれ、前記（１）式により入
力信号Vinの大きさが演算される。この実施例ではＤ型
フリップフロップ20の出力によりスイッチ18が制御され
るので、比較器19の出力の極性が変化してからスイッチ
18が制御されるまでに最大MCLKの周期のずれが発生す
る。しかしながら、前記（１）式は積分器10に注入され
た電荷のバランスの条件により導いたものであり、Σ
（Δt4i-3＋Δt4i-2）は積分器10の出力が正である時間
ではなく、スイッチ18がオンである時間を表わすから、
このずれは誤差にはならない。また、スイッチ18が制御
される時の積分器10の出力の値は前記（１）式には用い
られていないので、スイッチ18が動作される時に積分器
10の出力がゼロでなくても誤差にはならない。なお、前
記（１）式はｎ＝１すなわち測定周期が１周期であって
も正確に測定出来る。この場合、入力信号Vinは（２）
式により与えられる。この式でもΔt0、Δt4の補正が施
されているので、入力信号Vinが過渡状態であっても正
確な測定が可能である。
（Ａ）は信号ECであり、このECの高レベルでスイッチ27
がオンになり、積分器10に電圧Ecを供給する。（Ｄ）は
信号INTであり、信号ECの立ち下がりに同期して高レベ
ルになり、またECの立ち下がりに同期して低レベルにな
る。このINTが高レベルの期間が測定期間である。
（Ｆ）はMCLKである。この信号は信号ECの周期に比べて
充分短いパルス信号である。ANDゲート21には信号INT、
MCLK及びＤ型フリップフロップ20の非反転出力Ｑが入力
され、またその反転出力によってスイッチ18が駆動さ
れるので、カウンタ23は基準電源16が積分器10に接続さ
れる期間だけMCLKをカウントする。MCLKの周期は一定な
ので、前記（１）式のΣ（Δt4i-3＋Δt4i-2）が測定さ
れる。（Ｅ）は信号INT2であり、信号INTの立ち上がり
または立ち下がりの前一定の期間から信号ECが立ち上が
るまで高レベルになる。ANDゲート22にはINT2、MCLK、
Ｄ型フリップフロップ20の反転出力及び信号ECをイン
バータ29で反転した信号が入力されるので、カウンタ24
には信号INTが高レベルになってから積分器10の出力が
ゼロになる間での期間すなわち前記（１）式のΔt0と、
最後の周期で積分器10の出力が増加し始めてからゼロに
なる間での期間すなわちΔt4nが測定される。これらの
値はプロセッサ25に取り込まれ、前記（１）式により入
力信号Vinの大きさが演算される。この実施例ではＤ型
フリップフロップ20の出力によりスイッチ18が制御され
るので、比較器19の出力の極性が変化してからスイッチ
18が制御されるまでに最大MCLKの周期のずれが発生す
る。しかしながら、前記（１）式は積分器10に注入され
た電荷のバランスの条件により導いたものであり、Σ
（Δt4i-3＋Δt4i-2）は積分器10の出力が正である時間
ではなく、スイッチ18がオンである時間を表わすから、
このずれは誤差にはならない。また、スイッチ18が制御
される時の積分器10の出力の値は前記（１）式には用い
られていないので、スイッチ18が動作される時に積分器
10の出力がゼロでなくても誤差にはならない。なお、前
記（１）式はｎ＝１すなわち測定周期が１周期であって
も正確に測定出来る。この場合、入力信号Vinは（２）
式により与えられる。この式でもΔt0、Δt4の補正が施
されているので、入力信号Vinが過渡状態であっても正
確な測定が可能である。
Vin＝［−｛（Δt1＋Δt2）Es/RS＋ Ｔ・Ec/（2Rc）｝／（Ｔ＋Δt4−Δt0） −Em/Rm］Rin ……（２） 第５図にさらに他の実施例を示す。第３図の実施例では
比較器19の出力の変化とスイッチ18の動作時間の間にず
れが発生するが、このうちΣ（Δt4i-3＋Δt4i-2）の項
は前述したように誤差の要因にはならない。しかしなが
ら、前記（１）式のt1、t4n+1は積分器10の出力が正確
にゼロになる時刻でなければならないが、第３図の実施
例では最大MCLKの周期だけずれる為に誤差の要因にな
る。特に（２）式で示したｎ＝１の場合は誤差が大きく
なる。この実施例はt1、t5の時刻を正確に測定して誤差
が小さくなるようにしたものである。なお、第３図と同
じ要素には同一符号を付し、説明を省略する。第５図に
おいて、29はスイッチであり、比較器19の出力とＤ型フ
リップフロップ20の非反転出力Ｑを信号発生器26の出力
ECによってスイッチ18に与える。すなわち、ECが正のと
きはＤ型フリップフロップ20の出力Ｑにより、ECが負の
ときは比較器19の出力によりスイッチ18が駆動される。
30はANDゲートであり、比較器19の出力とＤ型フリップ
フロップ20の反転出力が入力される。31はタイムエキ
スパンダであり、ANDゲート30の出力が入力される。32
はANDゲートであり、タイムエキスパンダ31及び信号発
生器26のMCLKが入力される。33はカウンタであり、その
クロック端子にANDゲート32の出力が入力される。カウ
ンタ33の出力はプロセッサ25に入力される。
比較器19の出力の変化とスイッチ18の動作時間の間にず
れが発生するが、このうちΣ（Δt4i-3＋Δt4i-2）の項
は前述したように誤差の要因にはならない。しかしなが
ら、前記（１）式のt1、t4n+1は積分器10の出力が正確
にゼロになる時刻でなければならないが、第３図の実施
例では最大MCLKの周期だけずれる為に誤差の要因にな
る。特に（２）式で示したｎ＝１の場合は誤差が大きく
なる。この実施例はt1、t5の時刻を正確に測定して誤差
が小さくなるようにしたものである。なお、第３図と同
じ要素には同一符号を付し、説明を省略する。第５図に
おいて、29はスイッチであり、比較器19の出力とＤ型フ
リップフロップ20の非反転出力Ｑを信号発生器26の出力
ECによってスイッチ18に与える。すなわち、ECが正のと
きはＤ型フリップフロップ20の出力Ｑにより、ECが負の
ときは比較器19の出力によりスイッチ18が駆動される。
30はANDゲートであり、比較器19の出力とＤ型フリップ
フロップ20の反転出力が入力される。31はタイムエキ
スパンダであり、ANDゲート30の出力が入力される。32
はANDゲートであり、タイムエキスパンダ31及び信号発
生器26のMCLKが入力される。33はカウンタであり、その
クロック端子にANDゲート32の出力が入力される。カウ
ンタ33の出力はプロセッサ25に入力される。
次にこの実施例を第６図タイムチャートに基づいて説明
する。時刻t0で（Ｃ）に示すECが低レベルになり、
（Ａ）に示す積分記10の出力は増加を開始する。このt0
は（Ｂ）に示すMCLKに同期している。時刻t1で積分器10
の出力がゼロになるので、（Ｄ）に示す比較器19の出力
が高レベルになる。一方、（Ｅ）に示すＤ型フリップフ
ロップ20の出力Ｑは次のMCLKまで低レベルのままなの
で、（Ｇ）に示すANDゲート30の出力はt1から次のMCLK
までの時間高レベルになる。また、ECが低レベルなの
で、スイッチ27によりスイッチ18は比較器19の出力で駆
動されオンになる。積分器10の出力は時刻t3の手前でゼ
ロになり、同時に比較器19の出力も低レベルになるが、
ECが高レベルの為スイッチ18はMCLKと同期する時刻t3で
オフになる。またこの時は比較器19の出力が高レベルか
ら低レベルに変化した後にＤ型フリップフロップ20の出
力が高レベルから低レベルに変化するので、ANDゲート3
0の出力は変化しない。時刻t5では、時刻t1と同様にし
て積分器10の出力がゼロになってからMCLKと同期する短
時間のみANDゲート30が高レベルになる。タイムエキス
パンダ31は積分器で構成され、（Ｈ）に示すようにその
入力のパルス幅の時間だけ積分器を急速に充電し、その
後、徐々に放電させる。その出力は（Ｉ）の様に放電し
ている時間だけ高レベルになる。このようにして入力パ
ルス幅に比例するパルス幅の信号が得られ、入力パルス
幅を拡張する。ANDゲート32はタイムエキスパンダ31の
出力が高レベルの時間だけMCLKを通過させるので、カウ
ンタ33のカウント数は比較器19の出力がゼロになってか
らMCLKに同期するまでの時間に正確に比例する。カウン
タ33のカウント数はプロセッサ25に入力され、前記
（２）式の演算が実行される。MCLKの周期は正確に調整
されているので、時刻t0からt1までの時間を正確に求め
る事が出来る。同様にして時刻t4からt5までの時間も正
確に求められる。従って、前記（２）式からECの１周期
の時でも入力信号の大きさを正確にデジタル信号に変換
する事が出来る。なお、ANDゲート30にINT2を入力して
このINT2とのANDをとる事により、複数周期における測
定に応用する事が出来る。また、タイムエキスパンダは
積分器による構成だけ出なく、種々の構成のものを使用
できる。
する。時刻t0で（Ｃ）に示すECが低レベルになり、
（Ａ）に示す積分記10の出力は増加を開始する。このt0
は（Ｂ）に示すMCLKに同期している。時刻t1で積分器10
の出力がゼロになるので、（Ｄ）に示す比較器19の出力
が高レベルになる。一方、（Ｅ）に示すＤ型フリップフ
ロップ20の出力Ｑは次のMCLKまで低レベルのままなの
で、（Ｇ）に示すANDゲート30の出力はt1から次のMCLK
までの時間高レベルになる。また、ECが低レベルなの
で、スイッチ27によりスイッチ18は比較器19の出力で駆
動されオンになる。積分器10の出力は時刻t3の手前でゼ
ロになり、同時に比較器19の出力も低レベルになるが、
ECが高レベルの為スイッチ18はMCLKと同期する時刻t3で
オフになる。またこの時は比較器19の出力が高レベルか
ら低レベルに変化した後にＤ型フリップフロップ20の出
力が高レベルから低レベルに変化するので、ANDゲート3
0の出力は変化しない。時刻t5では、時刻t1と同様にし
て積分器10の出力がゼロになってからMCLKと同期する短
時間のみANDゲート30が高レベルになる。タイムエキス
パンダ31は積分器で構成され、（Ｈ）に示すようにその
入力のパルス幅の時間だけ積分器を急速に充電し、その
後、徐々に放電させる。その出力は（Ｉ）の様に放電し
ている時間だけ高レベルになる。このようにして入力パ
ルス幅に比例するパルス幅の信号が得られ、入力パルス
幅を拡張する。ANDゲート32はタイムエキスパンダ31の
出力が高レベルの時間だけMCLKを通過させるので、カウ
ンタ33のカウント数は比較器19の出力がゼロになってか
らMCLKに同期するまでの時間に正確に比例する。カウン
タ33のカウント数はプロセッサ25に入力され、前記
（２）式の演算が実行される。MCLKの周期は正確に調整
されているので、時刻t0からt1までの時間を正確に求め
る事が出来る。同様にして時刻t4からt5までの時間も正
確に求められる。従って、前記（２）式からECの１周期
の時でも入力信号の大きさを正確にデジタル信号に変換
する事が出来る。なお、ANDゲート30にINT2を入力して
このINT2とのANDをとる事により、複数周期における測
定に応用する事が出来る。また、タイムエキスパンダは
積分器による構成だけ出なく、種々の構成のものを使用
できる。
＜発明の効果＞ 以上、実施例に基づいて具体的に説明したように、この
発明では帰還形パルス幅変調方式のA/D変換方法におい
て、変換開始時及び変換終了時における積分器の出力が
増加を始めてからゼロになるまでの時間を測定して、そ
れにより入力信号算出の演算を補正するようにした。そ
の為、入力信号が過渡状態であっても正確な測定が可能
であるという効果を有する。
発明では帰還形パルス幅変調方式のA/D変換方法におい
て、変換開始時及び変換終了時における積分器の出力が
増加を始めてからゼロになるまでの時間を測定して、そ
れにより入力信号算出の演算を補正するようにした。そ
の為、入力信号が過渡状態であっても正確な測定が可能
であるという効果を有する。
また、１周期間でも正確な測定が出来、従来のように待
ち時間を設ける必要がないので、構成が簡単になり、か
つ迅速に測定出来るという効果もある。
ち時間を設ける必要がないので、構成が簡単になり、か
つ迅速に測定出来るという効果もある。
第１図は本発明に係る帰還形パルス幅変調方式A/D変換
方法を実施する装置の原理的構成図、第２図は動作を説
明する為の波形図、第３図は本発明の方法を実施する装
置の構成図、第４図はその動作を説明する為の波形図、
第５図は他の実施例の構成を示す図、第６図はその動作
を説明する為のタイムチャート、第７図は従来の帰還形
パルス幅変調方式A/D変換器の構成を示す構成図、第８
図はその動作を説明する為の波形図である。 10……積分器、11,13,15,17……抵抗、12……基準信号
発生器、14,16,28……基準電源、18,27,29……スイッ
チ、19……比較器、20……Ｄ型フリップフロップ、21,2
2,30,32……ANDゲート、23,24,33……カウンタ、25……
プロセッサ、26……信号発生器、31……タイムエキスパ
ンダ。
方法を実施する装置の原理的構成図、第２図は動作を説
明する為の波形図、第３図は本発明の方法を実施する装
置の構成図、第４図はその動作を説明する為の波形図、
第５図は他の実施例の構成を示す図、第６図はその動作
を説明する為のタイムチャート、第７図は従来の帰還形
パルス幅変調方式A/D変換器の構成を示す構成図、第８
図はその動作を説明する為の波形図である。 10……積分器、11,13,15,17……抵抗、12……基準信号
発生器、14,16,28……基準電源、18,27,29……スイッ
チ、19……比較器、20……Ｄ型フリップフロップ、21,2
2,30,32……ANDゲート、23,24,33……カウンタ、25……
プロセッサ、26……信号発生器、31……タイムエキスパ
ンダ。
Claims (1)
- 【請求項１】入力信号Vinと第１の基準信号と一定周期
を有する第２の基準信号を所定周期間の時間Ｔ積分し、
この第２の基準信号により積分値の増加減少方向を規制
して前記積分した値の正負に応じて前記第１の基準信号
の値を変化させることにより前記積分器に注入される電
荷の総和をゼロにすると共に、 前記積分した値が正である時間を合計した第１の時間T1
と、前記最初の積分周期で積分した値が増加し始めてか
らゼロになるまでの第２の時間T2と、前記最後の積分周
期で積分した値が増加し始めてからゼロになるまでの第
３の時間T3を求め、 これら第１の時間T1と、第３の時間T3と第２の時間T2の
差の時間及び前記所定周期間の時間Ｔから次式により前
記入力信号の値Vinを求める事を特徴とする帰還パルス
幅変調方式A/D変換方法。 Vin＝｛−（T1・K1＋Ｔ・K2）｝／｛Ｔ＋（T3−T2）｝/
K3 K1,K2,K3は定数
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007587A JPH0695642B2 (ja) | 1988-01-19 | 1988-01-19 | 帰還パルス幅変調方式ａ／ｄ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007587A JPH0695642B2 (ja) | 1988-01-19 | 1988-01-19 | 帰還パルス幅変調方式ａ／ｄ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183918A JPH01183918A (ja) | 1989-07-21 |
| JPH0695642B2 true JPH0695642B2 (ja) | 1994-11-24 |
Family
ID=11669946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007587A Expired - Lifetime JPH0695642B2 (ja) | 1988-01-19 | 1988-01-19 | 帰還パルス幅変調方式ａ／ｄ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695642B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360525A (ja) * | 1989-07-28 | 1991-03-15 | Yokogawa Electric Corp | Ｐｗｍ方式ａ／ｄ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749866A (en) * | 1980-09-09 | 1982-03-24 | Yokogawa Hokushin Electric Corp | Analog-digital converter and digital voltmeter |
| JPS61116423A (ja) * | 1984-11-12 | 1986-06-03 | Yokogawa Electric Corp | アナログ・デイジタル変換回路 |
-
1988
- 1988-01-19 JP JP63007587A patent/JPH0695642B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183918A (ja) | 1989-07-21 |
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