JPS61193521A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
- Publication number
- JPS61193521A JPS61193521A JP60033807A JP3380785A JPS61193521A JP S61193521 A JPS61193521 A JP S61193521A JP 60033807 A JP60033807 A JP 60033807A JP 3380785 A JP3380785 A JP 3380785A JP S61193521 A JPS61193521 A JP S61193521A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- voltage
- operational amplifier
- drain
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は単電源動作の自動ゼロ補償回路をもったデュア
ルスロープ型ＡＤ変換回路に関する。
ルスロープ型ＡＤ変換回路に関する。
従来、この自動ゼロ補償回路のあるデュアルスロープ型
ＡＤ変換回路は、単電源動作の場合、第２図の回路図に
示す構成となっている。図において１はコントロールロ
ジ、り、２はカウンタおよびう、チ、Ａ１は抵抗几８、
コンデンサＣ１と共に積分回路となるオペアンプ、Ａ２
は基準電圧源■ｓと比較するコンパレータ、Ａ、はイン
バータ、Ｃ７は積分器の入力電圧を保持するコンデンサ
、Ｓ、〜Ｓ４はＭＯＳスイ、テである。この回路がＡＤ
変換を実施する第１ステ、プは自動ゼロ補償である。こ
の自動ゼロ補償の期間では、スイッチＳ１とスイッチＳ
４とがＯＮとなシ、抵抗Ｒ１とコンデンサＣＩとオペア
ンプＡ１とからなる積分器およびコンパレータＡ、を含
むアンプ系の利得は１となる。
ＡＤ変換回路は、単電源動作の場合、第２図の回路図に
示す構成となっている。図において１はコントロールロ
ジ、り、２はカウンタおよびう、チ、Ａ１は抵抗几８、
コンデンサＣ１と共に積分回路となるオペアンプ、Ａ２
は基準電圧源■ｓと比較するコンパレータ、Ａ、はイン
バータ、Ｃ７は積分器の入力電圧を保持するコンデンサ
、Ｓ、〜Ｓ４はＭＯＳスイ、テである。この回路がＡＤ
変換を実施する第１ステ、プは自動ゼロ補償である。こ
の自動ゼロ補償の期間では、スイッチＳ１とスイッチＳ
４とがＯＮとなシ、抵抗Ｒ１とコンデンサＣＩとオペア
ンプＡ１とからなる積分器およびコンパレータＡ、を含
むアンプ系の利得は１となる。
その結果、積分器の入カオフセ、 ） ′ｖｏ、、はそ
のまま出力に現れ、コンデンサＣ２に＊圧Ｖｃ１． ＋
Ｖ、として蓄えられる。
のまま出力に現れ、コンデンサＣ２に＊圧Ｖｃ１． ＋
Ｖ、として蓄えられる。
第２ステ、プは入力電圧ＶＩ が゛あったときの積分期
間ＴＩである。この期間Ｔｉは、単電源動作のため入力
信号として反転入力電圧−Ｖｉに定電圧源ｖ８を重畳し
た信号を用い、スイッチＳ１のみがＯＮとなシ、積分器
の出力はコンパレータＡ、の入カオ７セ、トｖ。、□か
ら変化を始める。この変化は正方向に直線的に一定時間
Ｔｉ続く。
間ＴＩである。この期間Ｔｉは、単電源動作のため入力
信号として反転入力電圧−Ｖｉに定電圧源ｖ８を重畳し
た信号を用い、スイッチＳ１のみがＯＮとなシ、積分器
の出力はコンパレータＡ、の入カオ７セ、トｖ。、□か
ら変化を始める。この変化は正方向に直線的に一定時間
Ｔｉ続く。
次の第３ステ、プは、比較電圧ＶＲＥＦによる積分期間
ＴＲＥＦで、スイッチＳ、がＯＮとなシ、積分器出力の
変化は第２ステ、プのときとは逆に負方向に直線的にコ
ンパレータＡ、のオフセット電圧Ｖｏ、まで続く。この
期間ＴＲＥＦ でＡＤ変換が行われ、ＩＡＤ変換サイク
ル終了する。
ＴＲＥＦで、スイッチＳ、がＯＮとなシ、積分器出力の
変化は第２ステ、プのときとは逆に負方向に直線的にコ
ンパレータＡ、のオフセット電圧Ｖｏ、まで続く。この
期間ＴＲＥＦ でＡＤ変換が行われ、ＩＡＤ変換サイク
ル終了する。
なお、スイッチｓ１．ｓ、、ｓ３．ｓ、のコントロール
はコントロールロジック１で行われ、またＡＤ変換結果
はカウンタおよびう、チ２に蓄わえられてディジタル出
力として送出される。
はコントロールロジック１で行われ、またＡＤ変換結果
はカウンタおよびう、チ２に蓄わえられてディジタル出
力として送出される。
この第２図の回路をバイポーラとＭＯＳとが混在する集
積回路上に実現しようとする場合、この回路の低電圧動
作まで保証するにはスイッチ５１ｓＳ２．Ｓ、、Ｓ番を
構成するＭＯＳスイッチのスレツシヲルド電圧Ｖ↑を下
げる必要が生じる。ところが、このスレッシ田ルド電圧
ｖＴを、例えば、０．２〜０．５ｖ程度まで下げると、
ＭＯＳトランジスタ特有のスレッシヲルド電圧以下でも
ゲート電圧に対して指数的に変化する電流が流れるとい
うテーリング現象のため、ＡＩ）変換の第２ステ、プ目
でスイッチＳ４のゲート電圧がＯｖになっても、コンデ
ンサＣ７に蓄積された電荷がＭＯＳスイッチＳ４を通し
て放電してしまう。その結果、オペアンプＡ、の非反転
入力電圧は時間とともに負方向に直線的に降下し、ＡＤ
変換結果に誤差を生じてしまう。
積回路上に実現しようとする場合、この回路の低電圧動
作まで保証するにはスイッチ５１ｓＳ２．Ｓ、、Ｓ番を
構成するＭＯＳスイッチのスレツシヲルド電圧Ｖ↑を下
げる必要が生じる。ところが、このスレッシ田ルド電圧
ｖＴを、例えば、０．２〜０．５ｖ程度まで下げると、
ＭＯＳトランジスタ特有のスレッシヲルド電圧以下でも
ゲート電圧に対して指数的に変化する電流が流れるとい
うテーリング現象のため、ＡＩ）変換の第２ステ、プ目
でスイッチＳ４のゲート電圧がＯｖになっても、コンデ
ンサＣ７に蓄積された電荷がＭＯＳスイッチＳ４を通し
て放電してしまう。その結果、オペアンプＡ、の非反転
入力電圧は時間とともに負方向に直線的に降下し、ＡＤ
変換結果に誤差を生じてしまう。
今、ＭＯＳスイ、チのゲート電圧Ｏｖにおける電流を工
・とすれば、次式が成立する。
・とすれば、次式が成立する。
この式で第１項が工・による誤差分となる。例えばＣＩ
＝ ０．１．、、Ｆ 、Ｒ，＝５０ｋｆｌ、Ｔｌ＝１０
ｍｓ 、ＴＲＥＦ＝１０ｍｓ 、 （：”、＝Ｑ、Ｑ
１ ｐＦ 、 Ｉ ｅ＝１００ｍＡの場合、第１項は１
００ｍｖ にもなって、入力電圧ｖ１が（Ｖｉ−１００
ｍＶ）でＡＤ変換されてしまうことになるという問題点
を生ずる。
＝ ０．１．、、Ｆ 、Ｒ，＝５０ｋｆｌ、Ｔｌ＝１０
ｍｓ 、ＴＲＥＦ＝１０ｍｓ 、 （：”、＝Ｑ、Ｑ
１ ｐＦ 、 Ｉ ｅ＝１００ｍＡの場合、第１項は１
００ｍｖ にもなって、入力電圧ｖ１が（Ｖｉ−１００
ｍＶ）でＡＤ変換されてしまうことになるという問題点
を生ずる。
本発明の目的はこのような問題点を解決し、ゼロ補償部
を形成する低スレッシ冒ルド電圧を有するＭＯＳスイ、
チのテーリング現象によるＡＤ変換誤差を改善したＡＤ
変換回路を提供することにある。
を形成する低スレッシ冒ルド電圧を有するＭＯＳスイ、
チのテーリング現象によるＡＤ変換誤差を改善したＡＤ
変換回路を提供することにある。
本発明の構成は、積分器と、積分器を構成するオペアン
プの非反転入力端子に零補償期間に出力電圧を印加して
零補償部を形成するＭＯＳ型スイッチとを有し単一電源
で動作するデュアルスロープ型ＡＤ変換回路において、
前記非反転入力端子にゲートおよびソースが接続され前
記ＭＯＳスイッチと同一特性をもつＭＯＳ型トランジス
タと、と０ＭＯＳ型トランジスタのドレインに前記オペ
アンプの非反転入力端子の電圧を２倍に増幅した電圧を
印加する増幅回路とを備えたことを特徴とする。
プの非反転入力端子に零補償期間に出力電圧を印加して
零補償部を形成するＭＯＳ型スイッチとを有し単一電源
で動作するデュアルスロープ型ＡＤ変換回路において、
前記非反転入力端子にゲートおよびソースが接続され前
記ＭＯＳスイッチと同一特性をもつＭＯＳ型トランジス
タと、と０ＭＯＳ型トランジスタのドレインに前記オペ
アンプの非反転入力端子の電圧を２倍に増幅した電圧を
印加する増幅回路とを備えたことを特徴とする。
次に本発明を図面により詳細に説明する。
第１図は本発明の一実施例の回路図である。本実施例は
、積分器を形成するオペアンプＡ１の非反転端子にＮ−
ＭＯＳトランジスタＱ１゜のソース、ゲートを接続し、
またそのドレインにはコンデンサＣ１の端子電圧をオペ
アンプＡ、。等抵抗値の抵抗几、。、Ｒ１，からなる正
相増幅器を用いて２倍にして印加する。このＮ−ＭＯＳ
）ランジスタＱ ｔ ｏ ＦｉＮ−ＭＯＳスイ、チＳ４
と同じ製法によって同一サイズで作られたトランジスタ
とし、オペアンプＡＩ、オペアンプＡ、。はＭＯＳ入力
型オペアンプである。
、積分器を形成するオペアンプＡ１の非反転端子にＮ−
ＭＯＳトランジスタＱ１゜のソース、ゲートを接続し、
またそのドレインにはコンデンサＣ１の端子電圧をオペ
アンプＡ、。等抵抗値の抵抗几、。、Ｒ１，からなる正
相増幅器を用いて２倍にして印加する。このＮ−ＭＯＳ
）ランジスタＱ ｔ ｏ ＦｉＮ−ＭＯＳスイ、チＳ４
と同じ製法によって同一サイズで作られたトランジスタ
とし、オペアンプＡＩ、オペアンプＡ、。はＭＯＳ入力
型オペアンプである。
この回路構成により、ＡＩ）変換の第２ステツプでは、
ＭＯＳスイッチＳ４のドレイン・ソース間電圧が定電圧
源Ｖ■にほぼ等しくなっているのでＭＯＳスイ、チＳ４
のテーリング現象によるドレイン電流と等しい電流をＮ
−ＭＯＳトランジスタＱＩＯにより供給して、補償する
ことができる。従って、（１）式における第１項が無視
できるようになるので、Ｄ変換を誤差なく行うことがで
きる。
ＭＯＳスイッチＳ４のドレイン・ソース間電圧が定電圧
源Ｖ■にほぼ等しくなっているのでＭＯＳスイ、チＳ４
のテーリング現象によるドレイン電流と等しい電流をＮ
−ＭＯＳトランジスタＱＩＯにより供給して、補償する
ことができる。従って、（１）式における第１項が無視
できるようになるので、Ｄ変換を誤差なく行うことがで
きる。
以上、説明したように、本発明によれば、ゼロ補償部を
形成するＭＯＳヌイッチ部にそれと同じサイズのＭＯＳ
）ランジスタと２倍の正相増幅器とを付加することによ
り、低電圧動作及び単電源動作が可能な高精度のＡＤ変
換器が得られる。
形成するＭＯＳヌイッチ部にそれと同じサイズのＭＯＳ
）ランジスタと２倍の正相増幅器とを付加することによ
り、低電圧動作及び単電源動作が可能な高精度のＡＤ変
換器が得られる。
また、このＡＤ変換器をＣ−ＭＯＳ型集積回路化するこ
とは、ＭＯＳ人力型オペアンプＡＩ０により容易に実現
できるため、より精度の高いＡｌ）変換器を得ることが
可能となる。
とは、ＭＯＳ人力型オペアンプＡＩ０により容易に実現
できるため、より精度の高いＡｌ）変換器を得ることが
可能となる。
第１図は本発明の一実施例の回路図、第２図は従来の自
動ゼロ補償回路付デュアルスロープ型ＡＤ変換回路の回
路図である。図において、１・・・・・・コントロール
ロジ、り、２・・・・・・カウンタ、ラッチ、”Ｉ ｔ
Ｓ２ ｔ ｓ３ｐ Ｓ４・・・・・・ＭＯＳスイッチ
、Ａ１・・・・・・積分器用オペアンプ、ＡＨ・・・・
・・フンパレータ、Ａ３・・・・・・インバータ、Ａ、
。・・・・・・正相増＠器用オペアンプ、Ｃ１・・・・
・・積分器用コンデンサ、Ｃ７・・・・・・入力保存コ
ンデンサ、Ｑｌ。・・・・・・Ｎ−ＭＯＳトランジスタ
、Ｒ１・・・・・・積分器用抵抗、凡、。、Ｒ１，・・
・・・・正相増幅用抵抗、ｖｌ・・・・・・ノ＜イアス
用定電圧源、ｖｌ ・・・・・・入力電圧、ＶＲＥＦ
・・・・・・比較電圧である。
動ゼロ補償回路付デュアルスロープ型ＡＤ変換回路の回
路図である。図において、１・・・・・・コントロール
ロジ、り、２・・・・・・カウンタ、ラッチ、”Ｉ ｔ
Ｓ２ ｔ ｓ３ｐ Ｓ４・・・・・・ＭＯＳスイッチ
、Ａ１・・・・・・積分器用オペアンプ、ＡＨ・・・・
・・フンパレータ、Ａ３・・・・・・インバータ、Ａ、
。・・・・・・正相増＠器用オペアンプ、Ｃ１・・・・
・・積分器用コンデンサ、Ｃ７・・・・・・入力保存コ
ンデンサ、Ｑｌ。・・・・・・Ｎ−ＭＯＳトランジスタ
、Ｒ１・・・・・・積分器用抵抗、凡、。、Ｒ１，・・
・・・・正相増幅用抵抗、ｖｌ・・・・・・ノ＜イアス
用定電圧源、ｖｌ ・・・・・・入力電圧、ＶＲＥＦ
・・・・・・比較電圧である。
Claims (1)
- 積分器と、この積分器を構成するオペアンプの非反転入
力端子に零補償期間に出力電圧を印加して零補償部を形
成するＭＯＳ型スイッチとを有し単一電源で動作するデ
ュアルスロープ型ＡＤ変換回路において、前記非反転入
力端子にゲートおよびソースが接続され前記ＭＯＳスイ
ッチと同一特性をもつＭＯＳ型トランジスタと、このＭ
ＯＳ型トランジスタのドレインに前記オペアンプの非反
転入力端子の電圧を２倍に増幅した電圧を印加する増幅
回路とを備えたことを特徴とするＡＤ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033807A JPS61193521A (ja) | 1985-02-22 | 1985-02-22 | Ａｄ変換回路 |
| US06/831,636 US4694277A (en) | 1985-02-22 | 1986-02-21 | A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033807A JPS61193521A (ja) | 1985-02-22 | 1985-02-22 | Ａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193521A true JPS61193521A (ja) | 1986-08-28 |
Family
ID=12396748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033807A Pending JPS61193521A (ja) | 1985-02-22 | 1985-02-22 | Ａｄ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4694277A (ja) |
| JP (1) | JPS61193521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182688A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | Ａ／ｄ変換器及び当該ａ／ｄ変換器を有する半導体装置、並びにセンサ装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3710904A1 (de) * | 1987-04-01 | 1988-10-13 | Siemens Ag | Verfahren und anordnung zur auswertung einer analogen elektrischen messgroesse |
| US4939520A (en) * | 1988-10-26 | 1990-07-03 | Analogic Corporation | Analog to digital converter using an integrator having a partially controlled output signal |
| US4951052A (en) * | 1989-07-10 | 1990-08-21 | General Electric Company | Correction of systematic error in an oversampled analog-to-digital converter |
| JP3046327B2 (ja) * | 1990-06-28 | 2000-05-29 | 安藤電気株式会社 | 二重積分形ａ／ｄ変換器の制御方法 |
| US5546082A (en) * | 1994-04-22 | 1996-08-13 | Rosemount Analytical Inc. | Measurement probe with improved analog-to-digital conversion |
| US5592168A (en) * | 1994-04-29 | 1997-01-07 | Industrial Technology Research Institute | High speed dual-slope analog-to-digital converter |
| US5563757A (en) * | 1995-02-27 | 1996-10-08 | Texas Instruments Incorporated | Low leakage ESD network for protecting semiconductor devices and method of construction |
| US6919835B2 (en) * | 2002-12-16 | 2005-07-19 | General Electric Company | Infinite electronic integrator |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3654560A (en) * | 1970-06-26 | 1972-04-04 | Keithley Instruments | Drift compensated circuit |
| US4308468A (en) * | 1979-11-15 | 1981-12-29 | Xerox Corporation | Dual-FET sample and hold circuit |
| US4585956A (en) * | 1982-09-29 | 1986-04-29 | At&T Bell Laboratories | Switched capacitor feedback sample-and-hold circuit |
-
1985
- 1985-02-22 JP JP60033807A patent/JPS61193521A/ja active Pending
-
1986
- 1986-02-21 US US06/831,636 patent/US4694277A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182688A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | Ａ／ｄ変換器及び当該ａ／ｄ変換器を有する半導体装置、並びにセンサ装置 |
| KR101437412B1 (ko) * | 2006-12-27 | 2014-09-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Ａ／ｄ 변환기 및 해당 ａ／ｄ 변환기를 사용한 반도체장치 및 센서 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4694277A (en) | 1987-09-15 |
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