以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。
(実施の形態1)
本実施の形態では、本発明のアナログデジタル変換器(ADC)の構成の一例について、図1を参照して説明する。
図1は、本発明に係るADCの一構成例を示す回路図である。図1に示すADCは、オペアンプ101、抵抗素子102及び容量素子103を有する積分器104と、積分器104の出力電位Voutを初期化する第1のスイッチ106と、入力電位Vinを積分器104に入力する充電用スイッチとして機能する第2のスイッチ108と、参照電位Vrefを積分器104に入力する放電用スイッチとして機能する第3のスイッチ110と、入力電位Vinから基準電位Voffsetを生成する乗算回路112と、基準電位Voffsetから参照電位Vrefを生成する減算回路113と、を有する。入力電位Vin用端子と参照電位Vref用端子はそれぞれ第2のスイッチ108及び第3のスイッチ110を介して抵抗素子102の一方の端子に接続される。抵抗素子102の他方の端子はオペアンプ101の反転入力端子(−)に接続される。容量素子103はオペアンプ101の反転入力端子(−)と出力端子との間に接続される。
なお、オペアンプ101の出力電位Voutを初期化するために、容量素子103の二端子間には第1のスイッチ106が接続される。入力電位Vinは第2のスイッチ108を介して積分器104に入力されると同時に乗算回路112にも入力され、乗算回路112からは基準電位Voffsetが出力される。ただし、基準電位Voffsetと入力電位Vinとの間には以下の式(4)の関係が成立する。
基準電位Voffsetはオペアンプ101の非反転入力端子(+)に入力されると同時に減算回路113にも入力され、減算回路113からは参照電位Vrefが出力される。ただし、基準電位Voffsetと参照電位Vrefとの間には以下の式(5)の関係がある。
図1に示す本発明の積分型ADCでは、図2に示す従来の積分型ADCと比較して、乗算回路112及び減算回路113を有する点が大きく異なる。図2に示す積分型ADCでは、基準電位Voffsetと参照電位Vrefは固定されている(一定値である)が、図1に示すADCでは基準電位Voffsetと参照電位Vrefは入力電位Vinに応じて変化する。その他の点については、従来の積分型ADCと同じ動作をする。従って、以下の式(6)で示すような入出力の関係が得られる。
乗算回路112の回路構成の一例を図4に示す。乗算回路112では、抵抗素子171と抵抗素子172とを直列に接続し、その直列抵抗素子に対して入力電位Vinを入力し、抵抗素子171が抵抗素子172と接続されている箇所から基準電位Voffsetを取り出す。この際、抵抗素子171と抵抗素子172の各々の抵抗値に基づく分圧比を調整することで、式(4)の比例定数kを設定する。この例では比例定数kは次の式で表される。
ただし、R1とR2は各々、抵抗素子171及び抵抗素子172の抵抗値を表す。
減算回路113の回路構成の一例を図5に示す。ただし、ここでは入力電位Vin、基準電位Voffset及び参照電位Vrefの間に、Vin>Voffset>Vrefの関係が成立する場合について説明する。図5(A)はソースフォロアを用いた例を示す。図5(A)に示す回路は、増幅トランジスタとして機能する第1のトランジスタ201(N型トランジスタ)と、定電流源負荷として働く第2のトランジスタ202(N型トランジスタ)と、を有する。第1のトランジスタ201のドレイン電極は電源電位VDDに接続され、第2のトランジスタ202のソース電極は接地電位に接続され、第1のトランジスタ201のソース電極と第2のトランジスタ202のドレイン電極が参照電位Vrefに接続され、出力端子205Aに接続される。第2のトランジスタ202が有するゲート電極203に定電位Vbiasを入力した状態で、第1のトランジスタ201のゲート電極204Aに基準電位Voffsetを入力すると、出力端子205Aの電位は、基準電位Voffsetと定電位Vbiasに応じた電位が現れる。例えば、第1のトランジスタ201及び第2のトランジスタ202の電気的特性(直流特性)が等しければ、Vref=Voffset−Vbiasの関係がある。このようにして、式(5)の関係が成立する。ただし、この例ではVconst=Vbiasである。なお、上記の回路が正常に動作するためには、第1のトランジスタ201及び第2のトランジスタ202を、共に飽和領域で動作させる必要がある。第1のトランジスタ201及び第2のトランジスタ202がエンハンスメント型であれば、VDD>Voffset>Vref>Vbiasを満たせば十分である。
図5(B)にはボルテージフォロアを用いた例を示す。図5(B)に示す回路はボルテージフォロア206と、ダイオード接続された第1のトランジスタ207(P型トランジスタ)と、ボルテージフォロア206の入力電位を初期化するためにリセットを行う、第2のトランジスタ208(N型トランジスタ)を有する。基準電位Voffsetは第1のトランジスタ207のソース電極204Bに接続され、ドレイン電極及びゲート電極はボルテージフォロア206の入力端子に接続される。更に、ボルテージフォロア206の入力端子は第2のトランジスタ208のドレイン電極に接続される。まず、第2のトランジスタ208のゲート電極209に入力する電位を適切に制御することで、ボルテージフォロア206の入力電位を初期化する。第2のトランジスタ208をオンすると、第1のトランジスタ207と第2のトランジスタ208のソース電極とドレイン電極との間に電流が流れる。その後、第2のトランジスタ208をオフにする。第2のトランジスタ208がオフになった後も、第1のトランジスタ207には、チャネルがオフするまで電流が流れ続ける。結果として、ボルテージフォロア206の入力電位は(Voffset−|Vth|)となる。ここでVthは第1のトランジスタ207のしきい値電圧を表し、Vth<0とする。すなわち第1のトランジスタ207にはエンハンスメント型を用いるものとする。いくらかの遅延をもってボルテージフォロア206の出力端子205Bに現れる電位Vrefは(Voffset−|Vth|)に到達する。このようにして、式(5)が実現される。ただしこの例ではVconst=|Vth|である。
本発明を用いることで、積分型ADCにおいて、単純な回路構成を維持しつつも、従来の方式よりもダイナミックレンジを拡大することができる。そのため、積分型ADCの動作を決定する各種のパラメータをより自由に設定することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。
更には、従来の方式では出力期間T2は入力電位Vinの一次関数であったが、本発明によれば、基準電位Voffsetの値に関わらず出力期間T2は入力電位Vinに比例する。そのため、オフセット電圧を考慮する必要がなくなり、出力期間T2がばらつかず、得られるデジタルデータの正確性が向上する。
(実施の形態2)
本実施の形態では、実施の形態1にて説明したADCを有する無線通信可能な半導体装置の構成について述べる。図6は、無線通信可能な半導体装置のブロック図を示す。図6に示す無線通信可能な半導体装置は、リーダ/ライタ314との無線信号によって、データの送受信を行う。
図6に示す半導体装置300は、信号送受信部301、信号強度検出部302、信号演算部303に大別される。信号送受信部301は、アンテナ304、整流回路305、復調回路306及び変調回路307を有する。信号強度検出部302は、整流回路308、電源回路309及びADC310を有する。なお、整流回路305と整流回路308をまとめて一の整流回路としてもよい。
アンテナ304はリーダ/ライタより発信される電磁波を受信し、交流の誘導電圧を発生する。この誘導電圧は半導体装置300の電源電力となるほか、リーダ/ライタから送信されるデータを含んでいる。
なお、半導体装置300に用いることのできるアンテナ304の形状については特に限定されない。そのため、半導体装置300が送受信する信号の伝送方式は、電磁結合方式、電磁誘導方式又は電波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適な長さと形状を有するアンテナを設ければよい。本発明では信号の伝送方式として、通信周波数13.56MHzの電磁誘導方式を用いることが好ましい。
伝送方式として電磁結合方式又は電磁誘導方式(例えば、13.56MHz帯)を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状(例えば、ループアンテナ)又はらせん状(例えば、スパイラルアンテナ)に形成する。
伝送方式として電波方式の一種であるマイクロ波方式(例えば、UHF帯(860MHz〜960MHz帯)又は2.45GHz帯等)を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜決定すればよい。アンテナとして機能する導電膜を例えば、線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッチアンテナ)等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状又はこれらを組み合わせた形状で設けてもよい。
ここで、アンテナ304の形状の例を図7に示す。信号処理回路が設けられたチップ320の周りに一面のアンテナ321を配した構造としても良い(図7(A)を参照)。または、信号処理回路が設けられたチップ322の周りに、細いアンテナ323をチップ322の周囲を回るように配してもよい(図7(B)を参照)。または、図7(C)に示すように、信号処理回路が設けられたチップ324に対して、高周波数の電磁波を受信するためのアンテナ325のような形状のアンテナを配してもよい。または、図7(D)に示すように、信号処理回路が設けられたチップ326に対して180度無指向性(どの方向からでも同じく受信可能)のアンテナ327のような形状のアンテナを配してもよい。または、図7(E)に示すように、信号処理回路が設けられたチップ328に対して、棒状に長く伸ばしたアンテナ329のような形状のアンテナを配してもよい。アンテナ304としては、これらの形状のアンテナを組み合わせて用いてもよい。
また、図7において、信号処理回路が設けられたチップ320等とアンテナ321等との接続方法については特に限定されず、チップとアンテナ間で信号を送受信できる構成であればよい。図7(A)を例に挙げると、アンテナ321と信号処理回路が設けられたチップ320をワイヤボンディング接続やバンプ接続により接続する、あるいはチップの一部を電極にしてアンテナ321に貼り付けてもよい。この方式では異方性導電性フィルム(Anisotropic Conductive Film。以下、ACFという。)を用いて、チップ320をアンテナ321に貼り付けることができる。電気的に接続されて信号の送受信ができる構成であればよい。また、アンテナの長さは、受信する信号の周波数によって適正な長さが異なる。例えば周波数が2.45GHzの場合には、アンテナの長さは約60mm(1/2波長)又は約30mm(1/4波長)とすればよい。
整流回路305はアンテナ304にて受信した信号を、半波整流し、平滑化する。
復調回路306は、整流回路305により変換された交流の電気信号を復調し、復調した信号を信号演算部303に送信する。
変調回路307は、信号演算部303からの信号に基づき、アンテナ304に負荷変調を伝える。
信号送受信部301では、アンテナ304で受信した信号が整流回路305に入力される。整流回路305からの出力信号は復調回路306に入力される。復調回路306からの出力信号は信号演算部303に入力され、半導体装置300に固有の情報が変調回路307に出力される。そして、変調回路307からの出力信号はアンテナ304を介して、外部のリーダ/ライタに出力される。
信号強度検出部302は、整流回路308と、電源回路309と、ADC310と、を有する。信号強度検出部302は、半導体装置300が受信した信号の強度を検出する。
信号演算部303は、CPU311と、RAM312と、ROM313と、を有する。信号演算部303は半導体装置300が受信した信号の強度から、リーダ/ライタと半導体装置300の距離の算出等を行う。また、信号送受信部301は、半導体装置300が受信した信号を信号演算部303に入力し、半導体装置300の個体識別に関する情報を信号演算部303が有する記憶回路(RAM312、ROM313等)から読み出してリーダ/ライタに送信する機能、及び信号演算部303で算出されたリーダ/ライタと半導体装置300との間の距離の情報をリーダ/ライタに送信する機能を有する。なお、CPU311、RAM312及びROM313は、信号演算部303の機能に応じて必要なもののみを具備すればよく、図示した構成に限定されない。
信号強度検出部302では、信号送受信部301のアンテナ304で受信された信号が整流回路308に入力される。整流回路308からの出力信号は電源回路309に入力される。電源回路309からの出力は、ADC310に入力される。電源回路309からの出力は、半導体装置300が有する各回路に電力として供給されてもよい。ADC310では、電源回路309から出力されたアナログ値の信号をデジタル値の信号に変換し、信号演算部303に出力する。
信号演算部303は、CPU311(Central Processing Unit)と、RAM312(Random Access Memory)と、ROM313(Read Only Memory)と、を有する。信号演算部303は、論理回路等のCPU311と、ワーク領域(演算時に必要な情報を一時的に記憶する領域)として用いられるRAM312と、CPU311にて用いられるプログラム等を格納するROM313と、を有する。RAM312には揮発性メモリ(代表的には、SRAM)が用いられ、ROM313には不揮発性メモリ(代表的には、EEPROM)が用いられる。
信号演算部303では、信号強度検出部302におけるADC310より出力されたデジタル値の信号をもとにして、リーダ/ライタと半導体装置間の距離を算出する。信号演算部303におけるリーダ/ライタと半導体装置間の距離の算出は、ハードウェア的に処理しても良いし、ハードウェアとソフトウェアとを併用して処理を行っても良い。しかし、好ましくは、ソフトウェア的に処理する。ソフトウェア的に処理する方式では、CPU311、RAM312及びROM313により演算回路を構成し、距離算出プログラムをCPU311で実行する。ソフトウェア的に処理を行うことで、距離の算出方法を修正する際に、プログラムの修正を行うことで対応することができ、さらには半導体装置300内におけるハードウェアの専有面積も小さくすることができる。なお、算出された距離のデータについては、信号送受信部301における変調回路307及びアンテナ304を介してリーダ/ライタに出力される。
半導体装置を以上のような構成にすることで、リーダ/ライタと半導体装置300との距離を算出することができる。
ADC310に、実施の形態1にて説明した本発明のADCを用いることで、動作を決定する各種のパラメータをより自由に設定することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間T2がばらつかず、得られるデジタルデータの正確性が向上する。なお、消費電力を低減できることは、無線通信可能な半導体装置にとっては大きな優位点である。
(実施の形態3)
本実施の形態は、実施の形態1にて説明したADCを有するセンサ装置の構成について述べる。なお、本明細書中においては、センサ装置もいわゆる半導体装置の一種として扱う。図8は、無線通信可能な半導体装置のブロック図である。無線通信可能な半導体装置は、無線信号によって、リーダ/ライタとのデータの送受信を行う。
図8は本実施の形態にかかるセンサ装置の構成を示すブロック図である。センサ装置340は、信号演算部349と、センサ部353と、無線通信部352と、を有する。
信号演算部349は、CPU346(Central Processing Unit)と、RAM347(Random Access Memory)と、ROM348(Read Only Memory)と、を有する。つまり、信号演算部349は、論理回路等のCPU346と、ワーク領域(演算時に必要な情報を一時的に記憶する領域)として用いられるRAM347と、CPU346にて用いられるプログラム等を格納するROM348と、を有する。RAM347には揮発性メモリ(代表的には、SRAM)が用いられ、ROM348には不揮発性メモリ(代表的には、EEPROM)が用いられる。なお、CPU346、RAM347及びROM348は、信号演算部349の機能に応じて必要なもののみを具備すればよく、図示した構成に限定されない。
無線通信部352は、アンテナ341と、整流回路344Aと、整流回路344Bと、電源回路345と、復調回路342と、変調回路343と、を有する。アンテナ341は図6に示すアンテナ304と同様のものを用いればよく、接続についても同様である。整流回路344A及び整流回路344Bは、図6に示す整流回路308と同様のものを用いればよい。復調回路342は、図6に示す復調回路306と同様のものを用いればよい。変調回路343は図6に示す変調回路307と同様のものを用いればよい。なお、整流回路344Aと整流回路344Bをまとめて一の整流回路としてもよい。
本実施の形態のセンサ装置340において、電源回路345からの出力はセンサ装置340が有する各回路に電力として供給される。なお、無線通信部352は特に必要のない場合には設けなくても良い。
センサ部353はセンサ351及びセンサ駆動回路350を有する。
図9(A)は周囲の明るさ、若しくは光照射の有無を検知するセンサの一例を示している。センサ369は、フォトダイオード又はフォトトランジスタ等で形成されている。センサ駆動回路368は、センサ駆動部360、検出部361及びADC362を有する。センサ駆動回路368は、図8におけるセンサ駆動回路350に相当する。
図9(B)は検出部361を説明する回路図である。リセット用トランジスタ363を導通状態にするとセンサ369には逆バイアス電圧が印加される。ここで、センサ369のマイナス側端子の電位が電源電圧の電位まで充電される動作を「リセット」と呼ぶ。その後、リセット用トランジスタ363を非導通状態にする。そのとき、センサ369の起電力により、時間が経過するに従い電位状態が変化する。すなわち、電源電圧の電位まで充電されていたセンサ369のマイナス側端子の電位が、光電変換によって発生した電荷によって徐々に低下する。ある一定時間を経過した後、バイアス用トランジスタ365を導通状態とすると、増幅用トランジスタ364を通って出力側に信号が出力される。この場合、増幅用トランジスタ364とバイアス用トランジスタ365は所謂ソースフォロワ回路として動作する。なお、プラス側端子は接地電位に電気的に接続されている。
図9(B)にはソースフォロワ回路をnチャネル型トランジスタで形成した例を示しているが、pチャネル型トランジスタでも形成することができる。増幅側電源線366には電源電圧VDDが加えられている。バイアス側電源線367は基準電位となっている。増幅用トランジスタ364のドレイン電極は増幅側電源線366に接続され、ソース電極はバイアス用トランジスタ365のドレイン電極に接続されている。
バイアス用トランジスタ365のソース電極はバイアス側電源線367に接続されている。バイアス用トランジスタ365のゲート電極にはバイアス電圧Vbが印加され、このトランジスタにはバイアス電流Ibが流れる。バイアス用トランジスタ365は、基本的には定電流源として動作する。増幅用トランジスタ364のゲート電極には入力電位Vinが加えられ、ソース電極が出力端子に接続されている。増幅用トランジスタ364と、バイアス用トランジスタ365のサイズを等しくすることで、このソースフォロワ回路の入出力関係は、Vout=Vin−Vbとなる。この出力電圧VoutはADC362によりデジタル信号に変換される。デジタル信号はCPU346に出力される。
上記のセンサ及びセンサ駆動回路はADC362を用いることで実現することができる。ADC362には実施の形態1にて説明した本発明のADCを用いることができる。ADC362として本発明のADCを用いることで、動作を決定する各種のパラメータをより自由に設定することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間T2がばらつかず、得られるデジタルデータの正確性が向上する。
(実施の形態4)
本実施の形態では、本発明の積分型ADCにより、電源をモニタリングする構成の、無線通信可能な半導体装置(ICタグ、RFタグ等と呼ばれる。)について説明する。無線通信可能な半導体装置は、素子形成層とアンテナ層を組み合わせた小型の半導体装置である。応用分野として、例えば流通業界における商品管理等が挙げられる。一般に、無線通信可能な半導体装置は、蓄電部を内蔵するアクティブ型と、外部のエネルギー源を利用して動作するパッシブ型とに大別される。アクティブ型であっても、蓄電部の容量には限りがあるため、限られた電源で動作させる必要がある。そのような環境下では、電源をADCでモニタリングすることは有用である。
図10は、本実施の形態の無線通信可能な半導体装置381を示すブロック図である。半導体装置381は、アンテナ382と、ADC385と、信号処理部386と、電源部388と、を有する。電源部388は、蓄電部383及び電源回路384を有する。
アンテナ382には、実施の形態2のアンテナ304と同様のものを用いることができる。
整流回路387A及び整流回路387Bは、アンテナ382にて受信した信号を、半波整流し、平滑化する。
ADC385には、実施の形態1にて説明したものを用いることができる。
電源部388は、半導体装置381が有する各回路に電源電力を供給する。
信号処理部386は、変調回路、復調回路、CPU、ROM及びRAM等を有する。
アンテナ382にて受信された信号は整流回路387Aを介して電源部388に送信され、電力として供給される。蓄電部383に供給された電力は保持電力として蓄電される。蓄電部383は電力を保持する機能を有し、バッテリー等が相当する。
なお、バッテリーとは、充電することで連続使用時間を回復することができる電池のことをいう。バッテリーとしては、シート状に形成された電池を用いることが好ましく、例えばリチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池又はリチウムイオン電池等を用いることで、小型化が可能である。勿論、充電可能な電池であればこれらに限定されるものではなく、ニッケル水素電池又はニカド電池等の充放電可能な電池であってもよいし、また大容量のコンデンサー等を用いても良い。
保持電力は電源回路384を通して電源電圧としてADC385と信号処理部386に供給される。ADC385は電源電圧をモニタリングする機能を有し、実施の形態1で説明したものを適用できる。ADC385からは電源電圧のモニタリング結果(電源情報)が信号処理部386に送られる。信号処理部386は、電源情報をもとに自らの動作を動的に制御する他、電源回路384に情報をフィードバックすることで自らに供給される電源電圧を制御する。このようにして、半導体装置381の動作状況に応じた適応制御を行なう。
一方で、受信された信号はアンテナ382を通して信号処理部386に送られ、復調される(復調信号を生成する)。次に、信号処理部386において、復調信号に応じた応答信号が生成され、変調される(変調信号を生成する)。変調信号はアンテナ382を通して外部に送信される(送信信号を発する)。このようにして、半導体装置381は無線通信デバイスとしての機能を実現する。
送信される信号の表現する情報は、半導体装置381の用途に応じて決められるべきものである。例えば、前述の電源情報を含有していてもよい。更には、蓄電部383が保持する電力をエネルギー源として、受信信号によらず自ら送信信号を発すれば、自発的に変化を通知することのできるセンサとして機能することが可能となる。
以上の構成をとることで、適応制御可能な半導体装置の提供が可能となる。このような半導体装置に本発明の積分型ADCを適用することは、回路規模や消費電力の点において有利である。
なお、本実施の形態では、本発明の積分型ADCを用いた無線通信可能な半導体装置について説明したが、外部電源なしで動作させる携帯機器一般にも本発明の積分型ADCを応用することが可能である。
本実施の形態は、実施の形態1乃至3と自由に組み合わせることができる。
(実施の形態5)
本実施の形態では、実施の形態1にて説明したADC及びこれを有する半導体装置の作製方法の一例について、図面を参照して説明する。本実施の形態においては、半導体装置におけるアンテナ、バッテリー、信号処理回路を同一基板上に薄膜トランジスタを用いて設ける構成について説明する。なお、同一の基板上にアンテナ、バッテリー、信号処理回路を形成することで、小型化を図ることができる。また、バッテリーとしては薄膜の二次電池を用いた例について説明する。
まず、基板401の一表面に絶縁膜402を介して剥離層403を形成し、続けて下地膜として機能する絶縁膜404と、非晶質半導体膜405(例えば、非晶質シリコンを含む膜)と、を積層して形成する(図12(A)を参照)。なお、絶縁膜402、剥離層403、絶縁膜404及び非晶質半導体膜405は、連続して形成することができる。なお、剥離層403は、剥離する必要のない場合には形成しなくても良い。
基板401は、ガラス基板、石英基板、金属基板(例えばセラミック基板またはステンレス基板など)及びSi基板等の半導体基板等から選択されるものである。他にも、プラスチック基板である、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリル等の基板を用いても良い。なお、本工程では、剥離層403は、絶縁膜402を介して基板401の全面に設けているが、必要に応じて、基板401の全面に剥離層を設けた後に、フォトリソグラフィ法によりパターンを形成してもよい。
絶縁膜402及び絶縁膜404は、CVD法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)又は窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。例えば、絶縁膜402及び絶縁膜404を2層の積層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜402は、基板401から剥離層403又はその上に形成される素子への不純物元素の混入を防ぐブロッキング層として機能し、絶縁膜404は基板401及び剥離層403からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜402及び絶縁膜404を形成することによって、基板401に含まれるナトリウム等のアルカリ金属又はアルカリ土類金属、及び剥離層403に含まれる不純物元素がこの上に形成される素子に悪影響を与えることを防ぐことができる。なお、基板401として石英を用いるような場合には絶縁膜402及び絶縁膜404を省略してもよい。石英基板にはアルカリ金属及びアルカリ土類金属が含まれないからである。
剥離層403は、金属膜又は金属膜と金属酸化膜とを積層した積層構造等を用いることができる。金属膜としては、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウムから選択された元素あるいはこれらの元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法又はプラズマCVD法等の各種CVD法等を用いて形成することができる。金属膜と金属酸化膜との積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはN2O雰囲気下におけるプラズマ処理、酸素雰囲気下またはN2O雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を形成することで設けることができる。例えば、金属膜としてスパッタ法又はCVD法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うと、タングステン膜の表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜(例えば、タングステン膜)を形成した後に、当該金属膜上にスパッタリング法により酸化シリコン(SiO2)等からなる絶縁膜を設けると共に、金属膜上に金属酸化物(例えば、タングステン膜上にタングステン酸化物膜)を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他に、金属窒化物又は金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下又は窒素と酸素の混合雰囲気下でプラズマ処理や加熱処理を行えばよい。
非晶質半導体膜405は、スパッタリング法、LPCVD法又はプラズマCVD法等により、10nm以上200nm以下(好ましくは30nm以上150nm以下)の厚さで形成する。
次に、非晶質半導体膜405にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、RTA(Rapid Thermal Annealing)又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法と、を組み合わせた方法等により非晶質半導体膜405を結晶化してもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜405a〜405fを形成し、結晶質半導体膜405a〜405fを覆うようにゲート絶縁膜406を形成する(図12(B)参照)。なお、結晶質半導体膜の端部はテーパ形状を有するようにエッチングすることが好ましい。テーパ形状とすることで、ゲート絶縁膜を良好に形成することができるためである。
ゲート絶縁膜406は、CVD法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料により形成する。例えば、ゲート絶縁膜406を2層の積層構造とする場合、第1層目の絶縁膜として酸化窒化シリコン膜を形成し、第2層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第1層目の絶縁膜として酸化シリコン膜を形成し、第2層目の絶縁膜として窒化シリコン膜を形成してもよい。
次に、結晶質半導体膜405a〜405fの作製工程の一例を以下に簡単に説明する。まず、プラズマCVD法を用いて、膜厚が50nm〜60nmの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理(500℃、1時間)と、熱結晶化の処理(550℃、4時間)と、を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いてエッチングを行うことよって結晶質半導体膜405a〜405fを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。なお、上記で形成される多結晶半導体膜に限定されず、単結晶半導体膜であってもよい。
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム(CWレーザービーム)又はパルス発振型のレーザービーム(パルスレーザービーム)を用いることができる。ここで用いることができるレーザービームは、Arレーザー、Krレーザー、エキシマレーザー等の気体レーザー、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち一種又は複数種が添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、銅蒸気レーザー又は金蒸気レーザーのうち一種又は複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第2高調波から第4高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)又は第3高調波(355nm)を用いることができる。このときレーザーのパワー密度は0.01〜100MW/cm2程度(好ましくは0.1以上10MW/cm2以下)が必要である。そして、走査速度を10〜2000cm/sec程度として照射する。なお、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち一種又は複数種が添加されているものを媒質とするレーザー、Arイオンレーザー、又はTi:サファイアレーザーは、連続発振をさせることが可能であり、Qスイッチ動作やモード同期等を行うことによって10MHz以上の発振周波数でパルス発振をさせることも可能である。10MHz以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスのレーザーが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができ、走査方向に向かって連続的に成長した結晶粒を得ることができる。
また、ゲート絶縁膜406は、結晶質半導体膜405a〜405fに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、He、Ar、Kr又はXe等の希ガスと、酸素、酸化窒素、アンモニア、窒素、又は水素等の混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体膜の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、1nm以上20nm以下、代表的には5nm以上10nm以下の絶縁膜が半導体膜上に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜(結晶性シリコン或いは多結晶シリコン)を直接酸化(若しくは窒化)するため、形成される絶縁膜の厚さについて、理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常な酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン又は窒化シリコン等の絶縁膜を堆積し、積層して形成しても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
また、半導体膜に対し、連続発振レーザー若しくは10MHz以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた結晶質半導体膜405a〜405fは、そのレーザービームの走査方向に結晶を成長させることができる。走査方向をチャネル長方向(チャネル形成領域が形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性のばらつきが小さく、且つ電界効果移動度が高い薄膜トランジスタを得ることができる。
次に、ゲート絶縁膜406上に、第1の導電膜と第2の導電膜とを積層して形成する。ここでは、第1の導電膜は、CVD法又はスパッタリング法等により、20nm以上100nm以下の厚さで形成する。第2の導電膜は、100nm以上400nm以下の厚さで形成する。第1の導電膜と第2の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングして導電性を付加した多結晶シリコン等の半導体材料により形成してもよい。第1の導電膜と第2の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、及び窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第1の導電膜と第2の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、2層の積層構造ではなく、3層の積層構造の場合には、アルミニウム膜をモリブデン膜により挟んだ積層構造を採用するとよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、結晶質半導体膜405a〜405fの上方にゲート電極407を形成する。ここでは、ゲート電極407として、第1の導電膜407aと第2の導電膜407bを積層して設けた例を示している。
次に、ゲート電極407をマスクとして結晶質半導体膜405a〜405fに、イオンドープ法又はイオン注入法により、N型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、P型を付与する不純物元素を高濃度に添加する。N型を示す不純物元素としては、リン又はヒ素等を用いることができる。P型を示す不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、N型を付与する不純物元素としてリンを用い、1×1015〜1×1019/cm3の濃度で含まれるように結晶質半導体膜405a〜405fに選択的に導入し、N型を示す不純物領域408を形成する。また、P型を付与する不純物元素としてボロンを用い、1×1019〜1×1020/cm3の濃度で含まれるように選択的に結晶質半導体膜405c、405eに導入し、P型を示す不純物領域409を形成する(図12(C)参照)。
続いて、ゲート絶縁膜406とゲート電極407を覆うように、絶縁膜を形成する。絶縁膜は、プラズマCVD法又はスパッタリング法等により、シリコン、シリコンの酸化物若しくはシリコンの窒化物の無機材料を含む膜、又は有機樹脂等の有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極407の側面に接する絶縁膜410(サイドウォールともよばれる)を形成する。絶縁膜410は、LDD(Lightly Doped Drain)領域を形成する際のドーピング用のマスクとして用いる。
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極407及び絶縁膜410をマスクとして用いて、結晶質半導体膜405a、結晶質半導体膜405b、結晶質半導体膜405d及び結晶質半導体膜405fにN型を付与する不純物元素を高濃度に添加し、N型を示す不純物領域411を形成する。ここでは、N型を付与する不純物元素としてリンを用い、1×1019〜1×1020/cm3の濃度で含まれるように結晶質半導体膜405a、結晶質半導体膜405b、結晶質半導体膜405d及び結晶質半導体膜405fに選択的に導入し、不純物領域408より高濃度のN型を示す不純物領域411を形成する。
以上の工程により、nチャネル型の薄膜トランジスタ400a、400b、400d、400fとpチャネル型の薄膜トランジスタ400c、400eが形成される(図12(D)参照)。
nチャネル型の薄膜トランジスタ400aは、ゲート電極407と重なる結晶質半導体膜405aの領域にチャネル形成領域が形成され、ゲート電極407及び絶縁膜410と重ならない領域にソース領域又はドレイン領域を形成する不純物領域411が形成され、絶縁膜410と重なる領域であってチャネル形成領域と不純物領域411の間に低濃度不純物領域(LDD領域)が形成されている。また、nチャネル型の薄膜トランジスタ400b、400d、400fも同様にチャネル形成領域、低濃度不純物領域及び不純物領域411が形成されている。
pチャネル型の薄膜トランジスタ400cは、ゲート電極407と重なる結晶質半導体膜405cの領域にチャネル形成領域が形成され、ゲート電極407と重ならない領域にソース領域又はドレイン領域を形成する不純物領域409が形成されている。また、pチャネル型の薄膜トランジスタ400eも同様にチャネル形成領域及び不純物領域409が形成されている。なお、ここでは、pチャネル型の薄膜トランジスタ400c、400eには、LDD領域を設けていないが、pチャネル型の薄膜トランジスタにLDD領域を設けてもよいし、nチャネル型の薄膜トランジスタにLDD領域を設けない構成としてもよい。
次に、結晶質半導体膜405a〜405f及びゲート電極407等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ400a〜400fのソース領域又はドレイン領域を形成する不純物領域409及び不純物領域411と電気的に接続される導電膜413を形成する(図13(A)を参照)。絶縁膜は、CVD法、スパッタ法、SOG法、液滴吐出法又はスクリーン印刷法等により、シリコンの酸化物若しくはシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料又はシロキサン材料等により、単層又は積層して形成する。ここでは、当該絶縁膜を2層で設け、第1層目の絶縁膜412aとして窒化酸化シリコン膜で形成し、第2層目の絶縁膜412bとして酸化窒化シリコン膜で形成する。また、導電膜413は、薄膜トランジスタ400a〜400fのソース電極又はドレイン電極を形成する。
なお、絶縁膜412a及び絶縁膜412bを形成する前、または絶縁膜412a、412bのうちの1つ又は複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理としては、熱アニール法、レーザーアニール法又はRTA法等を適用するとよい。
導電膜413は、CVD法又はスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素若しくはシリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又はアルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料が相当する。積層の導電膜413としては、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜は、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜により設けられる。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜413を形成する材料として最適である。また、上層と下層にバリア層を設けると、アルミニウムやアルミニウムシリコンにおけるヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元することができるため自然酸化膜が除去され、半導体膜と良好なコンタクトをとることができる。
次に、導電膜413を覆うように、絶縁膜414を形成し、当該絶縁膜414上に、薄膜トランジスタ400a及び薄膜トランジスタ400fのソース電極又はドレイン電極を形成する導電膜413とそれぞれ電気的に接続される、導電膜415a及び導電膜415bを形成する。また、薄膜トランジスタ400bのソース電極又はドレイン電極を形成する導電膜413と電気的に接続される導電膜416を形成する。なお、導電膜415a、導電膜415b及び導電膜416は同一の材料で同一の工程で形成してもよい。導電膜415a、導電膜415b及び導電膜416は、上述した導電膜413の材料として示した、いずれかの材料を用いて形成することができる。
続いて、導電膜416にアンテナとして機能する導電膜417が電気的に接続されるように形成する(図13(B)を参照)。
絶縁膜414は、CVD法又はスパッタリング法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)(x>y)若しくは窒化酸化シリコン(SiNxOy)(x>y)等の酸素若しくは窒素を有する絶縁膜、DLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、又は積層して設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えば、アルキル基又は芳香族炭化水素)が用いられる。置換基としてフルオロ基を用いることもできる。または置換基として少なくとも水素を含む有機基と、フルオロ基と、を用いてもよい。
導電膜417は、CVD法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル若しくはモリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層で又は積層して形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜417を形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解又は分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン及びチタン等のいずれか一以上の金属粒子、ハロゲン化銀の微粒子又は分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤及び被覆材として機能する有機樹脂から選ばれた一又は複数を用いることができる。代表的には、エポキシ樹脂及びシリコン樹脂等の有機樹脂が挙げられる。また、導電性のペーストを押し出した後に焼成を行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下)を用いる場合、約150〜300℃で焼成することにより硬化させて導電膜を得ることができる。また、はんだ又は鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるという利点を有している。
また、導電膜415a及び導電膜415bは、後の工程において本発明の半導体装置に含まれる二次電池と電気的に接続される配線として機能する。また、アンテナとして機能する導電膜417を形成する際に、導電膜415a及び導電膜415bに電気的に接続するように別途導電膜を形成し、当該導電膜を二次電池に接続する配線として利用してもよい。
次に、導電膜417を覆うように絶縁膜418を形成し、薄膜トランジスタ400a〜400f及び導電膜417等を含む層(以下、「素子形成層419」という。)を基板401から剥離する。ここでは、レーザー光(例えば、UV光)を照射することによって、薄膜トランジスタ400a〜400fを避けた領域に開口部を形成し(図13(C)を参照)、物理的な力を用いて基板401から素子形成層419を剥離することができる。また、基板401から素子形成層419を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層403を選択的に除去してもよい。エッチング剤は、フッ化ハロゲン若しくはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素を使用する。そうすると、素子形成層419は、基板401から剥離された状態となる。なお、剥離層403は全てを除去するのではなく、一部分を残存させてもよい。一部を残存させて除去することによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。そのため、スループットが向上し、コストが向上する。また、剥離層403の除去を行った後にも、基板401上に素子形成層419を保持しておくことが可能となる。また、剥離された基板401を再利用することによって、コストの削減をすることができる。
絶縁膜418は、CVD法又はスパッタリング法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNxOy)(x>y)等の酸素若しくは窒素を有する絶縁膜、DLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、または積層して設けることができる。
本実施の形態では、レーザー光の照射により素子形成層419に開口部を形成した後に、当該素子形成層419の一方の面(絶縁膜418の露出した面)に第1のシート材420を貼り合わせ、基板401から素子形成層419を剥離する(図14(A)を参照)。
次に、素子形成層419の他方の面(剥離により露出した面)に、第2のシート材421を貼り合わせ、加熱処理と加圧処理の一方又は両方を行って、第2のシート材421を貼り合わせる(図14(B)を参照)。第1のシート材420及び第2のシート材421として、ホットメルトフィルム等を用いることができる。
また、第1のシート材420及び第2のシート材421として、静電気等を防止する帯電防止対策を施したフィルム(以下、帯電防止フィルムと記す)を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム又は帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面にのみ帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。更には、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面又は一部の面に設ければよい。ここで帯電防止可能な材料としては、導電性材料である金属、インジウムと錫の酸化物(ITO)又は両性界面活性剤、陽イオン性界面活性剤若しくは非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基及び4級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付け、練り込み、又は塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを防止することができる。
なお、電源回路の保持容量素子は、薄膜の二次電池を導電膜415a、415bに接続して形成されるが、二次電池との接続は、基板401から素子形成層419を剥離する前(図13(B)又は図13(C)の段階)に行ってもよいし、基板401から素子形成層419を剥離した後(図14(A)の段階)に行ってもよいし、素子形成層419を第1のシート材及び第2のシート材で封止した後(図14(B)の段階)に行ってもよい。以下に、素子形成層419と二次電池とを接続して形成する構成の一例を図15及び図16を用いて説明する。
図13(B)において、アンテナとして機能する導電膜417と同時に導電膜415a及び導電膜415bにそれぞれ電気的に接続される導電膜431a及び導電膜431bを形成する。続けて、導電膜417、導電膜431a、導電膜431bを覆うように絶縁膜418を形成した後、導電膜431a及び導電膜431bの表面が露出するように開口部432a及び開口部432bを形成する。その後、レーザー光の照射により素子形成層419に開口部を形成し、当該素子形成層419の一方の面(絶縁膜418の露出した面)に第1のシート材420を貼り合わせ、基板401から素子形成層419を剥離する(図15(A)を参照)。
次に、素子形成層419の他方の面(剥離により露出した面)に第2のシート材421を貼り合わせ、素子形成層419を第1のシート材420から剥離する。従って、ここでは第1のシート材420として粘着力が弱いものを用いる。続けて、開口部432a及び開口部432bを介して導電膜431a及び導電膜431bとそれぞれ電気的に接続される導電膜434a及び導電膜434bを選択的に形成する(図15(B)を参照)。
導電膜434a及び導電膜434bは、CVD法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル若しくはモリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で又は積層して形成する。
なお、ここでは、基板401から素子形成層419を剥離した後に導電膜434a及び導電膜434bを形成する例を示しているが、導電膜434a及び導電膜434bを形成した後に基板401から素子形成層419の剥離を行ってもよい。
次に、基板上に複数の素子を形成している場合には、素子形成層419を素子ごとに分断する(図16(A)を参照)。分断は、レーザー照射装置、ダイシング装置又はスクライブ装置等を用いることができる。ここでは、レーザー光を照射することによって1枚の基板に形成された複数の素子を各々分断する。
次に、分断された素子を二次電池と電気的に接続する(図16(B)を参照)。本実施の形態においては、電源回路の保持容量素子としては薄膜の二次電池が用いられ、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される。
導電膜436a及び導電膜436bは、CVD法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で、又は積層して形成する。導電性材料には、負極活物質と密着性がよく、抵抗が低いことが求められ、特にアルミニウム、銅、ニッケル、バナジウム等が好適である。
薄膜の二次電池の構成について更に詳述すると、導電膜436a上に負極活物質層481を形成する。一般には酸化バナジウム(V2O5)等が用いられる。次に負極活物質層481上に固体電解質層482を形成する。一般にはリン酸リチウム(Li3PO4)等が用いられる。次に、固体電解質層482上に正極活物質層483を形成する。一般には、マンガン酸リチウム(LiMn2O4)等が用いられる。コバルト酸リチウム(LiCoO2)又はニッケル酸リチウム(LiNiO2)を用いても良い。次に、正極活物質層483上に電極となる集電体薄膜484を形成する。集電体薄膜484は正極活物質層483と密着性がよく、抵抗が低いことが必要であり、アルミニウム、銅、ニッケル、バナジウム等を用いることができる。
上述の負極活物質層481、固体電解質層482、正極活物質層483及び集電体薄膜484の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。各層の厚さは0.1μm〜3μmが望ましい。
次に、樹脂膜をスピンコート法等により形成することで層間膜485を形成し、層間膜をエッチングすることでコンタクトホールを形成する。層間膜は樹脂には限定されず、CVD法により形成された酸化膜等の他の膜であっても良いが、平坦性の観点から樹脂膜が望ましい。また、感光性樹脂を用いることで、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜上に配線層486を形成し、導電膜434bと接続することにより、二次電池の電気的な接続を確保する。
ここでは、素子形成層419に設けられた導電膜434a及び導電膜434bと、薄膜の二次電池489の接続端子となる導電膜436a及び導電膜436bと、をそれぞれ接続する。ここで、導電膜434aと導電膜436aとの接続、又は導電膜434bと導電膜436bとの接続は、異方導電性フィルム(ACF(Anisotropic Conductive Film))又は異方導電性ペースト(ACP(Anisotropic Conductive Paste))等の接着性を有する材料を介して圧着させることにより電気的に接続する場合を示している。ここでは、接着性を有する樹脂437に含まれる導電性粒子438を介して接続される例を示している。また、他にも、銀ペースト、銅ペースト若しくはカーボンペースト等の導電性接着剤又は半田接合等を用いて接続を行うことも可能である。
なお、トランジスタの構成は、様々な形態をとることができる。本実施の形態で示した特定の構成に限定されない。例えば、ゲート電極が2個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続される構成となるため、複数のトランジスタが直列に接続された構成となる。マルチゲート構造にすることによりオフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、また、飽和領域での動作時にドレイン電極とソース電極との間の電圧が変化しても、ドレイン電極とソース電極との間の電流の変化が小さく、フラットな特性にすること等ができる。また、チャネルの上下にゲート電極が配置されている構成でもよい。チャネルの上下にゲート電極を配置することでチャネル領域が増えるため、電流値を大きくし、空乏層ができやすくなってサブスレッショルド係数を小さくすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続された構成となる。
また、本発明に用いるトランジスタは、チャネル形成領域上にゲート電極が配置されている構成でもよく、チャネル形成領域下にゲート電極が配置されている構成でもよい。または、正スタガ構造であってもよく、逆スタガ構造でもよい。また、チャネル形成領域が複数の領域に分かれていてもよく、複数のチャネル形成領域が並列に接続されていてもよく、直列に接続されていてもよい。また、チャネル形成領域(もしくはその一部)にソース電極やドレイン電極が重なっていてもよい。または、チャネル形成領域(もしくはその一部)にソース電極やドレイン電極が重なっている構造にすると、チャネル形成領域の一部に電荷が蓄積され、動作が不安定になることを防ぐことができる。また、LDD(Lightly Doped Drain)領域があってもよい。LDD領域を設けることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、飽和領域での動作時に、ドレイン電極とソース電極の間の電圧が変化しても、ドレイン電極とソース電極との間の電流の変化が小さく、フラットな特性にすることができる。
なお、本実施の形態の作製方法は、本明細書に記載したADC及びADCを有する半導体装置に適用することができる。すなわち、本実施の形態によれば、動作を決定する各種のパラメータをより自由に設定可能な半導体装置を作製することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間T2がばらつかず、得られるデジタルデータの正確性が向上する。
(実施の形態6)
本実施の形態では、上記の実施の形態で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施の形態においては、半導体装置が有するアンテナ、バッテリー及び信号処理回路を同一基板上に設ける構成について説明する。なお、一の単結晶基板上に、チャネル形成領域が形成されたトランジスタを用いて一度にアンテナ、バッテリー及び信号処理回路を形成する。単結晶基板上にトランジスタを形成することで、電気的特性のばらつきが少ないトランジスタにより半導体装置を構成することができるため好適である。また、バッテリーとしては薄膜二次電池を用いた例について説明する。
まず、半導体基板500に素子領域を分離して、領域504及び領域506を形成する(図17(A)を参照)。半導体基板500に設けられた領域504及び領域506は、それぞれ絶縁膜502(フィールド酸化膜ともいう)によって分離されている。また、ここでは、半導体基板500としてN型の導電型を有する単結晶Si基板を用い、半導体基板500の領域506にpウェル507を設けた例を示している。
また、半導体基板500は、半導体基板であれば特に限定されない。例えば、N型又はP型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等)、貼り合わせ法又はSIMOX(Separation by Implanted Oxygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。
領域504及び領域506は、選択酸化法(LOCOS(Local Oxidation of Silicon)法)又はトレンチ分離法等を適宜用いることで形成することができる。
また、半導体基板500の領域506に形成されたpウェルは、半導体基板500にP型を付与する不純物元素を選択的に導入することによって形成することができる。P型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。
なお、本実施の形態では、半導体基板500としてN型の導電型を有する半導体基板を用いているため、領域504には不純物元素の導入を行っていないが、N型を付与する不純物元素を導入することにより、領域504にnウェルを形成してもよい。N型を付与する不純物元素としては、リン又はヒ素等を用いることができる。一方、P型の導電型を有する半導体基板を用いる場合には、領域504にN型を示す不純物元素を導入してnウェルを形成し、領域506には不純物元素の導入を行わない構成としてもよい。
次に、領域504及び領域506を覆うように絶縁膜532及び絶縁膜534をそれぞれ形成する(図17(B)を参照)。
絶縁膜532及び絶縁膜534は、例えば、熱処理により半導体基板500に設けられた領域504及び領域506の表面を酸化させることにより酸化シリコン膜で絶縁膜532及び絶縁膜534を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に窒化処理を行うことによって、酸化シリコン膜の表面を窒化させ、酸化シリコン膜と、酸素と窒素を有する膜(酸化窒化シリコン膜)と、を積層して形成してもよい。
他にも、上述したように、プラズマ処理により絶縁膜532及び絶縁膜534を形成してもよい。例えば、半導体基板500に設けられた領域504及び領域506の表面に高密度プラズマ処理を行うことで、表面を酸化又は窒化して、絶縁膜532及び絶縁膜534として酸化シリコン膜又は窒化シリコン膜を形成することができる。また、高密度プラズマ処理により領域504及び領域506の表面に酸化処理を行い、再度高密度プラズマ処理を行うことで窒化してもよい。この場合、領域504及び領域506の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、絶縁膜532及び絶縁膜534は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域504及び領域506の表面に酸化シリコン膜を形成し、高密度プラズマ処理により表面を酸化又は窒化してもよい。
また、半導体基板500の領域504及び領域506に形成された絶縁膜532及び絶縁膜534は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、領域504及び領域506の上方に形成された絶縁膜532及び絶縁膜534を覆うように導電膜を形成する(図17(C)を参照)。ここでは、導電膜として、導電膜536と導電膜538を順に積層して形成した例を示している。もちろん、導電膜は、単層で又は3層以上を積層して形成してもよい。
導電膜536及び導電膜538としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、若しくはニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
ここでは、導電膜536として窒化タンタル膜を形成し、その上に導電膜538としてタングステン膜を形成する。または、導電膜536として、窒化タングステン膜、窒化モリブデン膜若しくは窒化チタン膜を単層で、又は積層して形成し、導電膜538として、タンタル膜、モリブデン膜若しくはチタン膜を単層で、又は積層して形成することができる。
次に、積層して設けられた導電膜536及び導電膜538を選択的にエッチングして除去することで、領域504及び領域506上の所望の位置に導電膜536及び導電膜538を残存させ、ゲート電極540及びゲート電極542を形成する(図18(A)を参照)。
次に、領域504を覆うようにレジストマスク548を選択的に形成し、レジストマスク548及びゲート電極542をマスクとして領域506の所望の位置に不純物元素を導入し、不純物領域を形成する(図18(B)を参照)。不純物元素としては、N型を付与する不純物元素又はP型を付与する不純物元素を用いる。N型を付与する不純物元素としては、リン又はヒ素等を用いることができる。P型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、不純物元素として、リンを用いる。
図18(B)においては、不純物元素を導入することで、領域506にソース領域及びドレイン領域を形成する不純物領域552と、チャネル形成領域550と、が形成される。
次に、領域506を覆うようにレジストマスク566を選択的に形成し、レジストマスク566及びゲート電極540をマスクとして領域504に不純物元素を導入し、不純物領域を形成する(図18(C)を参照)。不純物元素としては、N型を付与する不純物元素又はP型を付与する不純物元素を用いる。N型を示す不純物元素としては、リン又はヒ素等を用いることができる。P型を示す不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、図18(B)で領域506に導入した不純物元素と異なる導電型を付与する不純物元素(例えば、ボロン)を導入する。その結果、領域504にソース領域及びドレイン領域を形成する不純物領域570と、チャネル形成領域568と、が形成される。
次に、絶縁膜532、絶縁膜534、ゲート電極540及びゲート電極542を覆って絶縁膜572を形成し、絶縁膜572上に領域504及び領域506にそれぞれ形成された不純物領域552及び不純物領域570と電気的に接続される配線574を形成する(図19(A)を参照)。
絶縁膜572は、CVD法又はスパッタリング法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNxOy)(x>y)等の酸素若しくは窒素を有する絶縁膜、DLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、又は積層して設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基又は芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基と、を用いてもよい。
配線574は、CVD法又はスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、シリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料の膜を、単層で、又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料に相当する。配線574は、例えば、バリア膜とアルミニウムシリコン膜とバリア膜との積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜に相当する。アルミニウム及びアルミニウムシリコンは低抵抗であり、且つ安価であるため、配線574の材料として最適である。また、上層と下層にバリア膜を設けると、アルミニウム及びアルミニウムシリコンにヒロックが発生することを防止できる。また、還元性の高い元素であるチタンによりバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
なお、本発明にて適用するトランジスタの構造は図示した構造に限定されない。例えば、逆スタガ構造、フィンFET構造等であってもよい。フィンFET構造とすることで、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
また、本発明の半導体装置においては、信号処理回路に電力を供給する、電力を蓄積できるバッテリーを具備することを特徴とする。バッテリーとしては、電気二重層コンデンサー等のコンデンサー又は薄膜の二次電池を用いることが好ましい。そこで本実施の形態においては、トランジスタと薄膜の二次電池との接続について説明する。
本実施の形態において二次電池は、トランジスタに接続された配線574上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される(図19(B)を参照)。そのため、二次電池の集電体薄膜と兼用される配線574の材料には、負極活物質と密着性がよく、抵抗が低いものが求められ、特にアルミニウム、銅、ニッケル及びバナジウム等が好適である。
次に、薄膜二次電池の構成について詳述する。まず、配線574上に負極活物質層591を形成する。一般には酸化バナジウム(V2O5)等が用いられる。次に、負極活物質層591上に固体電解質層592を形成する。一般にはリン酸リチウム(Li3PO4)等が用いられる。次に、固体電解質層592上に正極活物質層593を形成する。一般にはマンガン酸リチウム(LiMn2O4)等が用いられる。コバルト酸リチウム(LiCoO2)又はニッケル酸リチウム(LiNiO2)を用いても良い。次に、正極活物質層593上に電極となる集電体薄膜594を形成する。集電体薄膜594には正極活物質層593と密着性がよく、抵抗が低いものが求められ、アルミニウム、銅、ニッケル、バナジウム等を用いることができる。
上述の負極活物質層591、固体電解質層592、正極活物質層593及び集電体薄膜594の各薄膜層はスパッタリング技術を用いて形成しても良いし、蒸着技術を用いて形成しても良い。また、それぞれの層の厚さは0.1μm〜3μmが望ましい。
次に、樹脂膜をスピンコート法等により形成する。そして、この樹脂膜をエッチングしてコンタクトホールを形成し、層間膜596を形成する。層間膜596は樹脂膜には限定されず、CVD法により形成した酸化膜等の他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いると、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜596上に配線層595を形成し、配線597と接続させることで、二次電池を電気的に接続させる。
以上のような構成にすることにより、本発明の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を採ることができる。従って、本実施の形態においては、極薄であり、且つ小型の半導体装置を作製することができる。
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した半導体装置に適用することができる。すなわち本実施の形態によれば、動作を決定する各種のパラメータをより自由に設定可能な半導体装置を作製することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間T2がばらつかず、得られるデジタルデータの正確性が向上する。
(実施の形態7)
本実施の形態では、上記の実施の形態とは異なる半導体装置の作製方法の一例に関して、図面を参照して説明する。
まず、基板600上に絶縁膜を形成する。ここでは、N型の導電型を有する単結晶シリコン基板を基板600として用いて、基板600上に絶縁膜602及び絶縁膜604を形成する(図20(A)を参照)。例えば、基板600に熱処理を行うことにより絶縁膜602として酸化シリコン膜を形成し、絶縁膜602上にCVD法を用いて窒化シリコン膜を形成する。
また、基板600は、半導体基板であればシリコン基板に限定されない。例えば、N型又はP型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板若しくはZnSe基板等)又は貼り合わせ法若しくはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。
また、絶縁膜604は、絶縁膜602を形成した後に高密度プラズマ処理により絶縁膜602を窒化することにより設けてもよい。なお、基板600上に設ける絶縁膜は単層で、又は3層以上に積層して設けてもよい。
次に、絶縁膜604上に選択的にレジストマスク606のパターンを形成し、レジストマスク606をマスクとして選択的にエッチングを行うことによって、基板600に選択的に凹部608を形成する(図20(B)を参照)。基板600、絶縁膜602及び絶縁膜604のエッチングは、プラズマを利用したドライエッチングにより行うことができる。
次に、レジストマスク606のパターンを除去した後、基板600に形成された凹部608を充填するように絶縁膜610を形成する(図20(C)を参照)。
絶縁膜610は、CVD法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)又は窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。ここでは、絶縁膜610として、常圧CVD法又は減圧CVD法を用いて、TEOS(テトラエチルオルソシリケート)ガスにより酸化シリコン膜を形成する。
次に、研削処理、研磨処理又はCMP(Chemical Mechanical Polishing)処理を行うことによって、基板600の表面を露出させる。ここでは、基板600の表面を露出させることにより、基板600の凹部608に形成された絶縁膜611間に領域612及び領域613が設けられる。なお、絶縁膜611は、基板600の表面に形成された絶縁膜610が研削処理、研磨処理又はCMP処理により除去されることにより得られたものである。続いて、P型の導電型を付与する不純物元素を選択的に導入することによって、基板600の領域613にpウェル615を形成する(図21(A)を参照)。
P型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、不純物元素として、ボロンを領域613に導入する。
なお、本実施の形態では、基板600としてN型の導電型を有する半導体基板を用いているため、領域612には不純物元素の導入を行っていないが、N型を示す不純物元素を導入することにより領域612にnウェルを形成してもよい。N型を示す不純物元素としては、リン又はヒ素等を用いることができる。
一方、P型の導電型を有する半導体基板を用いる場合には、領域612にN型を付与する不純物元素を導入してnウェルを形成し、領域613には不純物元素の導入を行わない構成としてもよい。
次に、基板600の領域612及び領域613の表面に絶縁膜632及び絶縁膜634をそれぞれ形成する(図21(B)を参照)。
絶縁膜632及び絶縁膜634は、例えば、熱処理を行って基板600に設けられた領域612及び領域613の表面を酸化させることにより、酸化シリコン膜で絶縁膜632及び絶縁膜634を形成することで設けることができる。また、熱酸化法により酸化シリコン膜を形成し、窒化処理を行うことによって酸化シリコン膜の表面を窒化させ、酸化シリコン膜と、酸素及び窒素を有する膜(酸窒化シリコン膜)と、を積層して形成してもよい。
他にも、上述したように、プラズマ処理により絶縁膜632及び絶縁膜634を形成してもよい。例えば、基板600に設けられた領域612及び領域613の表面に高密度プラズマ処理を行って、表面を酸化又は窒化することにより、絶縁膜632及び絶縁膜634として酸化シリコン膜又は窒化シリコン膜を形成することができる。また、高密度プラズマ処理により領域612及び領域613の表面に酸化処理を行い、再度高密度プラズマ処理を行うことによって窒化してもよい。この場合、領域612及び領域613の表面に接して酸化シリコン膜が形成され、この酸化シリコン膜上に酸化窒化シリコン膜が形成され、絶縁膜632及び絶縁膜634は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域612及び領域613の表面に酸化シリコン膜を形成した後に高密度プラズマ処理を行って、表面を酸化又は窒化してもよい。
なお、基板600の領域612及び領域613に形成された絶縁膜632及び絶縁膜634は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、基板600に設けられた領域612及び領域613上に形成された絶縁膜632及び絶縁膜634を覆うように導電膜を形成する(図21(C)を参照)。ここでは、導電膜として、導電膜636と導電膜638とを順に積層して形成した例を示している。もちろん、導電膜は、単層で、又は3層以上に積層して形成してもよい。
導電膜636及び導電膜638としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、若しくはニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
ここでは、導電膜636として窒化タンタル膜を形成し、その上に導電膜638としてタングステン膜を形成して積層構造で設ける。また、導電膜636として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた材料からなる膜を単層で、又は積層して形成した膜を用い、導電膜638として、タングステン、タンタル、モリブデン、チタンから選ばれた材料からなる膜を単層で、又は積層して形成することができる。
次に、積層して設けられた導電膜636及び導電膜638を選択的にエッチングして除去することによって、基板600の領域612及び領域613上の一部に導電膜636及び導電膜638を残存させ、それぞれゲート電極として機能する導電膜640及び導電膜642を形成する(図22(A)を参照)。また、ここでは、基板600において、導電膜640及び導電膜642と重ならない領域612及び領域613の表面を露出させる。
具体的には、基板600の領域612において、導電膜640の下方に形成された絶縁膜632のうち導電膜640と重ならない部分を選択的に除去し、導電膜640と絶縁膜632の端部が概ね一致するように形成する。また、基板600の領域613において、導電膜642の下方に形成された絶縁膜634のうち導電膜642と重ならない部分を選択的に除去し、導電膜642と絶縁膜634の端部が概ね一致するように形成する。
この場合、導電膜640及び導電膜642の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜640及び導電膜642を形成後残存したレジストマスク又は導電膜640及び導電膜642をマスクとして重ならない部分の絶縁膜等を除去してもよい。
次に、基板600の領域612及び領域613に不純物元素を選択的に導入する(図22(B)を参照)。ここでは、領域613に導電膜642をマスクとしてN型を付与する不純物元素を選択的に導入し、領域612に導電膜640をマスクとしてP型を付与する不純物元素を選択的に導入する。N型を付与する不純物元素としては、リン又はヒ素等を用いることができる。P型を付与する不純物元素としては、ボロン(B)、アルミニウム又はガリウム等を用いることができる。
次に、導電膜640及び導電膜642の側面に接するサイドウォール654を形成する。具体的には、プラズマCVD法又はスパッタリング法等により、シリコン、シリコンの酸化物若しくはシリコンの窒化物等の無機材料を含む膜又は有機樹脂等の有機材料を含む膜を、単層で、又は積層して形成する。そして、この絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることで、導電膜640及び導電膜642の側面に接するように形成することができる。なお、サイドウォール654は、LDD(Lightly Doped drain)領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール654は、導電膜640及び導電膜642の下方に形成された絶縁膜の側面にも接するように形成される。
続いて、サイドウォール654、導電膜640及び導電膜642をマスクとして基板600の領域612及び領域613に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する(図22(C)を参照)。ここでは、基板600の領域613にサイドウォール654と導電膜642をマスクとしてLDD領域よりも高濃度にN型を付与する不純物元素を導入し、領域612にサイドウォール654と導電膜640をマスクとしてLDD領域よりも高濃度にP型を付与する不純物元素を導入する。
その結果、基板600の領域612には、ソース領域及びドレイン領域を形成する不純物領域658と、LDD領域を形成する低濃度不純物領域660と、チャネル形成領域656と、が形成される。また、基板600の領域613には、ソース領域及びドレイン領域を形成する不純物領域664と、LDD領域を形成する低濃度不純物領域666と、チャネル形成領域662と、が形成される。
なお、本実施の形態では、導電膜640及び導電膜642と重ならない基板600の領域612及び領域613を露出させた状態で不純物元素の導入を行っている。従って、基板600の領域612及び領域613にそれぞれ形成されるチャネル形成領域656及びチャネル形成領域662は導電膜640及び導電膜642と自己整合的に形成することができる。
次に、基板600の領域612及び領域613上に設けられた絶縁膜及び導電膜等を覆うように絶縁膜を形成し、この絶縁膜に開口部678を形成することで、絶縁膜677を形成する(図23(A)を参照)。
絶縁膜677は、CVD法又はスパッタリング法等により、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNxOy)(x>y)等の酸素若しくは窒素を有する絶縁膜、DLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン若しくはアクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、または積層して設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基と、を用いてもよい。
次に、CVD法等を用いて開口部678に導電膜680を形成し、当該導電膜680と電気的に接続されるように絶縁膜677上に導電膜682a〜682dを選択的に形成する(図23(B)を参照)。
導電膜680及び導電膜682a〜682dは、CVD法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素若しくはシリコンから選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で、又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料に相当する。導電膜680及び導電膜682a〜682dは、例えば、バリア膜とアルミニウムシリコン膜とバリア膜との積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜に相当する。アルミニウム及びアルミニウムシリコンは低抵抗であり、且つ安価であるため、導電膜680及び導電膜682a〜682dを形成する材料として最適である。また、上層と下層にバリア膜を設けると、アルミニウム及びアルミニウムシリコンに発生しうるヒロックを防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜680及び導電膜682a〜682dはCVD法によりタングステンを選択成長することにより形成することができる。
以上の工程により、基板600の領域612に形成されたP型のトランジスタと、領域613に形成されたN型のトランジスタとを得ることができる。
なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造又はフィンFET構造等を採りうる。フィンFET構造を採ることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
また、本発明における半導体装置においては、信号処理回路に電力を蓄積できるバッテリーを具備することを特徴とする。バッテリーとしては、電気二重層コンデンサー又は薄膜の二次電池を用いることが好ましい。そこで本実施の形態においては、トランジスタと、薄膜の二次電池との接続について説明する。
本実施の形態において二次電池は、トランジスタに接続された導電膜682d上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される(図23(B)を参照)。そのため、二次電池の集電体薄膜と兼用される導電膜682dの材料には、負極活物質と密着性がよく、抵抗が低いことが求められ、特にアルミニウム、銅、ニッケル及びバナジウム等が好適である。
薄膜二次電池の構成について詳述する。導電膜682d上に負極活物質層691を形成する。一般には酸化バナジウム(V2O5)等が用いられる。次に、負極活物質層691上に固体電解質層692を形成する。一般には、リン酸リチウム(Li3PO4)等が用いられる。次に、固体電解質層692上に正極活物質層693を形成する。一般には、マンガン酸リチウム(LiMn2O4)等が用いられる。コバルト酸リチウム(LiCoO2)又はニッケル酸リチウム(LiNiO2)を用いても良い。次に、正極活物質層693上に電極となる集電体薄膜694を形成する。集電体薄膜694は正極活物質層693と密着性がよく、抵抗が低いことが求められ、アルミニウム、銅、ニッケル及びバナジウム等を用いることができる。
上述の負極活物質層691、固体電解質層692、正極活物質層693及び集電体薄膜694の各薄膜層はスパッタリング技術を用いて形成しても良いし、蒸着技術を用いても良い。また、それぞれの層の厚さは0.1μm〜3μmが望ましい。
次に樹脂膜をスピンコート法により形成する。そして、この樹脂膜をエッチングしてコンタクトホールを形成し、層間膜696を形成する。層間膜696は樹脂には限定されず、CVD法により形成された酸化膜等であっても良いが、平坦性の観点から樹脂膜であることが望ましい。また、感光性樹脂を用いると、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜696上に配線層695を形成し、配線697と接続させることにより、薄膜二次電池の電気的な接続を行う。
以上のような構成にすることにより、本発明の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を採りうる。従って、本発明により、極薄及び小型の半導体装置を作製することができる。
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した半導体装置に適用することができる。すなわち本実施の形態によれば、動作を決定する各種のパラメータをより自由に設定可能な半導体装置を作製することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。又は、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間T2がばらつかず、得られるデジタルデータの正確性が向上する。
(実施の形態8)
本発明を適用した半導体装置700は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵(図11(A)を参照)、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図11(B)を参照)、書籍類、容器類(シャーレ等、図11(C)を参照)、包装用容器類(包装紙やボトル等、図11(E)及び(F)を参照)、記録媒体(ディスクやビデオテープ等)、乗物類(自転車等)、装身具(鞄や眼鏡等、図11(D)を参照)、食品類、衣類、生活用品類、電子機器(液晶表示装置、EL表示装置、テレビジョン装置、携帯端末等)等である。本発明の半導体装置は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、システムとは、物品管理システム、認証機能システム、流通システム等である。また、半導体装置700はセンサ装置であってもよい。
以上のように、本発明を適用した半導体装置は、様々な物品に貼付等することができる。