JPH03235526A - 積分形アナログ／ディジタル変換器の参照電圧自動制御回路 - Google Patents
積分形アナログ／ディジタル変換器の参照電圧自動制御回路Info
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- JPH03235526A JPH03235526A JP2292211A JP29221190A JPH03235526A JP H03235526 A JPH03235526 A JP H03235526A JP 2292211 A JP2292211 A JP 2292211A JP 29221190 A JP29221190 A JP 29221190A JP H03235526 A JPH03235526 A JP H03235526A
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- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000003708 edge detection Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はディジタルマルチメータ（ＤｉｇｉｔａＭｕ
ｌｔｉ−Ｍｅｔｅｒ）のアナログ／ディジタル変換４養
ご。
ｌｔｉ−Ｍｅｔｅｒ）のアナログ／ディジタル変換４養
ご。
関し、より詳細には積分形アナログ／ディジタル変換器
におけるミラー積分部の増幅器の限界誤差によって出力
誤差を最大に減少するための積分形アナログ／ディジタ
ル変換器の基準電源自動制御回路に関するものである。
におけるミラー積分部の増幅器の限界誤差によって出力
誤差を最大に減少するための積分形アナログ／ディジタ
ル変換器の基準電源自動制御回路に関するものである。
（従来の技術）
一般に、積分形アナログ／ディジタル変換器は第１図に
示すごとく、基準電圧ＶＣと、基準電＠ＶＲＥＦを切換
させる基準電圧切換部１と、入力される入力電圧ＶＩＮ
及び設定された基準電源ＶＲＥＦと、基準電圧ＶＣとに
入力電圧を切換させる入力電圧切換部２は後端に連結さ
れたミラー積分部３の増幅器ＯＰの各々の基準電圧（＋
）の入力側と入力側子（−）の入力側とに連結されてい
る。
示すごとく、基準電圧ＶＣと、基準電＠ＶＲＥＦを切換
させる基準電圧切換部１と、入力される入力電圧ＶＩＮ
及び設定された基準電源ＶＲＥＦと、基準電圧ＶＣとに
入力電圧を切換させる入力電圧切換部２は後端に連結さ
れたミラー積分部３の増幅器ＯＰの各々の基準電圧（＋
）の入力側と入力側子（−）の入力側とに連結されてい
る。
この時、基準電圧切換部１と入力電圧切換部２とはスイ
ッチ８１〜Ｓ５から構成されており、また上記ミラー積
分部３は増幅器ＯＰと抵抗Ｒ及びコンデンサＣ１，Ｃ２
とから構成されている。上記ミラー積分部３の出力電圧
には基準切換部１がら出力される基準電圧とミラー積分
部３から出力される出力電圧■Ｏとを比較する比較部４
が連結されており、この時上記比較部４は比較器ＣＯＭ
Ｐ１と軌換用スイッチＳ６とに構成されている。
ッチ８１〜Ｓ５から構成されており、また上記ミラー積
分部３は増幅器ＯＰと抵抗Ｒ及びコンデンサＣ１，Ｃ２
とから構成されている。上記ミラー積分部３の出力電圧
には基準切換部１がら出力される基準電圧とミラー積分
部３から出力される出力電圧■Ｏとを比較する比較部４
が連結されており、この時上記比較部４は比較器ＣＯＭ
Ｐ１と軌換用スイッチＳ６とに構成されている。
また、上記比較部４の出力電圧には出力信号が貯蔵され
た後、ディジタル信号へ変換されて出力される論理回路
部５か連結されている。
た後、ディジタル信号へ変換されて出力される論理回路
部５か連結されている。
このように構成された従来の回路図において、第２Ａ図
に示すごとく一定時間Ｔ１間に基準電圧切換部１のスイ
ッチＳ１が“オン”になると共に入力側子切換部２のス
イッチＳ２が“オン′になる。
に示すごとく一定時間Ｔ１間に基準電圧切換部１のスイ
ッチＳ１が“オン”になると共に入力側子切換部２のス
イッチＳ２が“オン′になる。
即ち、ミラー積分部３の基準電圧（＋）は入力される基
準電圧ＶＣへ印加され、ミラー積分部３の抵抗Ｒとコン
デンサＣ１には電流か流れないので、ミラー積分部３の
増幅器ＯＰの出力電圧ＶＯは基準電圧と同じようになる
。（ＶＯ−ＶＣ）上記ミラー積分部３から出力された電
圧■Ｏは後端に連結された比較部４の比較器ＣＯＭＰＩ
の（＋）電圧に印加されて（−）電圧に印加された基準
電圧ＶＣと比較した後、基準電圧ＶＣをそのまま出力さ
せる。この時比較部４の軌換用スイッチＳ６は“オン”
になり、上記比較部４から出力された電圧は後端に連結
された論理回路部５に貯蔵される。
準電圧ＶＣへ印加され、ミラー積分部３の抵抗Ｒとコン
デンサＣ１には電流か流れないので、ミラー積分部３の
増幅器ＯＰの出力電圧ＶＯは基準電圧と同じようになる
。（ＶＯ−ＶＣ）上記ミラー積分部３から出力された電
圧■Ｏは後端に連結された比較部４の比較器ＣＯＭＰＩ
の（＋）電圧に印加されて（−）電圧に印加された基準
電圧ＶＣと比較した後、基準電圧ＶＣをそのまま出力さ
せる。この時比較部４の軌換用スイッチＳ６は“オン”
になり、上記比較部４から出力された電圧は後端に連結
された論理回路部５に貯蔵される。
一方、第２Ａ図において、一定時間１２間には基準電圧
切換部１のスイッチＳ１か“オン”になり、入力電圧切
換部２のスイッチＳ３か“オン”になる。即ち、基準電
圧切換部１から出力される設定された基準電圧ＶＣかそ
のまま維持され、入力側子切換部２から出力される電圧
は入力側子ＶＩＮになる。この時、人力される基準電圧
ＶＣと入力電圧ＶＩＮとによってミラー積分部３の抵抗
ＲとコンデンサＣ１−に電流か流れ、ミラー積分部３の
出力電圧ＶＯは第２Ｂ図におけるＡにて示すごとく時間
に対する１次画数として表わせる。
切換部１のスイッチＳ１か“オン”になり、入力電圧切
換部２のスイッチＳ３か“オン”になる。即ち、基準電
圧切換部１から出力される設定された基準電圧ＶＣかそ
のまま維持され、入力側子切換部２から出力される電圧
は入力側子ＶＩＮになる。この時、人力される基準電圧
ＶＣと入力電圧ＶＩＮとによってミラー積分部３の抵抗
ＲとコンデンサＣ１−に電流か流れ、ミラー積分部３の
出力電圧ＶＯは第２Ｂ図におけるＡにて示すごとく時間
に対する１次画数として表わせる。
ここで、出力電圧ＶＯの最高値はＶ Ｉ Ｎ／ＲＣ１×
Ｔ２である。
Ｔ２である。
この時ミラー積分部３から出力される出力電圧ｖＯは比
較部４に印加されて基準電圧と比較された後、第２Ｂ図
のＡにて示すごとく低位置として出力される。そして上
記比較部４の出力電圧は後端に連結された論理回路部５
に印加されて貯蔵される。しかし入力される電圧ＶＩＮ
が基準電圧ＶＣより小さな入力であると、ミラー積分部
３から出力される出力電圧ＶＯは第２Ｂ図のＢにて示す
ごとく時間に対する１次山数である。
較部４に印加されて基準電圧と比較された後、第２Ｂ図
のＡにて示すごとく低位置として出力される。そして上
記比較部４の出力電圧は後端に連結された論理回路部５
に印加されて貯蔵される。しかし入力される電圧ＶＩＮ
が基準電圧ＶＣより小さな入力であると、ミラー積分部
３から出力される出力電圧ＶＯは第２Ｂ図のＢにて示す
ごとく時間に対する１次山数である。
ここで最高値はＶ ＩＮ／ＲＣ１ｘＴ２である。
そして、上記ミラー積分部３から出力される出力電圧Ｖ
Ｏは比較部４に印加されて第２Ｃ図の８にて示すごとく
高電位へ出力される。また、第２Ａ図に示すことく陽の
入力時一定時間には基準電圧切換部１のスイッチＳ４と
入力側子切換部２のスイッチＳ２が“オン”になる。即
ち、ミラー積分部３の基準電圧は基準電源ＶＲＥＦ＋Ｖ
Ｃてあり、入力側子は設定された基準電圧ＶＣである。
Ｏは比較部４に印加されて第２Ｃ図の８にて示すごとく
高電位へ出力される。また、第２Ａ図に示すことく陽の
入力時一定時間には基準電圧切換部１のスイッチＳ４と
入力側子切換部２のスイッチＳ２が“オン”になる。即
ち、ミラー積分部３の基準電圧は基準電源ＶＲＥＦ＋Ｖ
Ｃてあり、入力側子は設定された基準電圧ＶＣである。
従って、ミラー積分部３から出力される出力電圧■０は
第２Ｂ図のＡにて示すごとく時変１次画数である。
第２Ｂ図のＡにて示すごとく時変１次画数である。
即ち、
ＶＯ−ＶＲＥＦ
そして、ミラー積分部３から出力される出力電圧ＶＯは
後端に連結された比較部４に印加されて基準電位ＶＲＥ
Ｆと比較した後、低電位へ出力される。この時比較部４
の出力低電位は後端に連結された論理回路部５に印加さ
れて貯蔵させた後ディジタルへ出力される。しかし、第
２Ａ図の一定時間Ｔ３ｂの間には、基準電圧切換部１の
スイッチｓ１が゛オン“になり入力側子切換部２のスイ
ッチＳ５がターンオンされてミラー積分部３に印加され
る基準電圧は設定された基準電圧ＶＣであり、入力電圧
は基準１！源ＶＲＥＦ＋ｖｃになる。
後端に連結された比較部４に印加されて基準電位ＶＲＥ
Ｆと比較した後、低電位へ出力される。この時比較部４
の出力低電位は後端に連結された論理回路部５に印加さ
れて貯蔵させた後ディジタルへ出力される。しかし、第
２Ａ図の一定時間Ｔ３ｂの間には、基準電圧切換部１の
スイッチｓ１が゛オン“になり入力側子切換部２のスイ
ッチＳ５がターンオンされてミラー積分部３に印加され
る基準電圧は設定された基準電圧ＶＣであり、入力電圧
は基準１！源ＶＲＥＦ＋ｖｃになる。
従って、ミラー積分部３の出力電圧ＶＯは第２Ｂ図のＢ
にて示すごとく時変１次−数である。
にて示すごとく時変１次−数である。
そして、ミラー積分部３から出力される出力電圧ｖＯは
比較部４へ印加されて基準電圧ＶＣと比較した後高電位
に出力される。また、全期間Ｔ〜Ｔ３は第２Ｂ図のよう
に示す。そして、上記の過程を反復施行してディジタル
信号へ出力される。
比較部４へ印加されて基準電圧ＶＣと比較した後高電位
に出力される。また、全期間Ｔ〜Ｔ３は第２Ｂ図のよう
に示す。そして、上記の過程を反復施行してディジタル
信号へ出力される。
この時ミラー積分部３の増幅器ＯＰの限界誤差によって
入力側子ＶＩＮに対する出力されるディジタル信号が正
確するように一致しない。
入力側子ＶＩＮに対する出力されるディジタル信号が正
確するように一致しない。
従って、上記のような問題点を解決するためには基準電
圧切換部１に印加される基準電源ＶＲＥＦヲ手動１：制
御しなければならないという問題点かあった。
圧切換部１に印加される基準電源ＶＲＥＦヲ手動１：制
御しなければならないという問題点かあった。
この発明はこのような問題点を解決するためのもので、
この発明の目的は積分形アナログ／ディジタル変換器の
基準電圧切換部の基準電源を入力側子によって自動に調
整されるようにした積分形アナログ／ディジタル変換器
の基準電源自動制御回路を提供することにある。
この発明の目的は積分形アナログ／ディジタル変換器の
基準電圧切換部の基準電源を入力側子によって自動に調
整されるようにした積分形アナログ／ディジタル変換器
の基準電源自動制御回路を提供することにある。
（課題を解決するための手段）
このような目的を達成するためのこの発明の特徴は、
基準電圧と基準電源を切換させる基準電圧切換部と、入
力電圧、基準電源、基準電圧として入力電圧を切換させ
る入力電圧切換部と連結されて上記基準電圧切換部と入
力電圧切換部の出力側に人力された入力電圧を基準電圧
と比較するミラー積分部及び比較部とから構成される積
分形アナログ／ディジタル変換器において、上記基準電
圧切換部の基準電源を自動に制御して調整するための基
準電源自動制御手段が含まれる積分形アナログ／ディジ
タル変換器の基準電源自動制御回路にある。
力電圧、基準電源、基準電圧として入力電圧を切換させ
る入力電圧切換部と連結されて上記基準電圧切換部と入
力電圧切換部の出力側に人力された入力電圧を基準電圧
と比較するミラー積分部及び比較部とから構成される積
分形アナログ／ディジタル変換器において、上記基準電
圧切換部の基準電源を自動に制御して調整するための基
準電源自動制御手段が含まれる積分形アナログ／ディジ
タル変換器の基準電源自動制御回路にある。
（実施例）
以下、この発明の一実施例を添付され２０図面によって
詳細に説明する。
詳細に説明する。
第３図はこの発明による積分形アナログ／ディジタル変
換器の基準電源自動制御回路を示す回路図であって、そ
の構成か詳細に図示されている。
換器の基準電源自動制御回路を示す回路図であって、そ
の構成か詳細に図示されている。
ココテ、上記積分形アナログ／ディジタル変換器１００
は基準電圧切換部１と、入力側子切換部２、ミラー積分
部３と、比較部４と、論理回路部５とから従来と同じく
構成されており、上記基準電源自動制御手段２００はデ
ィジタル／アナログ変換回路７、比較回路８、制御回路
９及び基準電源設定回路１０とから構成されている。
は基準電圧切換部１と、入力側子切換部２、ミラー積分
部３と、比較部４と、論理回路部５とから従来と同じく
構成されており、上記基準電源自動制御手段２００はデ
ィジタル／アナログ変換回路７、比較回路８、制御回路
９及び基準電源設定回路１０とから構成されている。
上記比較回路８は電圧分割部８−１と比較部８−２とに
なり、制御回路９はＮＡＮＤゲー） （ＮＡＮＤ）とア
ップダウンカウンタ部９−１と、二陣数カウンタ部９−
２と、エツジ検出部とラッチ部９−３及びＡＮＤゲート
（ＡＮＤ）とから構成されている。
なり、制御回路９はＮＡＮＤゲー） （ＮＡＮＤ）とア
ップダウンカウンタ部９−１と、二陣数カウンタ部９−
２と、エツジ検出部とラッチ部９−３及びＡＮＤゲート
（ＡＮＤ）とから構成されている。
また、基準電源設定回路１０は静電圧部１０１とマルチ
プレクサ部１０−２とになるが、これを具体的に説明す
ると、基準電圧ＶＣと基準電源ＶＲＥＦが切換される積
分形アナログ／ディジタル変換器１００の基準電圧切換
部１と、入力側子ＶＩＮ、基準電源ＶＲＥＦ、基準電圧
ＶＣとに入力電圧が切換される入力側子切換部２の出力
側はミラー積分部３の基準電圧（＋）と入力電圧（−）
の入力側と連結されている。この時、基準電圧切換部１
と入力側子切換部２はスイッチ８１〜Ｓ５からなり、ま
た上記ミラー積分部３は増幅器ＯＰと抵抗Ｒ及びコンデ
ンサＣ１，Ｃ２とから構成されている。
プレクサ部１０−２とになるが、これを具体的に説明す
ると、基準電圧ＶＣと基準電源ＶＲＥＦが切換される積
分形アナログ／ディジタル変換器１００の基準電圧切換
部１と、入力側子ＶＩＮ、基準電源ＶＲＥＦ、基準電圧
ＶＣとに入力電圧が切換される入力側子切換部２の出力
側はミラー積分部３の基準電圧（＋）と入力電圧（−）
の入力側と連結されている。この時、基準電圧切換部１
と入力側子切換部２はスイッチ８１〜Ｓ５からなり、ま
た上記ミラー積分部３は増幅器ＯＰと抵抗Ｒ及びコンデ
ンサＣ１，Ｃ２とから構成されている。
そして、上記ミラー積分部３の出力側には基準電圧切換
部１から出力される基準電圧と、ミラー積分部３から出
力される出力電圧ＶＯを比較する比較部４が連結されて
いる。
部１から出力される基準電圧と、ミラー積分部３から出
力される出力電圧ＶＯを比較する比較部４が連結されて
いる。
この時、比較部４は比較器ＣＯＭＰ１と軌換用スイッチ
Ｓ６とになり、また上記比較部４の出力側には比較部４
の出力信号を一時貯蔵した後、ディジタル信号として出
力される論理回路部５が連結されている。
Ｓ６とになり、また上記比較部４の出力側には比較部４
の出力信号を一時貯蔵した後、ディジタル信号として出
力される論理回路部５が連結されている。
そして、上記積分形アナコク／ディジタル変換器１００
の論理回路部５の出力側には出力されるディジタル信号
のｍビット中のｎビットを選択してアナロク信号で変換
させるだめのディジタル／アナログ変換回路７が連結さ
れている。
の論理回路部５の出力側には出力されるディジタル信号
のｍビット中のｎビットを選択してアナロク信号で変換
させるだめのディジタル／アナログ変換回路７が連結さ
れている。
一方、上記積分形アナログ／ディジタル変換器１００の
ミラー積分部３の基準電圧（＋）の電圧には印加される
基ＩＩ！電源ＶＲＥＦが基準電源を自動ＩＪ ｌｉｔす
る時ターンオンになるスイッチｓｗ２が連結され、上記
スイッチｓ７の“オン゛時人カされる基準電源ＶＲＥＦ
を分割する比較回路８の電圧分割部８−１が連結される
。
ミラー積分部３の基準電圧（＋）の電圧には印加される
基ＩＩ！電源ＶＲＥＦが基準電源を自動ＩＪ ｌｉｔす
る時ターンオンになるスイッチｓｗ２が連結され、上記
スイッチｓ７の“オン゛時人カされる基準電源ＶＲＥＦ
を分割する比較回路８の電圧分割部８−１が連結される
。
そして、上記ディジタル／アナログ変換回路７の出力側
には上記積分形アナログ／ディジタル変換器１００の基
準電圧切換部１に印加される基準電源ＶＲＥＦとディジ
タル／アナログ変換回路７の出力電圧を比較するための
比較回路８の比較部８−２が連結される。
には上記積分形アナログ／ディジタル変換器１００の基
準電圧切換部１に印加される基準電源ＶＲＥＦとディジ
タル／アナログ変換回路７の出力電圧を比較するための
比較回路８の比較部８−２が連結される。
この時、電圧分割部８−１の出力側には上記比較部８−
２が連結され、この比較部８−２は比較器ＣＯＭＰ２か
らなる。
２が連結され、この比較部８−２は比較器ＣＯＭＰ２か
らなる。
上記比較回路８の比較器８−２の出力側には制御回路９
か連結され、アナワク／ディジタル変換器１００の論理
回路ＮＳ５の出力信号ＴＩと基準電源ＶＲＥＦを自動に
制御するための駆動信号によって駆動されるＮＡＮＤゲ
ートＮＡＮＤが連結され、上記ＮＡＮＤゲートＮＡＮＤ
の出力側にはＮＡＮＤゲートＮＡＮＤの出力信号と上記
比較器ＣＯＭＰ ２の出力信号Ｖｓｔａｔによってアッ
プ又はダウンにカウンチングされるアップダウンカウン
タ部９−１が連結されている。
か連結され、アナワク／ディジタル変換器１００の論理
回路ＮＳ５の出力信号ＴＩと基準電源ＶＲＥＦを自動に
制御するための駆動信号によって駆動されるＮＡＮＤゲ
ートＮＡＮＤが連結され、上記ＮＡＮＤゲートＮＡＮＤ
の出力側にはＮＡＮＤゲートＮＡＮＤの出力信号と上記
比較器ＣＯＭＰ ２の出力信号Ｖｓｔａｔによってアッ
プ又はダウンにカウンチングされるアップダウンカウン
タ部９−１が連結されている。
一方上記ＮＡＮＤゲートＮＡＮＤの出力側と比較部８−
２の出力側には上記ＮＡＮＤゲートＮＡＮＤの出力信号
と比較部８−２の比較器ＣＯＭＰ２の出力信号によって
二陣数でカウンティングされる二陣数カウンタ＃９−２
が連結され、上記二陣数カウンタ部９−２の出力側には
二陣数カウンタ部９−２の出力信号を遅延させた後、出
力されるエツジ検出部及びラッチ部９−３が連結される
。
２の出力側には上記ＮＡＮＤゲートＮＡＮＤの出力信号
と比較部８−２の比較器ＣＯＭＰ２の出力信号によって
二陣数でカウンティングされる二陣数カウンタ＃９−２
が連結され、上記二陣数カウンタ部９−２の出力側には
二陣数カウンタ部９−２の出力信号を遅延させた後、出
力されるエツジ検出部及びラッチ部９−３が連結される
。
即ち、基準電源ＶＲＥＦが自動に制御される間にエツジ
検出部及びラッチ部９−３の出力電位は高信号として出
力され、基準電源ＶＲＥＦが自動制御の駆動が終了され
ると、エツジ検出部及びラッチ部９−３の出力信号は低
信号として出力される。
検出部及びラッチ部９−３の出力電位は高信号として出
力され、基準電源ＶＲＥＦが自動制御の駆動が終了され
ると、エツジ検出部及びラッチ部９−３の出力信号は低
信号として出力される。
そして、上記エツジ検出部及びラッチ部９−３の出力側
にはラッチ検出部及びラッチ部９−３の出力信号と基準
電源自動制御駆動信号ＶＳをアンドＡＮＤさせるための
ＡＮＤゲートＡＮＤが連結される。この時、上記ＡＮＤ
ゲートのＡＮＤの出力信号Ｔ１が高信号であると、積分
形アナログ／ディジタル変換器１００のミラー積分部３
の入力電圧（−）の入力側には第２図のＴ２区間の間に
基準電源ＶＲＥＦが印加されて基準電源ＶＲＥＦが自動
に制御され、上記ＡＮＤゲートＡＮＤの出力信号Ｔ１が
低信号であると、積分形アナログ／ディジタル変換器１
００のミラー積分部３の入力電圧（−）入力側には第２
図のＴ２区間の間に入力電圧ＶＩＮが印加されて正常に
変えられる。
にはラッチ検出部及びラッチ部９−３の出力信号と基準
電源自動制御駆動信号ＶＳをアンドＡＮＤさせるための
ＡＮＤゲートＡＮＤが連結される。この時、上記ＡＮＤ
ゲートのＡＮＤの出力信号Ｔ１が高信号であると、積分
形アナログ／ディジタル変換器１００のミラー積分部３
の入力電圧（−）の入力側には第２図のＴ２区間の間に
基準電源ＶＲＥＦが印加されて基準電源ＶＲＥＦが自動
に制御され、上記ＡＮＤゲートＡＮＤの出力信号Ｔ１が
低信号であると、積分形アナログ／ディジタル変換器１
００のミラー積分部３の入力電圧（−）入力側には第２
図のＴ２区間の間に入力電圧ＶＩＮが印加されて正常に
変えられる。
一方、ｎ個の基準電源ＶＲＥＦを成る基準電源設定回路
１０の静電圧部１０−１の出力側と上記制御回路９のア
ップダウンカウンタ部９−１の出力側との間にはｎ個の
基準電源ＶＲＥＦを選択するためのマルチプレクサ部１
０−２が連結される。
１０の静電圧部１０−１の出力側と上記制御回路９のア
ップダウンカウンタ部９−１の出力側との間にはｎ個の
基準電源ＶＲＥＦを選択するためのマルチプレクサ部１
０−２が連結される。
即ち、制御回路９の出力信号によってマルチプレクサ部
１０−２が制御されて上記静電圧部１０−１から出力さ
れる基準電源ＶＲＥＦを選択する。
１０−２が制御されて上記静電圧部１０−１から出力さ
れる基準電源ＶＲＥＦを選択する。
上記静電圧部１０−１とマルチプレクサ部１〇−２とは
基準電源設定回路１０を構成する。この時、基準電源設
定回路１０の出力される基準電源ＶＲＥＦは積分形アナ
ログ／ディジタル変換器１００の基準電圧切換部１のス
イッチＳ４と入力電圧切換ｉ２のスイッチＳ５の一側電
圧に連結される。そして、上記制御回路９の出力信号Ｔ
Ｉが高信号であると、ターンオンされて積分形アナログ
／ディジタル変換器１００のミラー積分部３の入力電圧
（−）の入力側には第２図のＴ２区間の間に基準電源Ｖ
ＲＥＦが印加されるスイッチｓｗ１を連結させる。
基準電源設定回路１０を構成する。この時、基準電源設
定回路１０の出力される基準電源ＶＲＥＦは積分形アナ
ログ／ディジタル変換器１００の基準電圧切換部１のス
イッチＳ４と入力電圧切換ｉ２のスイッチＳ５の一側電
圧に連結される。そして、上記制御回路９の出力信号Ｔ
Ｉが高信号であると、ターンオンされて積分形アナログ
／ディジタル変換器１００のミラー積分部３の入力電圧
（−）の入力側には第２図のＴ２区間の間に基準電源Ｖ
ＲＥＦが印加されるスイッチｓｗ１を連結させる。
また、積分形アナログ／ディジタル変換器１００の入力
電圧切換部２のスイッチＳ３の一側電圧と入力電圧ＶＩ
Ｎの入力側の間には制御回路９の出力信号Ｔｔによって
積分形アナログ／ディジタル変換器１００のミラー積分
部３の入力側子（−）の入力側に第２図のＴ２区間の間
に人力された入力側子ＶＩＮが印加されるスイフチＳＷ
３を連結させる。
電圧切換部２のスイッチＳ３の一側電圧と入力電圧ＶＩ
Ｎの入力側の間には制御回路９の出力信号Ｔｔによって
積分形アナログ／ディジタル変換器１００のミラー積分
部３の入力側子（−）の入力側に第２図のＴ２区間の間
に人力された入力側子ＶＩＮが印加されるスイフチＳＷ
３を連結させる。
このように構成されたこの発明において上記積分形アナ
ログ／ディジタル変換器１００の論理回路部５からディ
ジタル信号が出力されると基準電源自動制御手段２００
は基準電源ＶＲＥＦを自動に制御する。
ログ／ディジタル変換器１００の論理回路部５からディ
ジタル信号が出力されると基準電源自動制御手段２００
は基準電源ＶＲＥＦを自動に制御する。
即ち、基準電源自動制御手段２００の制御回路９に印加
される基準電源自動制御駆動信号ＶＳを高信号でセツテ
ィング（ｓｅｔｔｉｎｇ）させる。
される基準電源自動制御駆動信号ＶＳを高信号でセツテ
ィング（ｓｅｔｔｉｎｇ）させる。
従って、初期制御回路９のセツティングされた信号は基
準電源設定回路１０のマルチプレクサ部１０−２に印加
されて初期基準電源ＶＲＥＦＩを積分形アナログ／ディ
ジタル変換器 １００に印加させる。この時、制御回路
９のＮＡＮＤゲートＮＡＮＤは低信号として出力され、
ＮＡＮＤゲートＮＡＮＤの後端に連結された二陣数カウ
ンタ部９−２のクロック電圧ＣＬＫに印加される。従っ
て、制御回路９の二陣数カウンタ部９−２の駆動は停什
され、エツジ検出部及びラッチ部９−３の出力信号は低
信号になる。また、上記制御回路９のエツジ検出部及び
ラッチ部９−３の後端に連結されたＡＮＤゲートＡＮＤ
は、高信号として出力され、制御回路９のＡＮＤゲート
ＡＮＤの出力信号ＴＩは高信号としてセツティングされ
る。即ち、制御信号９のＡＮＤゲートＡＮＤの出力され
た高信号は上記基準電源設定回路１０のマルチプレクサ
部１０−２における出力側に連結されたスイッチＳ１を
ターンオンさせ、上記スイッチＳＷＩの一側電圧に連結
されたスイッチＳＷ２もターンオンされる。
準電源設定回路１０のマルチプレクサ部１０−２に印加
されて初期基準電源ＶＲＥＦＩを積分形アナログ／ディ
ジタル変換器 １００に印加させる。この時、制御回路
９のＮＡＮＤゲートＮＡＮＤは低信号として出力され、
ＮＡＮＤゲートＮＡＮＤの後端に連結された二陣数カウ
ンタ部９−２のクロック電圧ＣＬＫに印加される。従っ
て、制御回路９の二陣数カウンタ部９−２の駆動は停什
され、エツジ検出部及びラッチ部９−３の出力信号は低
信号になる。また、上記制御回路９のエツジ検出部及び
ラッチ部９−３の後端に連結されたＡＮＤゲートＡＮＤ
は、高信号として出力され、制御回路９のＡＮＤゲート
ＡＮＤの出力信号ＴＩは高信号としてセツティングされ
る。即ち、制御信号９のＡＮＤゲートＡＮＤの出力され
た高信号は上記基準電源設定回路１０のマルチプレクサ
部１０−２における出力側に連結されたスイッチＳ１を
ターンオンさせ、上記スイッチＳＷＩの一側電圧に連結
されたスイッチＳＷ２もターンオンされる。
この時、入力側子ＶＩＮの入力側に連結されたスイッチ
ＳＷ３はオフされて積分形アナログ／ディジタル変換器
１００のミラー積分部３の入力側子に第２図のＴ２期間
間に入力電圧ＶＩＮの印加を遮断させる。即ち、積分形
アナログ／ディジタル変換器１００のミラー積分部３の
入力側子に第２図のＴ２区間間に基準電源設定回路１ｏ
がら出力される初期基準電源ＶＲＥＦＩを入力させる。
ＳＷ３はオフされて積分形アナログ／ディジタル変換器
１００のミラー積分部３の入力側子に第２図のＴ２期間
間に入力電圧ＶＩＮの印加を遮断させる。即ち、積分形
アナログ／ディジタル変換器１００のミラー積分部３の
入力側子に第２図のＴ２区間間に基準電源設定回路１ｏ
がら出力される初期基準電源ＶＲＥＦＩを入力させる。
一方、上記スイッチＳＷ２がターンオンされてスイフチ
ＳＷ２の一側電圧に連結された比較回路８の電圧分割部
８−１には初期基準電源ＶＲＥＦ１が印加されて出力さ
れた基準電源ＶＲＥＦ’ が比較回路８の比較部８−１
の比較器ＣＯＭＰＩの正電圧に印加される。
ＳＷ２の一側電圧に連結された比較回路８の電圧分割部
８−１には初期基準電源ＶＲＥＦ１が印加されて出力さ
れた基準電源ＶＲＥＦ’ が比較回路８の比較部８−１
の比較器ＣＯＭＰＩの正電圧に印加される。
この時、比較回路８の電圧分割部８−１の出力電圧ＶＲ
ＥＦ’ は論理回路５のディジタル出力信号とこのディ
ジタル出力信号から選択された任意の数の比として示す
。
ＥＦ’ は論理回路５のディジタル出力信号とこのディ
ジタル出力信号から選択された任意の数の比として示す
。
即チ、ｖＲＥＦｏ −ＶＲＥＦＩＸ （！：＋また、積
分形アナログ／ディジタル変換器１゜Ｏのミラー積分部
３に印加された初期基準電源ＶＲＥＦＩは積分形アナロ
グ／ディジタル変換器１００の論理回路部５を通ってデ
ィジタル信号へ出力される。そして、積分形アナログ／
ディジタル変換器］００のディジタル信号として変えら
れた出力信号は論理回路部５の後端に連結されたｎビッ
トのディジタル／アナログ変換回路７に印加されてｎビ
ットのアナログ信号ＶＲＥＦ’ へ変換される。ここで
アナログ信号ＶＲＥＦ’ は上記ディジタル／アナログ
変換回路７の後端に連結された比較回路８の比較部８−
２の比較器ＣＯＭＰ１に印加されて比較回路８の電圧分
割部８−１の出力信号ＶＲＥＦ”と比較する。この時、
上記比較回路８の比較部８−２から出力される信号Ｖｓ
ｔａｔは制御回路９のアップダウンカウンタ部９−１に
印加され、このアップダウンカウンタ部９−１では比較
回路８の出力信号Ｖｓｔａｔによってアップ又はダウン
としてカウンティングされる。
分形アナログ／ディジタル変換器１゜Ｏのミラー積分部
３に印加された初期基準電源ＶＲＥＦＩは積分形アナロ
グ／ディジタル変換器１００の論理回路部５を通ってデ
ィジタル信号へ出力される。そして、積分形アナログ／
ディジタル変換器］００のディジタル信号として変えら
れた出力信号は論理回路部５の後端に連結されたｎビッ
トのディジタル／アナログ変換回路７に印加されてｎビ
ットのアナログ信号ＶＲＥＦ’ へ変換される。ここで
アナログ信号ＶＲＥＦ’ は上記ディジタル／アナログ
変換回路７の後端に連結された比較回路８の比較部８−
２の比較器ＣＯＭＰ１に印加されて比較回路８の電圧分
割部８−１の出力信号ＶＲＥＦ”と比較する。この時、
上記比較回路８の比較部８−２から出力される信号Ｖｓ
ｔａｔは制御回路９のアップダウンカウンタ部９−１に
印加され、このアップダウンカウンタ部９−１では比較
回路８の出力信号Ｖｓｔａｔによってアップ又はダウン
としてカウンティングされる。
即ち、上記積分形アナログ／ディジタル変換器１００か
ら出力されるディジタル信号をアナログ信号へ変換させ
るディジタル／アナログ変換回路７の出力信号ＶＲＥＦ
”より大きくと、初期基準電Ｉｇ、Ｖ ＲＥ Ｆ １が
もっと大きな値に設定されているので、比較回路８の比
較部８−１の出力信号Ｖｓｔａｔが高信号として出力さ
れ、制御回路９のアップダウンカウンタ部９−１はダウ
ンカウンティング（ｄｏｗｎ ｃｏｕｎｔｉｎｇ）をす
る。
ら出力されるディジタル信号をアナログ信号へ変換させ
るディジタル／アナログ変換回路７の出力信号ＶＲＥＦ
”より大きくと、初期基準電Ｉｇ、Ｖ ＲＥ Ｆ １が
もっと大きな値に設定されているので、比較回路８の比
較部８−１の出力信号Ｖｓｔａｔが高信号として出力さ
れ、制御回路９のアップダウンカウンタ部９−１はダウ
ンカウンティング（ｄｏｗｎ ｃｏｕｎｔｉｎｇ）をす
る。
しかし、ディジタル／アナログ変換回路７の出力信号Ｖ
ＲＥＦ’ が比較回路８の電圧分割部８２の出力信号Ｖ
ＲＥＦ”より小さくと、初期基準電源ＶＲＥＦＩが小さ
な値に設定されているので、比較回路８の比較部８−２
の出力信号Ｖｓｔａｔは低信号として出力されて制御回
路９のアップダウンカウンタ部９−１はアップカウンテ
ィング（ｕｐ−ｃｏｕｎｔ ｌｎｇ）をする。
ＲＥＦ’ が比較回路８の電圧分割部８２の出力信号Ｖ
ＲＥＦ”より小さくと、初期基準電源ＶＲＥＦＩが小さ
な値に設定されているので、比較回路８の比較部８−２
の出力信号Ｖｓｔａｔは低信号として出力されて制御回
路９のアップダウンカウンタ部９−１はアップカウンテ
ィング（ｕｐ−ｃｏｕｎｔ ｌｎｇ）をする。
従って、制御回路９がら出力された信号は基準電源設定
回路］０のマルチプレクサ部１ｏ−１に印加されてマル
チプレクサ部１ｏ−２の後端に連結された静電圧部１０
−１のｎ個の基準電源ＶＲＥＦが選択され、この選択さ
れた基準電源ＶＲＥＦは積分形アナログ／ディジタル変
換器１００の基準電圧切換部］へ印加される。
回路］０のマルチプレクサ部１ｏ−１に印加されてマル
チプレクサ部１ｏ−２の後端に連結された静電圧部１０
−１のｎ個の基準電源ＶＲＥＦが選択され、この選択さ
れた基準電源ＶＲＥＦは積分形アナログ／ディジタル変
換器１００の基準電圧切換部］へ印加される。
そして、このような過程を比較回路８の比較部８−２の
比較器ＣＯＭＰ２に印加される比較回路８の電圧分割部
８−１の出力信号ＶＲＥＦ”とディジタル／アナログ変
換回路７の出力信号ＶＲＥＦ′ とか同じくなる時まで
反復に施行する。
比較器ＣＯＭＰ２に印加される比較回路８の電圧分割部
８−１の出力信号ＶＲＥＦ”とディジタル／アナログ変
換回路７の出力信号ＶＲＥＦ′ とか同じくなる時まで
反復に施行する。
即ち、制御回路９のアップダウンカウンタ部９１かダウ
ンカウンティングされて基準電源設定回路１０から出力
される基準電源ＶＲＥＦが減って比較回路８の電圧分割
部８−１の出力信号ＶＲＥＦ”がディジタル／アナログ
変換回路７の出力信号ＶＲＥＦ’ より小さくなり、比
較回路８の比較部８−２の比較器ＣＯＭＰ２の出力信号
Ｖｓｔａｔは低信号になって制御回路９のアップダウン
カウンタ部９−１はラッチ（ｌａｔｃｈ）状態になる。
ンカウンティングされて基準電源設定回路１０から出力
される基準電源ＶＲＥＦが減って比較回路８の電圧分割
部８−１の出力信号ＶＲＥＦ”がディジタル／アナログ
変換回路７の出力信号ＶＲＥＦ’ より小さくなり、比
較回路８の比較部８−２の比較器ＣＯＭＰ２の出力信号
Ｖｓｔａｔは低信号になって制御回路９のアップダウン
カウンタ部９−１はラッチ（ｌａｔｃｈ）状態になる。
そして、制御回路９のアップダウンカウンタ部９−１が
アップカウンティングされて基準電源設定回路１０から
出力される基準電源ＶＲＥＦが増って比較回路８の電圧
分割部８−１の出力信号ＶＲＥＦ”がディジタル／アナ
ログ変換回路７の出力信号ＶＲＥＦ’ より大きくなる
と、比較回路８の比較部８−２の比較器ＣＯＭＰの出力
信号ＶＳｔａｔは高信号になり、制御回路９のアップダ
ウンカウンタ部９−１はラッチ状態になる。この時、制
御回路９のアップダウンカウンタ部９−１のラッチされ
た状態で後端に連結された基準電源設定回路１０のマル
チプレクサ部１ｏ−２の制御信号は固定される。
アップカウンティングされて基準電源設定回路１０から
出力される基準電源ＶＲＥＦが増って比較回路８の電圧
分割部８−１の出力信号ＶＲＥＦ”がディジタル／アナ
ログ変換回路７の出力信号ＶＲＥＦ’ より大きくなる
と、比較回路８の比較部８−２の比較器ＣＯＭＰの出力
信号ＶＳｔａｔは高信号になり、制御回路９のアップダ
ウンカウンタ部９−１はラッチ状態になる。この時、制
御回路９のアップダウンカウンタ部９−１のラッチされ
た状態で後端に連結された基準電源設定回路１０のマル
チプレクサ部１ｏ−２の制御信号は固定される。
また、基準電源設定回路１０のマルチプレクサ部１０−
１の出力される基準電源ＶＲＥＦも固定される。そして
、上記固定された基準電源ＶＲＥＦは積分形アナログ／
ディジタル変換器１００に印加されてディジタル信号と
して変換されて出力される。
１の出力される基準電源ＶＲＥＦも固定される。そして
、上記固定された基準電源ＶＲＥＦは積分形アナログ／
ディジタル変換器１００に印加されてディジタル信号と
して変換されて出力される。
この時、積分形アナログ／ディジタル変換器１００から
出力されるディジタル信号はディジタル／アナログ変換
回路７に印加されてアナログ信号で変換させた後後端に
連結された比較回路８の比較部８−２の比較器Ｃ０ＭＦ
２に印加させる。そして比較回路８の比較部８−２の比
較器ＣＯＭＰ２の出力信号Ｖｓｔａｔか可変であると再
び基準電源ＶＲＥＦが設定されるが、固定であると制御
回路９のエツジ検出部及びラッチ部９−３の出力信号が
高信号になって制御回路９のエツジ検出部及びラッチ部
９−３の後端に連結されたＡＮＤゲートＡＮＤは低信号
へ出力される。即ち、制御−回路９のＡＮＤゲートＡＮ
Ｄの出力信号Ｔ１は低信号へ出力されて制御回路９のＡ
ＮＤゲート Ａ Ｎ Ｄの出力信号によってオン／オフ
されるスイッチＳＷ１．ＳＷ２はターンオフされ、制御
回路９のＡＮＤゲートＡＮＤの出力側に連結されたイン
バータＩＮＶによって反転された出力信号ＴＩはスイッ
チＳ９をターンオンさせる。
出力されるディジタル信号はディジタル／アナログ変換
回路７に印加されてアナログ信号で変換させた後後端に
連結された比較回路８の比較部８−２の比較器Ｃ０ＭＦ
２に印加させる。そして比較回路８の比較部８−２の比
較器ＣＯＭＰ２の出力信号Ｖｓｔａｔか可変であると再
び基準電源ＶＲＥＦが設定されるが、固定であると制御
回路９のエツジ検出部及びラッチ部９−３の出力信号が
高信号になって制御回路９のエツジ検出部及びラッチ部
９−３の後端に連結されたＡＮＤゲートＡＮＤは低信号
へ出力される。即ち、制御−回路９のＡＮＤゲートＡＮ
Ｄの出力信号Ｔ１は低信号へ出力されて制御回路９のＡ
ＮＤゲート Ａ Ｎ Ｄの出力信号によってオン／オフ
されるスイッチＳＷ１．ＳＷ２はターンオフされ、制御
回路９のＡＮＤゲートＡＮＤの出力側に連結されたイン
バータＩＮＶによって反転された出力信号ＴＩはスイッ
チＳ９をターンオンさせる。
従って、スイッチＳ９は入力側子ＶＩＮを積分形アナロ
グ／ディジタル変換器１００に印加させ、上記積分形ア
ナログ／ディジタル変換器１，００は正常に動作される
。
グ／ディジタル変換器１００に印加させ、上記積分形ア
ナログ／ディジタル変換器１，００は正常に動作される
。
以上のようにこの発明は、積分形アナログ／ディジタル
変換器の限界誤差により出力されるディジタル信号の誤
差を入力電圧に対する基準電源か自動に調整することに
よって最小に減少することができる。そして上記従来の
積分形アナログ／ディジタル変換器の出力側に基準電源
自動制御手段を簡単に連結することにより既存の積分形
アナログ／ディジタル変換器に容易に拡く使用すること
ができる。
変換器の限界誤差により出力されるディジタル信号の誤
差を入力電圧に対する基準電源か自動に調整することに
よって最小に減少することができる。そして上記従来の
積分形アナログ／ディジタル変換器の出力側に基準電源
自動制御手段を簡単に連結することにより既存の積分形
アナログ／ディジタル変換器に容易に拡く使用すること
ができる。
第１図は従来の積分形アナログ／ディジタル変換器を示
す回路図、 第２Ａ図は従来の積分形アナログ／ディジタル変換器の
人力波形図、 第２Ｂ図は第１図のミラー積分回路部の出力波形図、 第２Ｃ図は第１図の比較部の出力波形図、第３図はこの
発明の積分形アナログ／ディジタル変換器の基準電源自
動制御回路を示す図面、第４図は第３図の制御回路の詳
細回路図、第５図は第３図の電圧分割部の詳細回路図で
ある。 図面の要部に対する符号の説明 １・・基準電圧切換部 ２・・・入力側子切換部 ３・・・ミラー積分部 ４．８−２・・・比較部 ５・・・論理回路部 ７・・・ディジタル／アナログ変換回路８・・・比較回
路 ９・・・制御回路 １０・・・基準電源設定回路 １００・・・積分形アナログ／ディジタル変換器２００
・・・基準電圧自動制御手段 ８−１・・・電圧分割部 ９−１・・・アップダウンカウンタ部 ９−２・・・二陣数カウンタ部 ９−３・・エツジ検出部及びラッチ部 １０−１・・・静電圧部 １０−２・・マルチプレクサ部 ＮＡＮＤ・・・ＮＡＮＤゲート ＡＮＤ・・・ＡＮＤゲート ＳＷＩ〜ＳＷ３．Ｓｌ−Ｓ６・・スイッチＦＩＧ、２Ａ Ｆ Ｇ、２Ｂ ＦＩＧ、２Ｃ ＦＩＧ、４ ＦＩＧ、５ ソ
す回路図、 第２Ａ図は従来の積分形アナログ／ディジタル変換器の
人力波形図、 第２Ｂ図は第１図のミラー積分回路部の出力波形図、 第２Ｃ図は第１図の比較部の出力波形図、第３図はこの
発明の積分形アナログ／ディジタル変換器の基準電源自
動制御回路を示す図面、第４図は第３図の制御回路の詳
細回路図、第５図は第３図の電圧分割部の詳細回路図で
ある。 図面の要部に対する符号の説明 １・・基準電圧切換部 ２・・・入力側子切換部 ３・・・ミラー積分部 ４．８−２・・・比較部 ５・・・論理回路部 ７・・・ディジタル／アナログ変換回路８・・・比較回
路 ９・・・制御回路 １０・・・基準電源設定回路 １００・・・積分形アナログ／ディジタル変換器２００
・・・基準電圧自動制御手段 ８−１・・・電圧分割部 ９−１・・・アップダウンカウンタ部 ９−２・・・二陣数カウンタ部 ９−３・・エツジ検出部及びラッチ部 １０−１・・・静電圧部 １０−２・・マルチプレクサ部 ＮＡＮＤ・・・ＮＡＮＤゲート ＡＮＤ・・・ＡＮＤゲート ＳＷＩ〜ＳＷ３．Ｓｌ−Ｓ６・・スイッチＦＩＧ、２Ａ Ｆ Ｇ、２Ｂ ＦＩＧ、２Ｃ ＦＩＧ、４ ＦＩＧ、５ ソ
Claims (1)
- 【特許請求の範囲】 １、基準電圧ＶＣと基準電源ＶＲＥＦを切換させる基準
電圧切換部１と、入力電圧ＶＩＮ、基準電圧ＶＣ、設定
された基準電源ＶＲＥＦを切換させる入力電圧切換部２
と、ミラー積分部３と、比較部４と、論理回路部５とに
よって入力電圧と基準電圧とを比較してディジタル信号
で出力させる積分形アナログ／ディジタル変換器１００
において、 上記積分形アナログ／ディジタル変換器１００の入力側
と出力側の間に連結されて上記基準電圧切換部１の基準
電源ＶＲＥＦを自動的に制御してミラー積分部３の増幅
器の限界誤差によって出力信号の誤差を最小に減少する
ための基準電源自動制御手段２００が含まれる積分形ア
ナログ／ディジタル変換器の基準電源自動制御回路。 ２、基準電源自動制御手段２００は、上記積分形アナロ
グ／ディジタル変換器１００の出力側に連結されて出力
されるディジタル信号をアナログ信号へ変換させるディ
ジタル／アナログ変換回路７と、上記ディジタル／アナ
ログ変換回路７の出力側に連結されて出力される信号Ｖ
ＲＥＦ’及び上記積分形アナログ／ディジタル変換器１
００の基準電圧切換部１に印加される基準電源ＶＲＥＦ
と比較するための比較回路８と、 上記比較回路８の出力側に連結されて比較回路８の出力
信号Ｖｓｔａｔによって後端に連結された基準電源設定
回路１０から出力される基準電源ＶＲＥＦを自動的に制
御する制御回路９と、上記制御回路９の出力側に連結さ
れて出力信号によって多数個の設定された基準電源ＶＲ
ＥＦを選択して出力させる基準電源設定回路１０と、 上記基準電源設定回路１０の出力側と積分形アナログ／
ディジタル変換器１００の入力側に連結されて基準電源
ＶＲＥＦを自動制御する間に積分形アナログ／ディジタ
ル変換器１００に入力電圧ＶＩＮが印加されることを遮
断させるためのスイッチＳＷ１と、 上記積分形アナログ／ディジタル変換器１００の入力側
に連結されて基準電源ＶＲＥＦの自動制御が終了された
後積分形アナログ／ディジタル変換器１００に入力電圧
ＶＩＮを印加して積分形アナログ／ディジタル変換器１
００が正常的に動作されるようにするスイッチＳＷ３と
、 から構成された請求項１記載の積分形アナログ／ディジ
タル変換器の基準電源自動制御回路。 ３、比較回路８は、 上記スイッチＳＷ１がターンオンされると共にターンオ
ンされるスイッチＳＷ２と、上記スイッチＳＷ２の出力
側に連結されてスイッチＳＷ２がターンオンされること
によって積分形アナログ／ディジタル変換器１００に印
加される基準電源ＶＲＥＦを分割する電圧分割部８−１
と、 上記電圧分割部８−１及びディジタル／アナログ変換回
路７の出力側に連結されて上記ディジタル／アナログ変
換回路７の出力信号ＶＲＥＦ’と電圧分割部８−１の出
力信号ＶＲＥＦ”とを比較して出力されたディジタル信
号と印加された基準電源ＶＲＥＦとの誤差を検出する比
較部８−２と、から構成された請求項２記載の積分形ア
ナログ／ディジタル変換器１００の基準電源自動制御回
路。 ４、制御回路９は、 上記比較回路８の出力側に連結されて基準電源自動制御
を選択する時、印加される自動制御駆動信号ＶＳ及び積
分形アナログ／ディジタル変換器１００の論理回路部５
から出力される信号Ｔ１によって駆動されるＮＡＮＤゲ
ートＮＡＮＤと、上記比較回路８の出力側に連結されて
比較回路８の出力信号によって上記基準電源設定回路１
０の制御信号を出力させるアップカウンタ部９−１と、 上記ＮＡＮＤゲート（ＮＡＮＤ）の出力側に連結されて
出力信号によって二陣カウンチングする二陣数カウンタ
部９−２と、 上記二陣数カウンタ部９−２の出力側に連結されて基準
電源ＶＲＥＦの自動制御に駆動する時には高信号で、正
常積分形アナログ／ディジタル変換器１００の駆動時低
信号、で出力されるエッジ検出部及びラッチ部９−３と
、 上記エッジ検出部及びラッチ部９−３の出力側及び比較
回路８の出力側に連結されて出力信号及び自動制御の駆
動信号ＶＳにＡＮＤさせるためのＡＮＤゲートＡＮＤと
、 から構成された請求項２記載の積分形アナログ／ディジ
タル変換器の基準電源自動制御回路。 ５、基準電源設定回路１０は、 多数個の基準電源ＶＲＥＦを作る静電圧部１０−１と、
上記静電圧部１０−１の出力側と制御回路９の出力側と
の間に連結されて制御回路９の出力信号によって静電圧
部１０−１の基準電源ＶＲＥＦが選択されるマルチプレ
クサ部１０−２と、から構成された請求項２記載の積分
形アナログ／ディジタル変換器の基準電源自動制御回路
。 ６、ディジタル／アナログ変換回路７、比較回路８及び
制御回路９をマイコンで上記基準電源設定、回路１０を
制御することのできる請求項２記載の積分形アナログ／
ディジタル変換器の基準電源自動制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900000889A KR920009206B1 (ko) | 1990-01-25 | 1990-01-25 | 적분형 아날로그/디지탈 변환기의 기준전원 자동 제어회로 |
| KR90-889 | 1990-01-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235526A true JPH03235526A (ja) | 1991-10-21 |
| JPH0834430B2 JPH0834430B2 (ja) | 1996-03-29 |
Family
ID=19295539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292211A Expired - Fee Related JPH0834430B2 (ja) | 1990-01-25 | 1990-10-31 | 積分形アナログ／ディジタル変換器の参照電圧自動制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157400A (ja) |
| JP (1) | JPH0834430B2 (ja) |
| KR (1) | KR920009206B1 (ja) |
| CN (1) | CN1017854B (ja) |
| DE (1) | DE4034680A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182688A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | Ａ／ｄ変換器及び当該ａ／ｄ変換器を有する半導体装置、並びにセンサ装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920020859A (ko) * | 1991-04-13 | 1992-11-21 | 김광호 | 듀얼슬로우프 인티그레이팅 a/d 컨버터 |
| KR100460707B1 (ko) * | 1997-10-24 | 2005-01-17 | 삼성전자주식회사 | 기준 전압 발생 회로 |
| DE19936327C2 (de) * | 1999-08-02 | 2003-04-24 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Durchführung von ratiometrischen Messungen unter Verwendung eines Analog/Digital- oder eines Digital/Analog-Umsetzers, Analog/Digital- oder Digital/Analog-Umsetzer, und Verfahren zum Betreiben eines Analog/Digital- oder Digital/Analog-Umsetzers |
| CN1131436C (zh) * | 1999-09-21 | 2003-12-17 | 容云 | 一种电容、电阻、电感－数字转换电路 |
| US6556003B2 (en) * | 2001-03-20 | 2003-04-29 | Sang Joon Choi | Computer multimeter |
| DE10128942B4 (de) * | 2001-06-18 | 2007-01-11 | Mettler-Toledo Gmbh | Integrierender A/D-Wandler |
| DE102004023145A1 (de) * | 2004-05-07 | 2005-11-24 | Endress + Hauser Wetzer Gmbh + Co. Kg | Vorrichtung zur Analog/Digital Wandlung einer Messspannung |
| DE102004055299B4 (de) * | 2004-11-16 | 2009-08-27 | Texas Instruments Deutschland Gmbh | Elektronisches System mit einer Master-Einheit und einer Slave-Einheit |
| US7414553B1 (en) * | 2006-11-17 | 2008-08-19 | Zilog, Inc. | Microcontroller having in-situ autocalibrated integrating analog-to-digital converter (IADC) |
| US8513892B2 (en) * | 2009-03-25 | 2013-08-20 | Rohm Co., Ltd. | Illuminance sensor, and electronic equipment and semiconductor device using the same |
| CN101915869A (zh) * | 2010-08-13 | 2010-12-15 | 天津大学 | 减小激励信号幅值波动引入测量误差的方法及实施装置 |
| JP6270403B2 (ja) * | 2013-10-18 | 2018-01-31 | ルネサスエレクトロニクス株式会社 | 半導体装置及び電子制御装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141254A (ja) * | 1971-04-06 | 1975-11-13 | Ibm | |
| JPS52132763A (en) * | 1976-04-30 | 1977-11-07 | Yokogawa Hokushin Electric Corp | Analog digital converter |
| JPS5451454A (en) * | 1977-09-30 | 1979-04-23 | Toshiba Corp | Analog digital conversion unit |
| JPS556971A (en) * | 1978-06-30 | 1980-01-18 | Toshiba Corp | Analog-digital conversion circuit system |
| JPS5579498A (en) * | 1978-12-13 | 1980-06-14 | Hitachi Electronics | System for generating simulation sound of echo sound repercussion |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4087796A (en) * | 1976-10-21 | 1978-05-02 | Rockwell International Corporation | Analog-to-digital conversion apparatus |
| JPS5442969A (en) * | 1977-09-09 | 1979-04-05 | Nec Corp | Analog-digital converter |
| US4243974A (en) * | 1978-02-24 | 1981-01-06 | E. I. Du Pont De Nemours And Company | Wide dynamic range analog to digital converter |
| US4445111A (en) * | 1980-09-15 | 1984-04-24 | John Fluke Mfg. Co., Inc. | Bi-polar electronic signal converters with single polarity accurate reference source |
| US4357600A (en) * | 1980-11-10 | 1982-11-02 | Hewlett-Packard Company | Multislope converter and conversion technique |
| US4613950A (en) * | 1983-09-22 | 1986-09-23 | Tektronix, Inc. | Self-calibrating time interval meter |
| JPH0813004B2 (ja) * | 1984-09-07 | 1996-02-07 | 株式会社日立製作所 | Ａ／ｄ変換器 |
| JPS61251232A (ja) * | 1985-04-27 | 1986-11-08 | Tokyo Electric Co Ltd | アナログ／デジタル変換装置 |
| JPS6271335A (ja) * | 1985-09-24 | 1987-04-02 | Sony Corp | Ａ／ｄ又はｄ／ａ変換器 |
| US4908623A (en) * | 1988-08-08 | 1990-03-13 | Honeywell Inc. | Apparatus and method for range control and supply voltage compensation in a dual slope analog to digital converter |
-
1990
- 1990-01-25 KR KR1019900000889A patent/KR920009206B1/ko not_active IP Right Cessation
- 1990-10-23 US US07/602,465 patent/US5157400A/en not_active Expired - Lifetime
- 1990-10-31 JP JP2292211A patent/JPH0834430B2/ja not_active Expired - Fee Related
- 1990-10-31 DE DE4034680A patent/DE4034680A1/de active Granted
- 1990-11-03 CN CN90108942A patent/CN1017854B/zh not_active Expired
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141254A (ja) * | 1971-04-06 | 1975-11-13 | Ibm | |
| JPS52132763A (en) * | 1976-04-30 | 1977-11-07 | Yokogawa Hokushin Electric Corp | Analog digital converter |
| JPS5451454A (en) * | 1977-09-30 | 1979-04-23 | Toshiba Corp | Analog digital conversion unit |
| JPS556971A (en) * | 1978-06-30 | 1980-01-18 | Toshiba Corp | Analog-digital conversion circuit system |
| JPS5579498A (en) * | 1978-12-13 | 1980-06-14 | Hitachi Electronics | System for generating simulation sound of echo sound repercussion |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182688A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | Ａ／ｄ変換器及び当該ａ／ｄ変換器を有する半導体装置、並びにセンサ装置 |
| KR101437412B1 (ko) * | 2006-12-27 | 2014-09-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Ａ／ｄ 변환기 및 해당 ａ／ｄ 변환기를 사용한 반도체장치 및 센서 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1053718A (zh) | 1991-08-07 |
| KR920009206B1 (ko) | 1992-10-14 |
| DE4034680A1 (de) | 1991-08-08 |
| JPH0834430B2 (ja) | 1996-03-29 |
| US5157400A (en) | 1992-10-20 |
| CN1017854B (zh) | 1992-08-12 |
| KR910015126A (ko) | 1991-08-31 |
| DE4034680C2 (ja) | 1993-08-12 |
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