JPH0834430B2 - 積分形アナログ／ディジタル変換器の参照電圧自動制御回路 - Google Patents
積分形アナログ／ディジタル変換器の参照電圧自動制御回路Info
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- JPH0834430B2 JPH0834430B2 JP2292211A JP29221190A JPH0834430B2 JP H0834430 B2 JPH0834430 B2 JP H0834430B2 JP 2292211 A JP2292211 A JP 2292211A JP 29221190 A JP29221190 A JP 29221190A JP H0834430 B2 JPH0834430 B2 JP H0834430B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明はディジタルマルチメータ（Digital Multi-
Meter）のアナログ／ディジタル変換器に関し、より詳
細には積分形アナログ／ディジタル変換器におけるミラ
ー積分部の増幅器の出力誤差を減少させるための積分形
アナログ／ディジタル変換器の参照電圧自動制御回路に
関するものである。
Meter）のアナログ／ディジタル変換器に関し、より詳
細には積分形アナログ／ディジタル変換器におけるミラ
ー積分部の増幅器の出力誤差を減少させるための積分形
アナログ／ディジタル変換器の参照電圧自動制御回路に
関するものである。
（従来の技術） 一般に、積分形アナログ／ディジタル変換器は第１図
に示すごとく、基準電圧VCと、参照電圧VREFを切換させ
る基準電圧切換部１と、入力される入力電圧VIN及び設
定された参照電圧VREFと、基準電圧VCとに入力電圧に切
換させる入力電圧切換部２は、後端に連結されたミラー
積分部３の増幅器OPの各々の非反転端子（＋）の入力側
と反転端子（−）の入力側とにそれぞれ連結されてい
る。
に示すごとく、基準電圧VCと、参照電圧VREFを切換させ
る基準電圧切換部１と、入力される入力電圧VIN及び設
定された参照電圧VREFと、基準電圧VCとに入力電圧に切
換させる入力電圧切換部２は、後端に連結されたミラー
積分部３の増幅器OPの各々の非反転端子（＋）の入力側
と反転端子（−）の入力側とにそれぞれ連結されてい
る。
この時、基準電圧切換部１と入力電圧切換部２とはス
イッチS1〜S5から構成されており、また上記ミラー積分
部３は増幅器OPと抵抗Ｒ及びコンデンサC1,C2とから構
成されている。上記ミラー積分部３の出力端子には基準
電圧切換部１から出力される基準電圧とミラー積分部３
から出力される出力電圧VOとを比較する比較部４が連結
されており、この時、上記比較部４は比較器COMP1と帰
還用スイッチS6とから構成されている。
イッチS1〜S5から構成されており、また上記ミラー積分
部３は増幅器OPと抵抗Ｒ及びコンデンサC1,C2とから構
成されている。上記ミラー積分部３の出力端子には基準
電圧切換部１から出力される基準電圧とミラー積分部３
から出力される出力電圧VOとを比較する比較部４が連結
されており、この時、上記比較部４は比較器COMP1と帰
還用スイッチS6とから構成されている。
また、上記比較部４の出力端子には比較部４からの出
力信号が蓄積された後、ディジタル信号に変換されて出
力される論理回路部５が連結されている。
力信号が蓄積された後、ディジタル信号に変換されて出
力される論理回路部５が連結されている。
このように構成された従来の回路図において、第2A図
に示すごとく一定時間T1間に基準電圧切換部１のスイッ
チS1が“オン”になると共に入力電圧切換部２のスイッ
チS2が“オン”になる。
に示すごとく一定時間T1間に基準電圧切換部１のスイッ
チS1が“オン”になると共に入力電圧切換部２のスイッ
チS2が“オン”になる。
即ち、ミラー積分部３の非反転端子（＋）には入力さ
れる基準電圧VCが印加され、ミラー積分部３の抵抗Ｒと
コンデンサC1には電流が流れないので、ミラー積分部３
の増幅器OPの出力電圧VOは基準電圧と同じようになる。
（VO＝VC） 上記ミラー積分部３から出力された電圧VOは後端に連
結された比較部４の比較器COMP1の（＋）端子に印加さ
れて（−）端子に印加された基準電圧VCと比較した後、
基準電圧VCをそのまま出力させる。この時比較部４の帰
還用スイッチS6は“オン”になり、上記比較部４から出
力された電圧は後端に連結された論理回路部５に蓄積さ
れる。
れる基準電圧VCが印加され、ミラー積分部３の抵抗Ｒと
コンデンサC1には電流が流れないので、ミラー積分部３
の増幅器OPの出力電圧VOは基準電圧と同じようになる。
（VO＝VC） 上記ミラー積分部３から出力された電圧VOは後端に連
結された比較部４の比較器COMP1の（＋）端子に印加さ
れて（−）端子に印加された基準電圧VCと比較した後、
基準電圧VCをそのまま出力させる。この時比較部４の帰
還用スイッチS6は“オン”になり、上記比較部４から出
力された電圧は後端に連結された論理回路部５に蓄積さ
れる。
一方、第2A図において、一定時間T2間には基準電圧切
換部１のスイッチS1が“オン”になり、入力電圧切換部
２のスイッチS3が“オン”になる。即ち、基準電圧切換
部１から出力される設定された基準電圧VCがそのまま維
持され、入力電圧切換部２から出力される電圧は入力電
圧VINになる。この時、入力される基準電圧VCと入力電
圧VINとによってミラー積分部３の抵抗ＲとコンデンサC
1に電流が流れ、ミラー積分部３の出力電圧VOは第2B図
におけるＡにて示すごとく時間に対する１次関数として
表わせる。
換部１のスイッチS1が“オン”になり、入力電圧切換部
２のスイッチS3が“オン”になる。即ち、基準電圧切換
部１から出力される設定された基準電圧VCがそのまま維
持され、入力電圧切換部２から出力される電圧は入力電
圧VINになる。この時、入力される基準電圧VCと入力電
圧VINとによってミラー積分部３の抵抗ＲとコンデンサC
1に電流が流れ、ミラー積分部３の出力電圧VOは第2B図
におけるＡにて示すごとく時間に対する１次関数として
表わせる。
即ち、 である（T1＜ｔ＜T2） ここで、出力電圧VOの最終値は−（VIN/RC1）×T2で
ある。
ある。
この時、ミラー積分部３から出力される出力電圧VOは
比較部４に印加されて入力電圧VINと比較された後、第2
C図のＡにて示すごとく低電位として出力される。そし
て、上記比較部４の出力電圧は後端に連結された論理回
路部５に印加されて蓄積される。ここに、入力される電
圧VINが基準電圧VCより小さな入力であると、ミラー積
分部３から出力される出力電圧VOは第2B図のＢにて示す
ごとく時間に対する１次関数である。
比較部４に印加されて入力電圧VINと比較された後、第2
C図のＡにて示すごとく低電位として出力される。そし
て、上記比較部４の出力電圧は後端に連結された論理回
路部５に印加されて蓄積される。ここに、入力される電
圧VINが基準電圧VCより小さな入力であると、ミラー積
分部３から出力される出力電圧VOは第2B図のＢにて示す
ごとく時間に対する１次関数である。
即ち、 である（T1＜ｔ＜T2） ここで最終値はVIN/RC1×T2である。
そして、上記ミラー積分部３から出力される出力電圧
VOは比較部４に印加されて第2C図のＢにて示すごとく高
電位へ出力される。また、第2A図に示すごとく入力時一
定時間には基準電圧切換部１のスイッチS4と入力電圧切
換部２のスイッチS2が“オン”になる。即ち、ミラー積
分部３の基準電圧は参照電圧VREF＋VCであり、入力電圧
は設定された基準電圧VCである。従って、ミラー積分部
３から出力される出力電圧VOは第2B図のＡにて示すごと
く時間に対する１次関数である。
VOは比較部４に印加されて第2C図のＢにて示すごとく高
電位へ出力される。また、第2A図に示すごとく入力時一
定時間には基準電圧切換部１のスイッチS4と入力電圧切
換部２のスイッチS2が“オン”になる。即ち、ミラー積
分部３の基準電圧は参照電圧VREF＋VCであり、入力電圧
は設定された基準電圧VCである。従って、ミラー積分部
３から出力される出力電圧VOは第2B図のＡにて示すごと
く時間に対する１次関数である。
即ち、 そして、ミラー積分部３から出力される出力電圧VOは
後端に連結された比較部４に印加されて基準電圧VREFと
比較した後、低電位信号を出力する。この時比較部４の
出力する低電位信号は後端に連結された論理回路部５に
印加されて蓄積された後、ディジタル信号として出力さ
れる。
後端に連結された比較部４に印加されて基準電圧VREFと
比較した後、低電位信号を出力する。この時比較部４の
出力する低電位信号は後端に連結された論理回路部５に
印加されて蓄積された後、ディジタル信号として出力さ
れる。
一方、第2A図の一定時間T3bの間には、基準電圧切換
部１のスイッチS1が“オン”になり入力電圧切換部２の
スイッチS5がターンオンされてミラー積分部３に印加さ
れる基準電圧は設定された基準電圧VCであり、入力電圧
は参照電圧VREF＋VCになる。
部１のスイッチS1が“オン”になり入力電圧切換部２の
スイッチS5がターンオンされてミラー積分部３に印加さ
れる基準電圧は設定された基準電圧VCであり、入力電圧
は参照電圧VREF＋VCになる。
従って、ミラー積分部３の出力電圧VOは第2B図のＢに
て示すごとく時間に対する１次関数である。
て示すごとく時間に対する１次関数である。
即ち、 そして、ミラー積分部３から出力される出力電圧VO
は、比較部４へ印加されて基準電圧VCと比較され、ミラ
ー積分部３は高電位を出力する。ここで、全期間Ｔ〜T3
は第2B図のように示す。そして、上記の過程を反復施行
してディジタル信号の出力を行う。
は、比較部４へ印加されて基準電圧VCと比較され、ミラ
ー積分部３は高電位を出力する。ここで、全期間Ｔ〜T3
は第2B図のように示す。そして、上記の過程を反復施行
してディジタル信号の出力を行う。
この時、ミラー積分部３の増幅器OPが有する出力誤差
（限界誤差）によって入力電圧VINに対する出力される
ディジタル信号が正確には一致しない。
（限界誤差）によって入力電圧VINに対する出力される
ディジタル信号が正確には一致しない。
従って、上記のような問題点を解決するためには基準
電圧切換部１に印加される参照電圧VREFを手動に制御し
なければならないという問題点があった。
電圧切換部１に印加される参照電圧VREFを手動に制御し
なければならないという問題点があった。
この発明はこのような問題点を解決するためのもの
で、この発明の目的は積分形アナログ／ディジタル変換
器の基準電圧切換部の参照電圧を入力電圧によって自動
に調整されるようにした積分形アナログ／ディジタル変
換器の参照電圧自動制御回路を提供することにある。
で、この発明の目的は積分形アナログ／ディジタル変換
器の基準電圧切換部の参照電圧を入力電圧によって自動
に調整されるようにした積分形アナログ／ディジタル変
換器の参照電圧自動制御回路を提供することにある。
（課題を解決するための手段） 上記目的を達成するため本発明は、基準電圧と参照電
圧を切り替えて出力する基準電圧切換部と、入力電圧、
基準電圧、及び参照電圧を切り替えて出力する入力電圧
切換部と、前記基準電圧切換部の出力電圧と、前記入力
電圧切換部の出力電圧とを入力し、所定の出力電圧を出
力するミラー積分部と、前記基準電圧切換部から出力さ
れる電圧と、前記ミラー積分部から出力される電圧とを
比較する比較部と、この比較部から出力された出力信号
を蓄積してディジタル信号として出力する論理回路部
と、を備えた積分型アナログ／ディジタル変換器におい
て、この積分型アナログ／ディジタル変換器の出力側に
連結され、前記論理回路部により出力されたディジタル
信号をアナログ信号へ変換するディジタル／アナログ変
換回路と、このディジタル／アナログ変換回路から出力
されたアナログ信号と、前記積分型アナログ／ディジタ
ル変換器の基準電圧切換部に印加される参照電圧とを比
較する比較回路と、この比較回路の出力側に連結され、
前記比較回路の出力信号によってカウンタ値を増減する
制御回路と、前記カウンタの値によって参照電圧の電圧
値を新たに設置する参照電圧設定回路と、この参照電圧
設定回路の出力側と前記積分形アナログ／ディジタル変
換器の入力側の間に連結され、前記制御回路が出力する
切換信号によってオン／オフを行い、前記参照電圧設定
回路にて参照電圧を設定している間に前記積分型アナロ
グ／ディジタル変換器へ印加される入力電圧を遮断する
第１のスイッチと、この第１のスイッチの出力側に接続
され、前記第１のスイッチがターンオンされると共にタ
ーンオンされて参照電圧を前記比較回路に入力する第２
のスイッチと、前記入力電圧切換部の入力側に連結さ
れ、前記参照電圧の設定の終了後に前記積分型アナログ
／ディジタル変換器に入力電圧を印加する第３のスイッ
チと、を備えたことを要旨とする。
圧を切り替えて出力する基準電圧切換部と、入力電圧、
基準電圧、及び参照電圧を切り替えて出力する入力電圧
切換部と、前記基準電圧切換部の出力電圧と、前記入力
電圧切換部の出力電圧とを入力し、所定の出力電圧を出
力するミラー積分部と、前記基準電圧切換部から出力さ
れる電圧と、前記ミラー積分部から出力される電圧とを
比較する比較部と、この比較部から出力された出力信号
を蓄積してディジタル信号として出力する論理回路部
と、を備えた積分型アナログ／ディジタル変換器におい
て、この積分型アナログ／ディジタル変換器の出力側に
連結され、前記論理回路部により出力されたディジタル
信号をアナログ信号へ変換するディジタル／アナログ変
換回路と、このディジタル／アナログ変換回路から出力
されたアナログ信号と、前記積分型アナログ／ディジタ
ル変換器の基準電圧切換部に印加される参照電圧とを比
較する比較回路と、この比較回路の出力側に連結され、
前記比較回路の出力信号によってカウンタ値を増減する
制御回路と、前記カウンタの値によって参照電圧の電圧
値を新たに設置する参照電圧設定回路と、この参照電圧
設定回路の出力側と前記積分形アナログ／ディジタル変
換器の入力側の間に連結され、前記制御回路が出力する
切換信号によってオン／オフを行い、前記参照電圧設定
回路にて参照電圧を設定している間に前記積分型アナロ
グ／ディジタル変換器へ印加される入力電圧を遮断する
第１のスイッチと、この第１のスイッチの出力側に接続
され、前記第１のスイッチがターンオンされると共にタ
ーンオンされて参照電圧を前記比較回路に入力する第２
のスイッチと、前記入力電圧切換部の入力側に連結さ
れ、前記参照電圧の設定の終了後に前記積分型アナログ
／ディジタル変換器に入力電圧を印加する第３のスイッ
チと、を備えたことを要旨とする。
（実施例） 以下、この発明の一実施例を添付された図面によって
詳細に説明する。
詳細に説明する。
第３図はこの発明による積分形アナログ／ディジタル
変換器の参照電圧自動制御回路の回路構成を示す図であ
る。同図に示す通り、積分形アナログ／ディジタル変換
器100は基準電圧切換部１と、入力電圧切換部２と、ミ
ラー積分部３と、比較部４と、論理回路部５とを備え、
上述の従来例と同様の構成である。また、参照電圧自動
制御手段200はディジタル／アナログ変換回路７と、比
較回路８と、制御回路９と、参照電圧設定回路10とを備
えている。
変換器の参照電圧自動制御回路の回路構成を示す図であ
る。同図に示す通り、積分形アナログ／ディジタル変換
器100は基準電圧切換部１と、入力電圧切換部２と、ミ
ラー積分部３と、比較部４と、論理回路部５とを備え、
上述の従来例と同様の構成である。また、参照電圧自動
制御手段200はディジタル／アナログ変換回路７と、比
較回路８と、制御回路９と、参照電圧設定回路10とを備
えている。
ここで、上記比較回路８は電圧分割部８−１と比較部
８−２とを有し、制御回路９は第４図に示すごとくNAND
ゲート（NAND）とアップダウンカウンタ部９−１と、二
進数カウンタ部９−２と、エッジ検出部とラッチ部９−
３及びNANDゲート（NAND2）とから構成されている。ま
た、参照電圧設定回路10は参照電圧供給部10−１とマル
チプレクサ部10−２とから構成されている。
８−２とを有し、制御回路９は第４図に示すごとくNAND
ゲート（NAND）とアップダウンカウンタ部９−１と、二
進数カウンタ部９−２と、エッジ検出部とラッチ部９−
３及びNANDゲート（NAND2）とから構成されている。ま
た、参照電圧設定回路10は参照電圧供給部10−１とマル
チプレクサ部10−２とから構成されている。
さらに具体的に説明すると、基準電圧切換部１はスイ
ッチS1,S4を備えており、基準電圧VCと参照電圧VREFと
の切換えを行うためのものである。また、入力電圧切換
部２はスイッチS2,S3,S5を備えており、入力電圧VIN、
参照電圧VREF、基準電圧VCの切換えを行うためのもので
ある。また、基準電圧切換部１と入力電圧切換部２との
出力側はミラー積分部３の非反転端子（＋）と反転端子
（−）の入力側にそれぞれ連結されており、このミラー
積分部３は増幅器OPと抵抗Ｒ及びコンデンサC1,C2とを
備えている。
ッチS1,S4を備えており、基準電圧VCと参照電圧VREFと
の切換えを行うためのものである。また、入力電圧切換
部２はスイッチS2,S3,S5を備えており、入力電圧VIN、
参照電圧VREF、基準電圧VCの切換えを行うためのもので
ある。また、基準電圧切換部１と入力電圧切換部２との
出力側はミラー積分部３の非反転端子（＋）と反転端子
（−）の入力側にそれぞれ連結されており、このミラー
積分部３は増幅器OPと抵抗Ｒ及びコンデンサC1,C2とを
備えている。
上記ミラー積分部３の出力側には入力電圧切換部２か
ら出力される電圧と、ミラー積分部３から出力される出
力電圧VOを比較する比較部４が連結されている。この比
較部４は、比較器COMP1と帰還用スイッチS6とを備えて
いる。
ら出力される電圧と、ミラー積分部３から出力される出
力電圧VOを比較する比較部４が連結されている。この比
較部４は、比較器COMP1と帰還用スイッチS6とを備えて
いる。
上記比較部４の出力側には、比較部４の出力信号を一
時蓄積した後、ディジタル信号として出力する論理回路
部５が連結されている。この論理回路部５の出力側には
出力されるディジタル信号のｍビット中のｎビットを選
択してアナログ信号で変換させるためのディジタル／ア
ナログ変換回路７が連結されている。
時蓄積した後、ディジタル信号として出力する論理回路
部５が連結されている。この論理回路部５の出力側には
出力されるディジタル信号のｍビット中のｎビットを選
択してアナログ信号で変換させるためのディジタル／ア
ナログ変換回路７が連結されている。
一方、上記ミラー積分部３の非反転端子（＋）には、
印加される参照電圧VREFが参照電圧を自動制御する時タ
ーンオンになるスイッチSW2が連結され、上記スイッチS
W2の“オン”時に入力される参照電圧VREFを分割する比
較回路８の電圧分割部８−１が連結される。
印加される参照電圧VREFが参照電圧を自動制御する時タ
ーンオンになるスイッチSW2が連結され、上記スイッチS
W2の“オン”時に入力される参照電圧VREFを分割する比
較回路８の電圧分割部８−１が連結される。
そして、上記ディジタル／アナログ変換回路７の出力
側には基準電圧切換部１に印加される参照電圧VREFとデ
ィジタル／アナログ変換回路７の出力電圧とを比較する
ための比較回路８の比較部８−２が連結される。この比
較部８−２は比較器COMP2を有し、電圧分割部８−１に
て分割された参照電圧VREFが入力される。
側には基準電圧切換部１に印加される参照電圧VREFとデ
ィジタル／アナログ変換回路７の出力電圧とを比較する
ための比較回路８の比較部８−２が連結される。この比
較部８−２は比較器COMP2を有し、電圧分割部８−１に
て分割された参照電圧VREFが入力される。
上記比較回路８の比較部８−２の出力側には制御回路
９が連結されており、この制御回路９は図４に示すごと
く論理回路部５の出力信号T1と、参照電圧VREFを自動的
に制御するための駆動信号VSとによって駆動されるNAND
ゲートNANDが備えられている。このNANDゲートNANDの出
力側にはNANDゲートNANDの出力信号と上記比較器COMP2
の出力信号VSTATによってアップ又はダウンにカウンテ
ィングを行うアップダウンカウンタ部９−１が連結され
ている。
９が連結されており、この制御回路９は図４に示すごと
く論理回路部５の出力信号T1と、参照電圧VREFを自動的
に制御するための駆動信号VSとによって駆動されるNAND
ゲートNANDが備えられている。このNANDゲートNANDの出
力側にはNANDゲートNANDの出力信号と上記比較器COMP2
の出力信号VSTATによってアップ又はダウンにカウンテ
ィングを行うアップダウンカウンタ部９−１が連結され
ている。
一方、上記NANDゲートNANDの出力側と比較部８−２の
出力側には上記NANDゲートNANDの出力信号と比較部８−
２の比較器COMP2の出力信号VSTATによって二進数でカウ
ンティングされる二進数カウンタ部９−２が連結され、
上記二進数カウンタ部９−２の出力側には二進数カウン
タ部９−２の出力信号を遅延させた後、出力されるエッ
ジ検出部及びラッチ部９−３が連結される。このエッジ
検出部及びラッチ部９−３の出力電位が高電位の場合に
は、参照電圧VREFの自動的に制御され、参照電圧VREFの
制御が終了した時には、エッジ検出部及びラッチ部９−
３の出力信号を低電位の信号を出力することで、参照電
圧VREFの自動制御を終了するようにしてある。
出力側には上記NANDゲートNANDの出力信号と比較部８−
２の比較器COMP2の出力信号VSTATによって二進数でカウ
ンティングされる二進数カウンタ部９−２が連結され、
上記二進数カウンタ部９−２の出力側には二進数カウン
タ部９−２の出力信号を遅延させた後、出力されるエッ
ジ検出部及びラッチ部９−３が連結される。このエッジ
検出部及びラッチ部９−３の出力電位が高電位の場合に
は、参照電圧VREFの自動的に制御され、参照電圧VREFの
制御が終了した時には、エッジ検出部及びラッチ部９−
３の出力信号を低電位の信号を出力することで、参照電
圧VREFの自動制御を終了するようにしてある。
上記エッジ検出部及びラッチ部９−３の出力側にはラ
ッチ検出部及びラッチ部９−３の出力信号と参照電圧自
動制御駆動信号VSとの論理積の反転（NAND）をとるため
のNANDゲートNAND2に連結される。この時、上記NANDゲ
ートNAND2の出力信号T1が高電位の信号であると、ミラ
ー積分部３の反転端子（−）の入力側には第２図のT2区
間の間に参照電圧VREFが印加されて参照電圧VREFが自動
的に制御され、上記NANDゲートNAND2の出力信号TIが低
電位の信号であると、ミラー積分部３の反転端子（−）
入力側には第２図のT2区間の間に入力電圧VINが印加さ
れて通常の状態となる。
ッチ検出部及びラッチ部９−３の出力信号と参照電圧自
動制御駆動信号VSとの論理積の反転（NAND）をとるため
のNANDゲートNAND2に連結される。この時、上記NANDゲ
ートNAND2の出力信号T1が高電位の信号であると、ミラ
ー積分部３の反転端子（−）の入力側には第２図のT2区
間の間に参照電圧VREFが印加されて参照電圧VREFが自動
的に制御され、上記NANDゲートNAND2の出力信号TIが低
電位の信号であると、ミラー積分部３の反転端子（−）
入力側には第２図のT2区間の間に入力電圧VINが印加さ
れて通常の状態となる。
一方、Ｎ個の参照電圧を供給する参照電圧設定回路10
の参照電圧供給部10−１の出力側と上記制御回路９のア
ップダウンカウンタ部９−１の出力側との間にはＮ個の
参照電圧VREFを選択するためのマルチプレクサ部10−２
が連結される。
の参照電圧供給部10−１の出力側と上記制御回路９のア
ップダウンカウンタ部９−１の出力側との間にはＮ個の
参照電圧VREFを選択するためのマルチプレクサ部10−２
が連結される。
即ち、制御回路９の出力信号によってマルチプレクサ
部10−２が制御されて上記参照電圧供給部10−１から出
力される参照電圧VREFを選択する。
部10−２が制御されて上記参照電圧供給部10−１から出
力される参照電圧VREFを選択する。
上記参照電圧供給10−１とマルチプレクサ部10−２と
は参照電圧設定回路10を構成する。この時、参照電圧設
定回路10の出力される参照電圧VREFは基準電圧切換部１
のスイッチS4と入力電圧切換部２のスイッチS5の一端に
連結される。そして、上記制御回路９の出力信号TIが高
電位の信号となるとターンオンされてミラー積分部３の
反転端子（−）の入力側には第２図のT2区間の間に参照
電圧VREFが印加されるスイッチSW1を連結させる。
は参照電圧設定回路10を構成する。この時、参照電圧設
定回路10の出力される参照電圧VREFは基準電圧切換部１
のスイッチS4と入力電圧切換部２のスイッチS5の一端に
連結される。そして、上記制御回路９の出力信号TIが高
電位の信号となるとターンオンされてミラー積分部３の
反転端子（−）の入力側には第２図のT2区間の間に参照
電圧VREFが印加されるスイッチSW1を連結させる。
また、入力電圧切換部２のスイッチS3の一端と入力電
圧VINの入力端子の間には制御回路９の出力信号TIによ
ってミラー積分部３の反転端子（−）の入力側に第２図
のT2区間の間に入力された入力電圧VINが印加されるス
イッチSW3を連結させる。
圧VINの入力端子の間には制御回路９の出力信号TIによ
ってミラー積分部３の反転端子（−）の入力側に第２図
のT2区間の間に入力された入力電圧VINが印加されるス
イッチSW3を連結させる。
このように構成された本実施例においては、論理回路
部５からディジタル信号が出力されると、参照電圧自動
制御手段200は参照電圧VREFを自動に制御する。まず、
参照電圧自動制御手段200の制御回路９に印加される参
照電圧自動制御駆動信号VCを高電位の信号にセッティン
グ（setting）される。
部５からディジタル信号が出力されると、参照電圧自動
制御手段200は参照電圧VREFを自動に制御する。まず、
参照電圧自動制御手段200の制御回路９に印加される参
照電圧自動制御駆動信号VCを高電位の信号にセッティン
グ（setting）される。
従って、制御回路９の出力信号は参照電圧設定回路10
のマルチプレクサ部10−２に印加されて初期参照電圧VR
EF1を積分形アナログ／ディジタル変換器100に印加させ
る。この時、制御回路９のNANDゲート２は低電位の信号
として出力され、NANDゲート２の後端に連結された二進
数カウンタ部９−２のクロック端子CLKに印加される。
従って、制御回路９の二進数カウンタ部９−２の駆動は
停止され、エッジ検出部及びラッチ部９−３の出力信号
は低電位の信号になる。また、上記制御回路９のエッジ
検出部及びラッチ部９−３の後端に連結されたNANDゲー
トNAND2は、高電位の信号として出力し、制御回路９のN
ANDゲートNAND2の出力信号T1は高電位の信号としてセッ
ティングされる。即ち、制御信号９のNANDゲート２の出
力された高電位の信号は上記参照電圧設定回路10のマル
チプレクサ部10−２における出力側に連結されたスイッ
チSW1をターンオンさせ、上記スイッチSW1の一側端子に
連結されたスイッチSW2もターンオンさせる。
のマルチプレクサ部10−２に印加されて初期参照電圧VR
EF1を積分形アナログ／ディジタル変換器100に印加させ
る。この時、制御回路９のNANDゲート２は低電位の信号
として出力され、NANDゲート２の後端に連結された二進
数カウンタ部９−２のクロック端子CLKに印加される。
従って、制御回路９の二進数カウンタ部９−２の駆動は
停止され、エッジ検出部及びラッチ部９−３の出力信号
は低電位の信号になる。また、上記制御回路９のエッジ
検出部及びラッチ部９−３の後端に連結されたNANDゲー
トNAND2は、高電位の信号として出力し、制御回路９のN
ANDゲートNAND2の出力信号T1は高電位の信号としてセッ
ティングされる。即ち、制御信号９のNANDゲート２の出
力された高電位の信号は上記参照電圧設定回路10のマル
チプレクサ部10−２における出力側に連結されたスイッ
チSW1をターンオンさせ、上記スイッチSW1の一側端子に
連結されたスイッチSW2もターンオンさせる。
次に、入力電圧VINの入力側に連結されたスイッチSW3
はオフされて積分形アナログ／ディジタル変換器100の
ミラー積分部３の入力端子に第２図のT2期間の間に入力
電圧VINの印加を遮断させ、参照電圧設定回路10から出
力される初期参照電圧VREF1を入力させる。
はオフされて積分形アナログ／ディジタル変換器100の
ミラー積分部３の入力端子に第２図のT2期間の間に入力
電圧VINの印加を遮断させ、参照電圧設定回路10から出
力される初期参照電圧VREF1を入力させる。
一方、上記スイッチSW2がターンオンされてスイッチS
W2の一端に連結された比較回路８の電圧分割部８−１に
は初期参照電圧VREF1が印加されて出力された参照電圧V
REF″が比較回路８の比較部８−１の比較器COMP2の正端
子（＋）に印加される。
W2の一端に連結された比較回路８の電圧分割部８−１に
は初期参照電圧VREF1が印加されて出力された参照電圧V
REF″が比較回路８の比較部８−１の比較器COMP2の正端
子（＋）に印加される。
この時、比較回路８の電圧分割部８−１の出力電圧VR
EF″は論理回路５のディジタル出力信号とのディジタル
出力信号とから選択された任意の数の比として示す。
EF″は論理回路５のディジタル出力信号とのディジタル
出力信号とから選択された任意の数の比として示す。
即ち、 また、積分形アナログ／ディジタル変換器100のミラ
ー積分部３に印加された初期参照電圧VREF1は積分形ア
ナログ／ディジタル変換器100の論理回路部５を通って
ディジタル信号へ変換される。そして、積分形アナログ
／ディジタル変換器100のディジタル信号として変換さ
れた出力信号は論理回路部５の後端に連結されたｎビッ
トのディジタル／アナログ変換回路７に印加されてｎビ
ットのアナログ信号VREF′へ変換される。ここでアナロ
グ信号VREF′は上記ディジタル／アナログ変換回路７の
後端に連結された比較回路８の比較部８−２の比較器CO
MP2に印加されて比較回路８の電圧分割部８−１の出力
信号VREF″と比較する。この時、上記比較回路８の比較
部８−２から出力される信号VSTATは制御回路９のアッ
プダウンカウンタ部９−１に印加され、このアップダウ
ンカウンタ部９−１では比較回路８の出力信号VSTATに
よってアップ又はダウンとしてカウンティングされる。
ー積分部３に印加された初期参照電圧VREF1は積分形ア
ナログ／ディジタル変換器100の論理回路部５を通って
ディジタル信号へ変換される。そして、積分形アナログ
／ディジタル変換器100のディジタル信号として変換さ
れた出力信号は論理回路部５の後端に連結されたｎビッ
トのディジタル／アナログ変換回路７に印加されてｎビ
ットのアナログ信号VREF′へ変換される。ここでアナロ
グ信号VREF′は上記ディジタル／アナログ変換回路７の
後端に連結された比較回路８の比較部８−２の比較器CO
MP2に印加されて比較回路８の電圧分割部８−１の出力
信号VREF″と比較する。この時、上記比較回路８の比較
部８−２から出力される信号VSTATは制御回路９のアッ
プダウンカウンタ部９−１に印加され、このアップダウ
ンカウンタ部９−１では比較回路８の出力信号VSTATに
よってアップ又はダウンとしてカウンティングされる。
即ち、前記積分型A/D変換器100にてディジタル化され
た出力を一度ディジタル／アナログ変換回路７にてアナ
ログ化する。このアナログ化された出力VREF′と電圧分
割部８−１の出力信号VREF″とを比較器COMP2にて比較
し、この比較の結果VREF′が大きければ初期基準電圧VR
EF1がVREF′より大きい値に設定されていることにな
る。この場合には、比較回路８の比較部８−２の出力信
号VSTATは高電位の信号を出力し、制御回路９のアップ
ダウンカウンタ部９−１はダウンカウンティング（down
counting）をする。
た出力を一度ディジタル／アナログ変換回路７にてアナ
ログ化する。このアナログ化された出力VREF′と電圧分
割部８−１の出力信号VREF″とを比較器COMP2にて比較
し、この比較の結果VREF′が大きければ初期基準電圧VR
EF1がVREF′より大きい値に設定されていることにな
る。この場合には、比較回路８の比較部８−２の出力信
号VSTATは高電位の信号を出力し、制御回路９のアップ
ダウンカウンタ部９−１はダウンカウンティング（down
counting）をする。
しかし、比較の結果VREF′が小さければ初期基準電源
VREF1がVREF′より小さい値に設定されていることにな
る。この場合には、比較回路８の比較部８−１の出力信
号VSTATは低電位の信号を出力し、制御回路９のアップ
ダウンカウンタ部９−１はアップカウンティング（up c
ounting）をする。
VREF1がVREF′より小さい値に設定されていることにな
る。この場合には、比較回路８の比較部８−１の出力信
号VSTATは低電位の信号を出力し、制御回路９のアップ
ダウンカウンタ部９−１はアップカウンティング（up c
ounting）をする。
この出力信号VSTATは、制御回路９のアップダウンカ
ウンタ部９−１のカウントを増減し、この増減の情報を
基準電源設定回路10のマルチプレクサ部10−２に出力す
ることにより、このマルチプレクサ部10−２の後端に連
結された参照電圧供給部10−１のｎ個の基準電源VREFが
選択される。この選択により、新たな基準電源VREFが積
分型アナログ／ディジタル変換器100の基準電圧切換部
１へ印加される。
ウンタ部９−１のカウントを増減し、この増減の情報を
基準電源設定回路10のマルチプレクサ部10−２に出力す
ることにより、このマルチプレクサ部10−２の後端に連
結された参照電圧供給部10−１のｎ個の基準電源VREFが
選択される。この選択により、新たな基準電源VREFが積
分型アナログ／ディジタル変換器100の基準電圧切換部
１へ印加される。
このような過程をアナログ化された出力VREF′と電圧
分割部８−１の出力信号VREF″が等しいと比較部８−２
が判断するまで繰り返すことにより、基準電源VREFを調
整することができる。
分割部８−１の出力信号VREF″が等しいと比較部８−２
が判断するまで繰り返すことにより、基準電源VREFを調
整することができる。
制御回路９のアップダウンカウンタ部９−１がダウン
カウンティングされた参照電圧設定回路10から出力され
る参照電圧VREFが減って比較回路８の電圧分割部８−１
の出力信号VREF″がディジタル／アナログ変換回路７の
出力信号VREF′より小さくなり、比較回路８の比較部８
−２の比較器COMP2の出力信号VSTATは低電位の信号にな
って制御回路９のアップダウンカウンタ部９−１はラッ
チ（latch）状態になる。
カウンティングされた参照電圧設定回路10から出力され
る参照電圧VREFが減って比較回路８の電圧分割部８−１
の出力信号VREF″がディジタル／アナログ変換回路７の
出力信号VREF′より小さくなり、比較回路８の比較部８
−２の比較器COMP2の出力信号VSTATは低電位の信号にな
って制御回路９のアップダウンカウンタ部９−１はラッ
チ（latch）状態になる。
そして、制御回路９のアップダウンカウンタ部９−１
がアップカウンティングされて参照電圧設定回路10から
出力される参照電圧VREFの電圧値が増加して比較回路８
の電圧分割部８−１の出力信号VREF″がディジタル／ア
ナログ変換回路７の出力信号VREF′より大きくなると、
比較回路８の比較部８−２の比較部COMPの出力信号VSTA
Tは高電位の信号になり、制御回路９のアップダウンカ
ウンタ部９−１はラッチ状態になる。この時、制御回路
９のアップダウンカウンタ部９−１のラッチされた状態
で後端に連結された参照電圧設定回路10のマルチプレク
サ部10−２の制御信号は固定される。
がアップカウンティングされて参照電圧設定回路10から
出力される参照電圧VREFの電圧値が増加して比較回路８
の電圧分割部８−１の出力信号VREF″がディジタル／ア
ナログ変換回路７の出力信号VREF′より大きくなると、
比較回路８の比較部８−２の比較部COMPの出力信号VSTA
Tは高電位の信号になり、制御回路９のアップダウンカ
ウンタ部９−１はラッチ状態になる。この時、制御回路
９のアップダウンカウンタ部９−１のラッチされた状態
で後端に連結された参照電圧設定回路10のマルチプレク
サ部10−２の制御信号は固定される。
また、参照電圧設定回路10のマルチプレクサ部10−１
の出力される参照電圧VREFも固定される。そして、上記
固定された参照電圧VREFは積分形アナログ／ディジタル
変換器100に印加されてディジタル信号として変換され
て出力される。
の出力される参照電圧VREFも固定される。そして、上記
固定された参照電圧VREFは積分形アナログ／ディジタル
変換器100に印加されてディジタル信号として変換され
て出力される。
この時、積分形アナログ／ディジタル変換器100から
出力されるディジタル信号はディジタル／アナログ変換
回路７に印加されてアナログ信号で変換させた後、後端
に連結された比較回路８の比較部８−２の比較器COMP2
に印加させる。そして比較回路８の比較部８−２の比較
器COMP2の出力信号VSTATが可変であると再び参照電圧VR
EFが設定されるが、固定であると制御回路９のエッジ検
出部及びラッチ部９−３の出力信号が高電位の信号にな
って制御回路９のエッジ検出部及びラッチ部９−３の後
端に連結されたNANDゲートNAND2は低電位の信号へ出力
される。従って、制御回路９のNANDゲートNAND2の出力
信号T1は低電位の信号へ出力されて制御回路９のNANDゲ
ートNAND2の出力信号によってオン／オフされるスイッ
チSW1,SW2はターンオフされ、制御回路９のNANDゲートN
AND2の出力側に連結されたインバータINVによって反転
された出力信号T1はスイッチS9をターンオンさせる。
出力されるディジタル信号はディジタル／アナログ変換
回路７に印加されてアナログ信号で変換させた後、後端
に連結された比較回路８の比較部８−２の比較器COMP2
に印加させる。そして比較回路８の比較部８−２の比較
器COMP2の出力信号VSTATが可変であると再び参照電圧VR
EFが設定されるが、固定であると制御回路９のエッジ検
出部及びラッチ部９−３の出力信号が高電位の信号にな
って制御回路９のエッジ検出部及びラッチ部９−３の後
端に連結されたNANDゲートNAND2は低電位の信号へ出力
される。従って、制御回路９のNANDゲートNAND2の出力
信号T1は低電位の信号へ出力されて制御回路９のNANDゲ
ートNAND2の出力信号によってオン／オフされるスイッ
チSW1,SW2はターンオフされ、制御回路９のNANDゲートN
AND2の出力側に連結されたインバータINVによって反転
された出力信号T1はスイッチS9をターンオンさせる。
従って、スイッチS9は入力電圧VINを積分形アナログ
／ディジタル変換器100に印加され、上記積分形アナロ
グ／ディジタル変換器100は正常に動作を行う。
／ディジタル変換器100に印加され、上記積分形アナロ
グ／ディジタル変換器100は正常に動作を行う。
以上説明してきたように、この発明は、積分形アナロ
グ／ディジタル変換器の出力誤差により出力されるディ
ジタル信号の誤差を、入力電圧に対する参照電圧が自動
に調整することによって減少させることができる。そし
て上記従来の積分形アナログ／ディジタル変換器の出力
側に参照電圧自動制御手段を簡単に連結することにより
既存の積分形アナログ／ディジタル変換器に容易に広く
使用することができる。
グ／ディジタル変換器の出力誤差により出力されるディ
ジタル信号の誤差を、入力電圧に対する参照電圧が自動
に調整することによって減少させることができる。そし
て上記従来の積分形アナログ／ディジタル変換器の出力
側に参照電圧自動制御手段を簡単に連結することにより
既存の積分形アナログ／ディジタル変換器に容易に広く
使用することができる。
第１図は従来の積分形アナログ／ディジタル変換器を示
す回路図、 第2A図は従来の積分形アナログ／ディジタル変換器の入
力波形図、 第2B図は第１図のミラー積分回路部の出力波形図、 第2C図は第１図の比較部の出力波形図、 第３図はこの発明の積分形アナログ／ディジタル変換器
の参照電圧自動制御回路を示す図面、 第４図は第３図の制御回路の詳細回路図、 第５図は第３図の電圧分割部の詳細回路図である。 図面の要部に対する符号の説明 １…基準電圧切換部 ２…入力電圧切換部 ３…ミラー積分部 4,8−２…比較部 ５…論理回路部 ７…ディジタル／アナログ変換回路 ８…比較回路 ９…制御回路 10…参照電圧設定回路 100…積分形アナログ／ディジタル変換器 200…参照電圧自動制御手段 ８−１…電圧分割部 ９−１…アップダウンカウンタ部 ９−２…二進数カウンタ部 ９−３…エッジ検出部及びラッチ部 10−１…参照電圧供給部 10−２…マルチプレクサ部 NAND,NAND2…NANDゲート SW1〜SW3,S1〜S6…スイッチ
す回路図、 第2A図は従来の積分形アナログ／ディジタル変換器の入
力波形図、 第2B図は第１図のミラー積分回路部の出力波形図、 第2C図は第１図の比較部の出力波形図、 第３図はこの発明の積分形アナログ／ディジタル変換器
の参照電圧自動制御回路を示す図面、 第４図は第３図の制御回路の詳細回路図、 第５図は第３図の電圧分割部の詳細回路図である。 図面の要部に対する符号の説明 １…基準電圧切換部 ２…入力電圧切換部 ３…ミラー積分部 4,8−２…比較部 ５…論理回路部 ７…ディジタル／アナログ変換回路 ８…比較回路 ９…制御回路 10…参照電圧設定回路 100…積分形アナログ／ディジタル変換器 200…参照電圧自動制御手段 ８−１…電圧分割部 ９−１…アップダウンカウンタ部 ９−２…二進数カウンタ部 ９−３…エッジ検出部及びラッチ部 10−１…参照電圧供給部 10−２…マルチプレクサ部 NAND,NAND2…NANDゲート SW1〜SW3,S1〜S6…スイッチ
Claims (5)
- 【請求項１】基準電圧と参照電圧を切り替えて出力する
基準電圧切換部と、 入力電圧、基準電圧、及び参照電圧を切り替えて出力す
る入力電圧切換部と、 前記基準電圧切換部の出力電圧と、前記入力電圧切換部
の出力電圧とを入力し、所定の出力電圧を出力するミラ
ー積分部と、 前記基準電圧切換部から出力される電圧と、前記ミラー
積分部から出力される電圧とを比較する比較部と、 この比較部から出力された出力信号を蓄積してディジタ
ル信号として出力する論理回路部と、を備えた積分型ア
ナログ／ディジタル変換器において、 この積分型アナログ／ディジタル変換器の出力側に連結
され、前記論理回路部により出力されたディジタル信号
をアナログ信号へ変換するディジタル／アナログ変換回
路と、 このディジタル／アナログ変換回路から出力されたアナ
ログ信号と、前記積分型アナログ／ディジタル変換器の
基準電圧切換部に印加される参照電圧とを比較する比較
回路と、 この比較回路の出力側に連結され、前記比較回路の出力
信号によってカウンタ値を増減する制御回路と、 前記カウンタの値によって参照電圧の電圧値を新たに設
定する参照電圧設定回路と、 この参照電圧設定回路の出力側と前記積分形アナログ／
ディジタル変換器の入力側の間に連結され、前記制御回
路が出力する切換信号によってオン／オフを行い、前記
参照電圧設定回路にて参照電圧を設定している間に前記
積分型アナログ／ディジタル変換器へ印加される入力電
圧を遮断する第１のスイッチと、 この第１のスイッチの出力側に接続され、前記第１のス
イッチがターンオンされると共にターンオンされて参照
電圧を前記比較回路に入力する第２のスイッチと、 前記入力電圧切換部の入力側に連結され、前記参照電圧
の設定の終了後に前記積分型アナログ／ディジタル変換
器に入力電圧を印加する第３のスイッチと、 を備えたことを特徴とする積分形アナログ／ディジタル
変換器の参照電圧自動制御回路。 - 【請求項２】前記比較回路は、 前記第２のスイッチの出力側に連結されて前記第２のス
イッチがターンオンされることによって積分形アナログ
／ディジタル変換器に印加される参照電圧を分割する電
圧分割手段と、 前記電圧分割部及び前記ディジタル／アナログ変換回路
の出力側に連結されて前記ディジタル／アナログ変換回
路の出力信号と電圧分割部の出力信号とを比較して出力
されたディジタル信号と印加された参照電圧との誤差を
検出する比較手段と、 を備えたことを特徴とする請求項１記載の積分形アナロ
グ／ディジタル変換器の参照電圧自動制御回路。 - 【請求項３】前記制御回路は、 前記比較回路の出力側に連結されて参照電圧自動制御を
選択する時、印加される自動制御駆動信号及び積分形ア
ナログ／ディジタル変換器の論理回路部から出力される
信号によって駆動される第１のNANDゲートと、 前記比較回路の出力側に連結されて比較回路の出力信号
によって前記参照電圧設定回路の制御信号を出力させる
アップダウンカウンタ部と、 前記NANDゲートの出力側に連結されて出力信号によって
二進カウンティングする二進数カウンタ部と、 前記二進数カウンタ部の出力側に連結されて参照電圧の
自動制御に駆動する時には高電位の信号を出力し、正常
積分形アナログ／ディジタル変換器の駆動時には低電位
の信号を出力するエッジ検出部及びラッチ部と、 このエッジ検出部及びラッチ部の出力信号と自動制御の
駆動信号とを入力し、これら信号の論理積の反転信号を
出力する第２のNANDゲートと、 を備えたことを特徴とする請求項１記載の積分形アナロ
グ／ディジタル変換器の参照電圧自動制御回路。 - 【請求項４】前記参照電圧設定回路は、 複数の電圧値の参照電圧を供給する参照電圧供給部と、 上記参照電圧供給部の出力側と制御回路の出力側との間
に連結され、制御回路の出力信号によって前記参照電圧
供給部から出力された参照電圧を選択して出力するマル
チプレクサ部と、 を備えたことを特徴とする請求項１記載の積分形アナロ
グ／ディジタル変換器の参照電圧自動制御回路。 - 【請求項５】前記ディジタル／アナログ変換回路、前記
比較回路及び前記制御回路をマイコンで上記参照電圧設
定回路を制御することを特徴とする請求項１記載の積分
形アナログ／ディジタル変換器の参照電圧自動制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-889 | 1990-01-25 | ||
| KR1019900000889A KR920009206B1 (ko) | 1990-01-25 | 1990-01-25 | 적분형 아날로그/디지탈 변환기의 기준전원 자동 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235526A JPH03235526A (ja) | 1991-10-21 |
| JPH0834430B2 true JPH0834430B2 (ja) | 1996-03-29 |
Family
ID=19295539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292211A Expired - Fee Related JPH0834430B2 (ja) | 1990-01-25 | 1990-10-31 | 積分形アナログ／ディジタル変換器の参照電圧自動制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157400A (ja) |
| JP (1) | JPH0834430B2 (ja) |
| KR (1) | KR920009206B1 (ja) |
| CN (1) | CN1017854B (ja) |
| DE (1) | DE4034680A1 (ja) |
Families Citing this family (13)
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|---|---|---|---|---|
| KR920020859A (ko) * | 1991-04-13 | 1992-11-21 | 김광호 | 듀얼슬로우프 인티그레이팅 a/d 컨버터 |
| KR100460707B1 (ko) * | 1997-10-24 | 2005-01-17 | 삼성전자주식회사 | 기준 전압 발생 회로 |
| DE19936327C2 (de) * | 1999-08-02 | 2003-04-24 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Durchführung von ratiometrischen Messungen unter Verwendung eines Analog/Digital- oder eines Digital/Analog-Umsetzers, Analog/Digital- oder Digital/Analog-Umsetzer, und Verfahren zum Betreiben eines Analog/Digital- oder Digital/Analog-Umsetzers |
| CN1131436C (zh) * | 1999-09-21 | 2003-12-17 | 容云 | 一种电容、电阻、电感－数字转换电路 |
| US6556003B2 (en) * | 2001-03-20 | 2003-04-29 | Sang Joon Choi | Computer multimeter |
| DE10128942B4 (de) * | 2001-06-18 | 2007-01-11 | Mettler-Toledo Gmbh | Integrierender A/D-Wandler |
| DE102004023145A1 (de) * | 2004-05-07 | 2005-11-24 | Endress + Hauser Wetzer Gmbh + Co. Kg | Vorrichtung zur Analog/Digital Wandlung einer Messspannung |
| DE102004055299B4 (de) * | 2004-11-16 | 2009-08-27 | Texas Instruments Deutschland Gmbh | Elektronisches System mit einer Master-Einheit und einer Slave-Einheit |
| US7414553B1 (en) | 2006-11-17 | 2008-08-19 | Zilog, Inc. | Microcontroller having in-situ autocalibrated integrating analog-to-digital converter (IADC) |
| US7525472B2 (en) * | 2006-12-27 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Integration type and converter and device including same |
| WO2010110249A1 (ja) * | 2009-03-25 | 2010-09-30 | ローム株式会社 | 照度センサと、それを用いた電子機器および半導体装置 |
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