JPS5815980B2 - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
- Publication number
- JPS5815980B2 JPS5815980B2 JP7471378A JP7471378A JPS5815980B2 JP S5815980 B2 JPS5815980 B2 JP S5815980B2 JP 7471378 A JP7471378 A JP 7471378A JP 7471378 A JP7471378 A JP 7471378A JP S5815980 B2 JPS5815980 B2 JP S5815980B2
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- JP
- Japan
- Prior art keywords
- comparator
- voltage
- integrating capacitor
- analog
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、アナログの信号電圧をランプ電圧と比較して
得た時間幅をクロックパルスで計数してディジタル信号
に変換する方式のアナログ・ディジタル変換器に関する
。
得た時間幅をクロックパルスで計数してディジタル信号
に変換する方式のアナログ・ディジタル変換器に関する
。
この方式のアナログ・ディジタル変換器は、他の方式の
ものに比して全体構成が簡単であるが、分解能を上げる
につれて変換時間が遅くなるため、低速用として多く使
用されている。
ものに比して全体構成が簡単であるが、分解能を上げる
につれて変換時間が遅くなるため、低速用として多く使
用されている。
すなわら、計数時にクロックパルスの周期τ以内の分解
能を持てないため、アナログ電圧Ｆ２ｓをεの分解能で
変換するにはτ・勾の変換時間が必要となり、例 Ｅ
ｉ えばτ−１７μＳのとき−を０．０１％の分解能ε で得ようとすると変換時間が１７０ｍ５もかかつてしま
う。
能を持てないため、アナログ電圧Ｆ２ｓをεの分解能で
変換するにはτ・勾の変換時間が必要となり、例 Ｅ
ｉ えばτ−１７μＳのとき−を０．０１％の分解能ε で得ようとすると変換時間が１７０ｍ５もかかつてしま
う。
本発明は、演算増幅器の帰還回路に積分コンデンサと抵
抗の直列回路を接続し、演算増幅器の入力に加える定電
流の大きさを、演算増幅器の出力とアナログ信号電圧と
の比較結果に応じて切換可能に構成することによって、
高速かつ高分解能なアナログ・ディジタル変換器を簡単
な構成で実現したものである。
抗の直列回路を接続し、演算増幅器の入力に加える定電
流の大きさを、演算増幅器の出力とアナログ信号電圧と
の比較結果に応じて切換可能に構成することによって、
高速かつ高分解能なアナログ・ディジタル変換器を簡単
な構成で実現したものである。
第１図は本発明変換器の一実施例を示す接続図である。
図において、１はアナログ信号電圧Ｅｉが加わる端子、
２はランプ電圧発生回路で、演算増幅器のＯＰｌと、そ
の帰還回路に接続される積分コンデンサＣと抵抗Ｒ１の
直列回路と、定電流源■１．■２と、スイッチＳｏ、Ｓ
ｌ、Ｓ２とからなっている。
２はランプ電圧発生回路で、演算増幅器のＯＰｌと、そ
の帰還回路に接続される積分コンデンサＣと抵抗Ｒ１の
直列回路と、定電流源■１．■２と、スイッチＳｏ、Ｓ
ｌ、Ｓ２とからなっている。
３は比較器で、演算増幅器ＯＰ２からなり、入力信号電
圧Ｅｉとランプ電圧Ｅｓとを比較し、ＥｓがＥｉに達す
ると出力Ｅｏが反転するものである。
圧Ｅｉとランプ電圧Ｅｓとを比較し、ＥｓがＥｉに達す
ると出力Ｅｏが反転するものである。
４はマイクロコンピュータ等のディジクル制御回路で、
比較器３の出力を監視し、スイッチＳｏ、Ｓｌ、Ｓ２の
オンオフを内部のクロックパルスＣＰに同期して制御す
る機能と、Ｓｌがオンとなっている時間およびＳ２がオ
ンとなっている時間をクロックパルスＣＰで計数し、か
つ演算しディジタル信号に変換する機能を有している。
比較器３の出力を監視し、スイッチＳｏ、Ｓｌ、Ｓ２の
オンオフを内部のクロックパルスＣＰに同期して制御す
る機能と、Ｓｌがオンとなっている時間およびＳ２がオ
ンとなっている時間をクロックパルスＣＰで計数し、か
つ演算しディジタル信号に変換する機能を有している。
なおスイッチＳｏ〜Ｓ２としては高速、高精度な電子ス
イッチが用いられる。
イッチが用いられる。
このように構成した本発明変換器の動作を第２図のタイ
ムチャートを参照して以下に説明する。
ムチャートを参照して以下に説明する。
まず、制御回路４からの指令でスイッチＳｏがオンとな
り、積分コンデンサＣの電荷がリセットされ、ランプ電
圧発生回路２の出力Ｅｓは零となる。
り、積分コンデンサＣの電荷がリセットされ、ランプ電
圧発生回路２の出力Ｅｓは零となる。
次に制御回路４の指令で８１がオンになると、定電流源
１１からの一定電流１１が演算増幅器ＯＰ１の入力に加
わり、積分コンデンサＣを充電する。
１１からの一定電流１１が演算増幅器ＯＰ１の入力に加
わり、積分コンデンサＣを充電する。
これによってランプ電圧発生回路２の出力端には、抵抗
Ｒ１に生ずる電圧降下１１Ｒ１と、一定電流１１の大き
さに対応した傾刺角で増大する電圧とが加算され、第２
図に示すようなランプ電圧Ｅｓが生ずる。
Ｒ１に生ずる電圧降下１１Ｒ１と、一定電流１１の大き
さに対応した傾刺角で増大する電圧とが加算され、第２
図に示すようなランプ電圧Ｅｓが生ずる。
比較器３はランプ電圧Ｅｓとアナログ信号電圧Ｅｉを比
較しながら、その結果を制御回路４に伝達している。
較しながら、その結果を制御回路４に伝達している。
そしてＥｓがＥｉに達し比較器３の出力が反転すると、
制御回路４はスイッチｓ１をオフにする。
制御回路４はスイッチｓ１をオフにする。
このときスイッチｓ１のオンオフは制御回路４のクロッ
クパルスＣＰに同期して行うので、第３図の拡大図に示
すように、Ｅｉ＝Ｅｓになる点がＰｏのように２つのク
ロックの間にある場合には、スイッチＳ１をオフにする
タイミングは２２点までずれる。
クパルスＣＰに同期して行うので、第３図の拡大図に示
すように、Ｅｉ＝Ｅｓになる点がＰｏのように２つのク
ロックの間にある場合には、スイッチＳ１をオフにする
タイミングは２２点までずれる。
そのため入力信号電圧Ｅｉには関係なく、２２点におい
て積分コンデンサＣの充電は止まり、ＥｓはＥｓ１の点
まで変化する。
て積分コンデンサＣの充電は止まり、ＥｓはＥｓ１の点
まで変化する。
したがって、Ｓｌがオンとなっている期間すなわら一定
電流１１が流れている時間をｔｌとすると、Ｅｓ１は次
式で与えられる。
電流１１が流れている時間をｔｌとすると、Ｅｓ１は次
式で与えられる。
” ’ （１）
Ｅｓ１＝てｔ。
比較器出力はＰ１点で反転し、２２点で再び反転する。
次に制御回路４の指令でスイッチＳ２がオンになると、
定電流源■２からの一定電流１２が演算増幅器ＯＰ１の
入力に加わり、積分コンデンサＣを再び充電する。
定電流源■２からの一定電流１２が演算増幅器ＯＰ１の
入力に加わり、積分コンデンサＣを再び充電する。
これによってランプ電圧Ｅｓは第２図に示ように一定電
流１２の大きさに対応した傾斜角で増大する。
流１２の大きさに対応した傾斜角で増大する。
その結果Ｅｓ二Ｅｉになると比較器３の出力が反転し、
制御回路４はスイッチＳ２をオフにする。
制御回路４はスイッチＳ２をオフにする。
よって、Ｓ２がオンとなっている期間すなわら一定電流
１２が流れている時間をｔ２とすると、次式の関係が得
られる。
１２が流れている時間をｔ２とすると、次式の関係が得
られる。
２
Ｅｉ −Ｅｓ −ｔ ＋ ｉ Ｒ（２）１−０２
２１ （１）式と（２）式から Ｅｉ＝Ｋ（ｎｔ１＋ｔ２）＋△Ｅ（３） １ま ただし Ｋ−− １ ｎ＝−７− １２ △Ｅ””１２Ｒ１ （３）式において、ｔｌ、ｔ２は制御回路４で計数され
ており、Ｋ、ｎ、△Ｅは常に一定であるので、制御回路
４で（３）式の演算を行えば、アナログ信号電圧Ｅｓに
比例したディジタル信号Ｄｏが得られる。
２１ （１）式と（２）式から Ｅｉ＝Ｋ（ｎｔ１＋ｔ２）＋△Ｅ（３） １ま ただし Ｋ−− １ ｎ＝−７− １２ △Ｅ””１２Ｒ１ （３）式において、ｔｌ、ｔ２は制御回路４で計数され
ており、Ｋ、ｎ、△Ｅは常に一定であるので、制御回路
４で（３）式の演算を行えば、アナログ信号電圧Ｅｓに
比例したディジタル信号Ｄｏが得られる。
このように本発明によれば、ランプ電圧Ｅｓをアナログ
信号電圧Ｅｉの近くまではその傾斜角を大きくして短時
間で接近させ、その後、傾斜角を小さくすることによっ
てアナログ信号電圧Ｅｉとの比較を高精度で行っている
ので、高速かつ高分解能のアナログ・ディジタル変換を
行うことができる。
信号電圧Ｅｉの近くまではその傾斜角を大きくして短時
間で接近させ、その後、傾斜角を小さくすることによっ
てアナログ信号電圧Ｅｉとの比較を高精度で行っている
ので、高速かつ高分解能のアナログ・ディジタル変換を
行うことができる。
例えば、（３）式において、τ−１７μＳのとき、１１
が流れている区間のの分解能をＣ〜２５５（２８−１）
とし、１１／１□二２５６とすれば、最大８．７ｍｓで
、０．００１５％の分解能でディジタル信号に変換でき
る。
が流れている区間のの分解能をＣ〜２５５（２８−１）
とし、１１／１□二２５６とすれば、最大８．７ｍｓで
、０．００１５％の分解能でディジタル信号に変換でき
る。
なお、第１図の実施例において、ランプ電圧Ｅｓの傾斜
角を変えるのに、はじめに積分コンデンサＣに一定電流
ｉ１＋ｉ２を与えておき、次にｉ、または１２を与える
ようにしてもよい。
角を変えるのに、はじめに積分コンデンサＣに一定電流
ｉ１＋ｉ２を与えておき、次にｉ、または１２を与える
ようにしてもよい。
また上述では、ランプ電圧Ｂｓを２段階に切換える場合
を例示したが、ランプ電圧を３段階、４段階と切換える
回数を多くすれば、さらに変換時間を短縮できる。
を例示したが、ランプ電圧を３段階、４段階と切換える
回数を多くすれば、さらに変換時間を短縮できる。
例えば３段階に切換える場合の関係は次式で与えられる
。
。
第４図は本発明変換器の他の実施例を示す接続図で、第
１図の実施例と異るところは、一般にランプ電圧発生回
路２や比較器３を構成する演算増幅器にオフセット電圧
があり、その影響を受は第５図の点線に示すように変換
誤差を生ずるので、その影響を受けないように構成した
点である。
１図の実施例と異るところは、一般にランプ電圧発生回
路２や比較器３を構成する演算増幅器にオフセット電圧
があり、その影響を受は第５図の点線に示すように変換
誤差を生ずるので、その影響を受けないように構成した
点である。
すなわら、演算増幅器ＯＰ１の入力に演算増幅器ＯＰ２
の出力を抵抗Ｒ２とスイッチＳｏを介して接続し、かつ
比較器３の一方の入力端子にスイッチＳ３を介してアナ
ログ信号電圧Ｂｉを加えるとともに、スイッチＳ４と介
して基準電圧（０■）を加えるようにした点である。
の出力を抵抗Ｒ２とスイッチＳｏを介して接続し、かつ
比較器３の一方の入力端子にスイッチＳ３を介してアナ
ログ信号電圧Ｂｉを加えるとともに、スイッチＳ４と介
して基準電圧（０■）を加えるようにした点である。
このように構成した本発明の動作を第５図を参照して以
下に説明する。
下に説明する。
まず、制御回路４はＳｏ 、 Ｓ４をオンにし、Ｓｌ、
Ｓ２．Ｓ３をオフにする。
Ｓ２．Ｓ３をオフにする。
その結果比較器３の一方の入力端子Ｈには基準電圧（０
■）が加えられ、ＯＰｌの入力には比較器３の出力Ｅｏ
が加えられる。
■）が加えられ、ＯＰｌの入力には比較器３の出力Ｅｏ
が加えられる。
そして、ＯＰｌ、ＯＦ２のゲインが充分に大きいので、
安定状態ではランプ電圧Ｅｓは、比較器２のオフセット
電圧を■２とすれば、Ｅｓ−■２
（４） となる。
安定状態ではランプ電圧Ｅｓは、比較器２のオフセット
電圧を■２とすれば、Ｅｓ−■２
（４） となる。
したがって、積分コンデンサＣにホールドされる電圧Ｅ
ｃは、ＯＰｌのオフセット電圧をＶｌとすれば、次式に
示すように■２とＶｌの差になる。
ｃは、ＯＰｌのオフセット電圧をＶｌとすれば、次式に
示すように■２とＶｌの差になる。
ＥＣ＝Ｅｓ−■１−■２−■１ （５）次に
スイッチＳｏ 、 Ｓ４をオフにし、Ｓｌ、ｓ３をオン
にし、かつＳ２をオフのままとすると、積分コンデンサ
Ｃは一定電流１１により第５図の実線に示すようにＥｓ
＝Ｅｉ ＋Ｖ２になるまで充電される。
スイッチＳｏ 、 Ｓ４をオフにし、Ｓｌ、ｓ３をオン
にし、かつＳ２をオフのままとすると、積分コンデンサ
Ｃは一定電流１１により第５図の実線に示すようにＥｓ
＝Ｅｉ ＋Ｖ２になるまで充電される。
次いで、Ｓｌをオフに、Ｓ２をオンにすると、積分コン
デンサＣは一定電流１２によりＥ ｓ ”’ Ｅ ｈ
＋ Ｖ ２になるまで再び充電される。
デンサＣは一定電流１２によりＥ ｓ ”’ Ｅ ｈ
＋ Ｖ ２になるまで再び充電される。
１１＋１２が流れている時間をｔｌ ＋ ｔ２とすれば
、次式の関係が成立する。
、次式の関係が成立する。
ｌ。
Ｅｉ ＋Ｖ２−−＋ 、ｔ １←１２ｔ２＋１２Ｒ１＋
■１＋ＥＣ（６）Ｃ よって、（５） 、 （６）式より Ｅｉ＝Ｋ（ｎｔ１＋１２）＋△Ｅ（７） が成立し、オフセラ＋４電圧■１．■２の影響を受けず
、変換誤差のない高精度なアナログ・ディジタル変換が
できる。
■１＋ＥＣ（６）Ｃ よって、（５） 、 （６）式より Ｅｉ＝Ｋ（ｎｔ１＋１２）＋△Ｅ（７） が成立し、オフセラ＋４電圧■１．■２の影響を受けず
、変換誤差のない高精度なアナログ・ディジタル変換が
できる。
なお第４図の実施例では、積分コンデンサＣをリセット
するとき基準電圧をＯ■として、演算増幅器ＯＰ１．Ｏ
Ｐ２のオフセット電圧を積分コンデンサにホールドさせ
る場合を示したが、第６図に示すように基準電圧を一△
Ｅとすれば、（８）式の如く積分コンデン、すＣが、Ｏ
Ｐｌ、ＯＦ２のオフセットを圧Ｖ１．■２と一定電圧△
Ｅをホールドし、ＥＣ−■２−■１−△Ｅ（８） アナログ信号電圧Ｅｉとｔｌ、ｔ２の関係は、Ｅｌ −
Ｋ（ｎ ｔ ｔ ＋ ｔ２） （９）
となり、制御回路４の液算が簡単になる。
するとき基準電圧をＯ■として、演算増幅器ＯＰ１．Ｏ
Ｐ２のオフセット電圧を積分コンデンサにホールドさせ
る場合を示したが、第６図に示すように基準電圧を一△
Ｅとすれば、（８）式の如く積分コンデン、すＣが、Ｏ
Ｐｌ、ＯＦ２のオフセットを圧Ｖ１．■２と一定電圧△
Ｅをホールドし、ＥＣ−■２−■１−△Ｅ（８） アナログ信号電圧Ｅｉとｔｌ、ｔ２の関係は、Ｅｌ −
Ｋ（ｎ ｔ ｔ ＋ ｔ２） （９）
となり、制御回路４の液算が簡単になる。
以上説明したように本発明においては、ランプ電圧発生
回路として、演算増幅器の帰還回路に積分コンデンサと
抵抗の直列回路を接続し、積分コンデンサに加える一定
電流の大きさを切換えるようにしているので、簡単な構
成で高速かつ高分解能のアナログ・ディジタル変換器が
実現できる。
回路として、演算増幅器の帰還回路に積分コンデンサと
抵抗の直列回路を接続し、積分コンデンサに加える一定
電流の大きさを切換えるようにしているので、簡単な構
成で高速かつ高分解能のアナログ・ディジタル変換器が
実現できる。
第１図は本発明変換器の一実施例を示す接続図、第２図
および第３図はその動作説明のためのタイムチャート、
第４図は本発明変換器の他の実施例を示す接続図、第５
図はその動作説明のためのタイムチャート、第６図は本
発明変換器の他の実施例の接続図である。 １・・・・・・入力端子、２・・・・・・ランプ電圧発
生回路、３・・・・・・比較器、４・・・・・・ディジ
タル制御回路、ＯＰｌ。 ＯＦ２・・・・・・演算増幅器、Ｃ・・・・・・積分コ
ンデンサ、Ｒ１ｔ Ｒ２・・・・・・抵抗、Ｓｏ〜Ｓ５
・・・・・・スイッチ、１１゜■２・・・・・・定電流
源。
および第３図はその動作説明のためのタイムチャート、
第４図は本発明変換器の他の実施例を示す接続図、第５
図はその動作説明のためのタイムチャート、第６図は本
発明変換器の他の実施例の接続図である。 １・・・・・・入力端子、２・・・・・・ランプ電圧発
生回路、３・・・・・・比較器、４・・・・・・ディジ
タル制御回路、ＯＰｌ。 ＯＦ２・・・・・・演算増幅器、Ｃ・・・・・・積分コ
ンデンサ、Ｒ１ｔ Ｒ２・・・・・・抵抗、Ｓｏ〜Ｓ５
・・・・・・スイッチ、１１゜■２・・・・・・定電流
源。
Claims (1)
- 【特許請求の範囲】 １ 定電流が入力に与えられる演算増幅器の帰還回路に
積分コンデンサと抵抗の直列回路を接続するとともに、
定電流の大きさを切換可能にしたランプ電圧発生回路と
、このランプ電圧発生回路の出力電圧とアナログ信号電
圧とを比較する比較器と、この比較器の出力を監視しク
ロックパルスと同期して前記ランプ電圧発生回路の電流
の大きさの切換えを制御すると吉もに、異なった大きさ
の電流が流れている期間毎にそれぞれの時間幅をクロッ
クパルスに基づき計数し、かつこれら計数値にそれぞれ
対応する前記電流の大きさに応じた値を乗じた後加算し
、さらに前記抵抗の値に関連した一定値を加算してディ
ジクル信号を得るディジクル制御回路とを具備したアナ
ログ・ディジタル変換器。 ２ 積分コンデンサをリセットするとき比較器出力から
演算増幅器の入力へ帰還をかけて、リセット動作を行う
とともにランプ電圧発生回路や比較器のオフセット電圧
を積分コンデンサにホールドさせて、前記オフセラｌ−
に圧の影響を除去するようにしたことを特徴とする特許
請求の範囲第１項記載のアナログ・ディジタル変換器。 ３ 積分コンデンサをリセットするきき比較器出力から
演算増幅器の入力へ帰還をかけ、かつ比較器の入力に積
分コンデンサと直列に接続された抵抗の値に関連した負
の一定電圧を加えて、リセット動作を行うとともにラン
プ電圧発生回路や比較器のオフセラ）！圧と前記質の一
定電圧との和を積分コンデンサにホールドさせて、前記
オフセットを圧の影響を除去し、かつディジタル制御回
路で計数値にそれぞれ対応する電流の大きさに応じた値
を乗じた後加最してディジタル信号を得るようにしたこ
とを特徴とする特許請求の範囲第１項記載のアナログ・
ディジクル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7471378A JPS5815980B2 (ja) | 1978-06-20 | 1978-06-20 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7471378A JPS5815980B2 (ja) | 1978-06-20 | 1978-06-20 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS551760A JPS551760A (en) | 1980-01-08 |
| JPS5815980B2 true JPS5815980B2 (ja) | 1983-03-29 |
Family
ID=13555128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7471378A Expired JPS5815980B2 (ja) | 1978-06-20 | 1978-06-20 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815980B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251665U (ja) * | 1985-09-19 | 1987-03-31 | ||
| JPH0142939Y2 (ja) * | 1983-02-25 | 1989-12-14 |
-
1978
- 1978-06-20 JP JP7471378A patent/JPS5815980B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0142939Y2 (ja) * | 1983-02-25 | 1989-12-14 | ||
| JPS6251665U (ja) * | 1985-09-19 | 1987-03-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS551760A (en) | 1980-01-08 |
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